JP5017442B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関し、例えば、ＮＡＮＤ型フラッシュメモリのパターンレイアウトに関するものである。
半導体装置の１種であるＮＡＮＤ型フラッシュメモリにおいては、メモリセル部のビット線やワード線に解像限界に近いサイズのデザインルールで描かれたライン＆スペース（Ｌ＆Ｓ）の繰り返しパターンが使用される。
ＮＡＮＤ型フラッシュメモリ等の集積回路のパターンはフォトマスクを用いて露光される。メモリセル部の露光においては、メモリセル部の中央部の繰り返しパターンにおける解像度は高いものの、メモリセル部の端部の境界部分における解像度が低下するという問題がある。
上記の問題を解決するために、本来のパターンとは別に、周期性を保つための補助パターン(Sraf: sub resolution assist feature)やダミーパターンをフォトマスクに配置する方法が知られている。この方法では、例えば、補助パターンをマスク上に配置して、設計パターン寸法とレジストパターン寸法が一致するようにしている。
また、微細化の進展によりセンスアンプやローデコーダなどのコア回路部でも、メモリセル部ほど厳しくはないものの、解像度の難しいデザインルールで描かれたＬ＆Ｓパターンが存在する。さらに、コア回路部においては、例えば、Ｌ＆Ｓの周期的パターン内に、上層の信号配線や電源配線と電気的に接続するための幅の広い部分（コンタクトパッド）が必要である。
しかし、このようなＬ＆Ｓの周期性を乱すようなパターン周辺では、リソグラフィマージンが低下するため、パターン形成が困難になる。
また、Ｌ＆Ｓの周期的パターン内にパターンピッチの数倍の幅を持つコンタクトパッドが混在するためには、ＭＳＲ(Multi Space Rule)などの制約から、配線とコンタクトパッド間に大きなスペースを確保しなければならず、コンタクトパッド周辺で通過させることのできる配線数が減ってしまうという問題がある。
特開２００６−２９３０８１号公報
コンタクトパッドを含む所定領域内に形成できる配線数を増加させることができ、設計レイアウトの自由度を向上させることができるパターンレイアウトを有する半導体装置を提供する。
一実施態様の半導体装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの一端に配置され、前記メモリセルに記憶されたデータを読み出すセンスアンプと、第１方向に所定ピッチでラインとスペースが交互に配列された第１配線パターンと、前記第１配線パターンのライン間に配置され、前記所定ピッチの３倍の幅を有し、その平面形状はＨ型を有するコンタクトパッドとを具備し、前記第１配線パターンと前記コンタクトパッドは、前記センスアンプが形成される領域に配置され、前記第１配線パターンのラインと前記コンタクトパッドとの間隔は前記所定ピッチであり、前記所定ピッチは１００ｎｍ以下であり、前記第１配線パターンは、第２方向に延伸し、第１電圧が供給される第１電源線と、前記第２方向に延伸し、前記第１電源線を挟むように配置され、第２電圧が供給される第２、第３電源線と、前記第１電源線と前記第２電源線との間に配置され、メモリセルから読み出されたデータが送信される第１信号線と、前記第１電源線と前記第３電源線との間に配置され、メモリセルから読み出されたデータが送信される第２信号線とを含み、前記コンタクトパッドは、前記第２電源線に接続され、前記第２電源線上に配置される上層配線に電気的に接続される第１コンタクトパッドと、前記第３電源線に接続され、前記第３電源線上に配置される上層配線に電気的に接続される第２コンタクトパッドとを含むことを特徴とする。
第１実施形態のＮＡＮＤ型フラッシュメモリの全体構成を示すブロック図である。 第１実施形態のメモリセルアレイのワード線に沿った断面図である。 第１実施形態のセンスアンプのワード線に沿った断面図である。 第１実施形態のパターンレイアウトの平面図及び断面図である。 第１実施形態のパターンレイアウトを製造するために用いられるフォトマスクのマスクパターンの平面図である。 第１実施形態のパターンレイアウトを製造するために用いられるフォトマスクのマスクパターンの平面図である。 スペース補助パターンが有る場合と無い場合のマスクパターンを示す平面図である。 スペース補助パターンの有無による焦点深度と露光量裕度を示す図である。 （ａ）は第１実施形態のパターンレイアウトの平面図であり、（ｂ）は比較例のパターンレイアウトの平面図である。 （ａ）は第１実施形態のパターンレイアウトの平面図であり、（ｂ）は比較例のパターンレイアウトの平面図である。 第１実施形態のセンスアンプの１ユニット内に形成されるＭ１配線層のパターンレイアウトの平面図である。 （ａ）は第１実施形態の１ユニット内に配置される電源線の一部とコンタクトパッド示す図であり、（ｂ）は（ａ）に示すコンタクトパッド部Ａの拡大図である。 （ａ）は比較例の１ユニット内に配置される電源線の一部とコンタクトパッド示す図であり、（ｂ）は（ａ）に示すコンタクトパッド部Ｂの拡大図である。 第２実施形態のパターンレイアウトの平面図である。 第２実施形態のパターンレイアウトを製造するために用いられるフォトマスクのマスクパターンの平面図である。
以下、図面を参照して実施形態のパターンレイアウトを有する半導体装置及び半導体装置の製造方法について説明する。ここでは、半導体装置としてＮＡＮＤ型フラッシュメモリを例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
［第１実施形態］
［１］ＮＡＮＤ型フラッシュメモリの構成
第１実施形態のパターンレイアウトが形成されるＮＡＮＤ型フラッシュメモリについて説明する。
図１は、第１実施形態のＮＡＮＤ型フラッシュメモリの全体構成を示すブロック図である。
図示するように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１、ローデコーダ１２、センスアンプ１３、周辺回路１４、及び電源パッド１５を備える。図１において、メモリセルアレイ１１の両端（左右端）には、ローデコーダ１２が配置され、メモリセルアレイ１１の下端にはセンスアンプ１３が配置されている。センスアンプ１３の下側には、周辺回路１４が配置されている。さらに、周辺回路１４の下部には、電源パッド１５が配置されている。
メモリセルアレイ１１は、複数のＮＡＮＤセルユニットを有する。ＮＡＮＤセルユニットは、直列接続された複数のメモリセルＭＣと、複数のメモリセルＭＣを挟むように両端に接続された選択ゲートトランジスタＳ１，Ｓ２を有する。メモリセルＭＣは、浮遊ゲート電極、及び制御ゲート電極を含む不揮発性メモリセルトランジスタからなる。ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬに、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＳＬに接続される。同一行のメモリセルＭＣの制御ゲート電極は、ワード線ＷＬに接続されている。また、選択ゲートトランジスタＳ１，Ｓ２の制御ゲート電極には選択ゲート線ＳＧＬが接続されている。
ローデコーダ１２は、メモリセルアレイ１１内のメモリセルＭＣに接続された複数のワード線ＷＬから、アドレスに基づいて特定のワード線ＷＬを選択する。センスアンプ１３は、メモリセルＭＣに接続されたビット線ＢＬからメモリセルＭＣに記憶されたデータを読み出す。
周辺回路１４は、メモリセルアレイ１１内のメモリセルＭＣに対して書き込み、読み出し、及び消去を行うための回路を有する。電源パッド１５には、ＮＡＮＤ型フラッシュメモリを動作するための電源電圧及び基準電圧などが供給される。
次に、メモリセルアレイ１１とセンスアンプ１３の断面構造を説明する。
図２は、図１におけるメモリセルアレイ１１のワード線ＷＬに沿った断面の一部を示す図である。メモリセルアレイ１１の断面は、以下のように構成されている。
半導体基板２１の表面領域には、素子分離領域２２、例えばＳＴＩ(Shallow Trench Isolation)が所定間隔で配置されて、素子領域（アクティブエリア）２１Ａが形成されている。素子領域２１Ａ上には、ゲート絶縁膜（トンネル酸化膜）２３が形成され、ゲート絶縁膜２３上には浮遊ゲート電極２４が形成されている。浮遊ゲート電極２４上には、ゲート間絶縁膜２５が形成され、ゲート間絶縁膜２５上には制御ゲート電極（ワード線）２６が形成されている。
制御ゲート電極２６上には、層間絶縁膜２７が形成され、層間絶縁膜２７上にはＭ０配線層２８が形成されている。Ｍ０配線層２８上には、層間絶縁膜２９が形成され、層間絶縁膜２９上にはビット線３０Ａを含むＭ１配線層が形成されている。ビット線３０Ａ間には、層間絶縁膜３１が形成されている。さらに、Ｍ１配線層上及び層間絶縁膜３１上には、層間絶縁膜３２が形成され、層間絶縁膜３２上にはＭ２配線層３３が形成されている。なお、Ｍ２配線層３３より上の構造については記載を省略する。
Ｍ０配線層２８は、制御ゲート電極（ワード線）２６上に形成される１層目の配線層である。さらに、Ｍ１配線層は、制御ゲート電極２６上に形成される２層目の配線層であり、Ｍ２配線層３３は制御ゲート電極２６上に形成される３層目の配線層である。
また、図３は、図１におけるセンスアンプ１３のワード線ＷＬに沿った断面の一部を示す図である。センスアンプ１３の断面は、以下のように構成されている。
半導体基板２１の表面領域には、素子分離領域２２が配置されて、素子領域２１Ａが形成されている。素子領域２１Ａ上には、ゲート絶縁膜３４が形成され、ゲート絶縁膜３４上にはゲート電極２６が形成されている。
ゲート電極２６上には、層間絶縁膜２７が形成され、層間絶縁膜２７上にはＭ０配線層２８が形成されている。ゲート電極２６上にはコンタクトプラグＣＳが形成され、コンタクトプラグＣＳはゲート電極２６とＭ０配線層２８とを電気的に接続している。
Ｍ０配線層２８上には、層間絶縁膜２９が形成され、層間絶縁膜２９上にはコンタクトパッド３０Ｂ及び配線３０Ｃを含むＭ１配線層が形成されている。コンタクトパッド３０Ｂと配線３０Ｃ間、及び配線３０Ｃ間には、層間絶縁膜３１が形成されている。Ｍ０配線層２８上にはコンタクトプラグＶ１が形成され、コンタクトプラグＶ１はＭ０配線層２８とコンタクトパッド３０Ｂとを電気的に接続している。
さらに、コンタクトパッド３０Ｂ上、配線３０Ｃ上、及び層間絶縁膜３１上には、層間絶縁膜３２が形成され、層間絶縁膜３２上にはＭ２配線層３３が形成されている。コンタクトパッド３０Ｂ上にはコンタクトプラグＶ２が形成され、コンタクトプラグＶ２はコンタクトパッド３０ＢとＭ２配線層３３とを電気的に接続している。なお、Ｍ２配線層３３より上の構造については記載を省略する。
［２］基板上のパターンレイアウト
ＮＡＮＤ型フラッシュメモリのコア回路部、ここではセンスアンプ１３に形成されるパターンレイアウトについて説明する。
図４（ａ）は、第１実施形態のパターンレイアウトの平面図であり、センスアンプ１３に形成されるＭ１配線層、Ｍ２配線層、及びコンタクトプラグＶ２を示す。
図４（ａ）に示すように、半導体基板上の層間絶縁膜上には、第１ラインパターン３０Ｃ、スペースパターン３１、コンタクトパッド３０Ｂ、第２ラインパターン３３、及びコンタクトフラグＶ２が配置されている。第１ラインパターン３０Ｃ及び第２ラインパターン３３は、例えば、メタル材からなる配線である。スペースパターン３１は、第１ラインパターン３０Ｃ間、及び第１ラインパターン３０Ｃとコンタクトパッド３０Ｂ間に配置された層間絶縁膜からなる。コンタクトパッド３０Ｂは、例えばメタル材からなり、その上にはコンタクトプラグＶ２が形成される。コンタクトプラグＶ２は、コンタクトパッド３０Ｂと第２ラインパターン３３間に配置され、これらを電気的に接続する。
第１ラインパターン３０Ｃ及びスペースパターン３１は、第１方向に所定ピッチ（例えば、１００ｎｍ）で交互に配列されている。第１ラインパターン３０Ｃ及びスペースパターン３１は、第１方向に直交する第２方向に延伸している。配列された第１ラインパターン３０Ｃ及びスペースパターン３１のレイアウト内に、所定ピッチの３倍の幅（例えば、３００ｎｍ）を有するコンタクトパッド３０Ｂが配置されている。
言い換えると、第１方向に対する一定の間隔の所定ピッチ上に、第１ラインパターン３０Ｃとスペースパターン３１とが交互に配列されたパターンアレイが配置されている。そのパターンアレイ内に、所定ピッチの３倍の幅を有するコンタクトパッド３０Ｂが配置されている。コンタクトパッド３０Ｂの平面形状は、パターンアレイの対称性を高めるためにＨ型となっている。
コンタクトパッド３０Ｂ上、第１ラインパターン３０Ｃ上、及びスペースパターン３１上には、第１方向に延伸する第２ラインパターン３３が配置されている。コンタクトパッド３０Ｂと第２ラインパターン３３とが交差する領域には、コンタクトプラグＶ２が配置されている。
図４（ｂ）は、図４（ａ）中の４Ｂ−４Ｂ線に沿った断面図である。なおここでは、Ｍ１配線層とＭ２配線層３３との間の構造を示し、層間絶縁膜２９より下の構造、及びＭ２配線層３３より上の構造は省略する。
図４（ｂ）に示すように、半導体基板上の層間絶縁膜２９上にはコンタクトパッド３０Ｂが形成され、コンタクトパッド３０Ｂ上には層間絶縁膜３２が形成される。層間絶縁膜３２上には、Ｍ２配線層３３が形成される。コンタクトパッド３０ＢとＭ２配線層３３間の層間絶縁膜３２には、コンタクトパッド３０ＢとＭ２配線層３３とを電気的に接続するコンタクトプラグＶ２が形成されている。
図４（ｃ）は、図４（ａ）中の４Ｃ−４Ｃ線に沿った断面図である。ここでも、Ｍ１配線層とＭ２配線層３３との間の構造を示す。
図４（ｃ）に示すように、半導体基板上の層間絶縁膜２９上にはコンタクトパッド３０Ｂと第１ラインパターン３０Ｃが形成され、コンタクトパッド３０Ｂ上及び第１ラインパターン３０Ｃ上には層間絶縁膜３２が形成される。層間絶縁膜３２上には、Ｍ２配線層３３が形成される。コンタクトパッド３０ＢとＭ２配線層３３間の層間絶縁膜３２には、コンタクトパッド３０ＢとＭ２配線層３３とを電気的に接続するコンタクトプラグＶ２が形成されている。
図４（ａ）に示したように、コンタクトパッド３０Ｂとコンタクトパッド３０Ｂに隣接する第１ラインパターン３０Ｃとの間隔は、第１ラインパターン３０Ｃ間の間隔と同じである。
［３］フォトマスクのパターンレイアウト
図４（ａ）に示したコンタクトパッド３０Ｂ及び第１ラインパターン３０Ｃを含むＭ１配線層を製造するために用いられるフォトマスクについて説明する。
図５は、図４（ａ）に示したＭ１配線層のパターンレイアウトを製造するために用いられるフォトマスクのマスクパターンを示す。図５に示すマスクパターンは、パターンとなる膜を形成した後、膜をエッチングすることによってパターンを形成する場合のマスクパターンを示している。
フォトマスク基板上には、図４（ａ）に示したコンタクトパッド３０Ｂに対応するラインパターン４０Ｂ、第１ラインパターン３０Ｃに対応するラインパターン４０Ｃ、及びスペースパターン３１に対応するスペースパターン４１が形成されている。
ラインパターン４０Ｃ及びスペースパターン４１は、第１方向に所定ピッチ（例えば、１００ｎｍ）で交互に配列される。ラインパターン４０Ｃ及びスペースパターン４１は、第１方向に直交する第２方向に延伸している。配列されたラインパターン４０Ｃ及びスペースパターン４１のレイアウト内に、所定ピッチの３倍の幅（例えば、３００ｎｍ）を有するラインパターン４０Ｂが配置されている。ラインパターン４０Ｂ内のスペースパターンの所定ピッチ上には、スペース補助パターン４０Ｄが配置されている。スペース補助パターン４０Ｄのスペース幅は、例えば３０ｎｍ以下である。例えば、規格化寸法（=ｋ１ファクタ）が０．２３以下になるようにしてある。ｋ１ファクタについては、後で詳述する。後述の関係式（式１）に基づき、例えば、波長λ＝１９３ｎｍ、ＮＡ＝１．３であれば、ラインパターン及びスペースパターンの配列ピッチ（前記所定ピッチ）は３５ｎｍ以下である。また、波長λ＝１９３ｎｍ、ＮＡ＝０．９であれば、配列ピッチは５０ｎｍ以下である。
言い換えると、第１方向に対する一定の間隔の所定ピッチ上に、ラインパターン４０Ｃとスペースパターン４１とが交互に配列されたパターンアレイが配置されている。そのパターンアレイ内に、所定ピッチの３倍の幅を有するラインパターン４０Ｂが配置されている。ラインパターン４０Ｂ内のスペースパターンの所定ピッチ上には、スペース補助パターン４０Ｄが配置されている。コンタクトパッド３０Ｂに対応するラインパターン４０Ｂの平面形状は、パターンアレイの対称性を高めるためにＨ型となっている。
ラインパターン４０Ｂ，４０Ｃは、透過率６％、位相１８０度の領域であり、スペースパターン４１及びスペース補助パターン４０Ｄは、透過率１００％、位相０度の領域である。
次に、埋め込み法によってパターンを形成する場合に用いられるフォトマスクについて述べる。
図６は、図４（ａ）に示したＭ１配線層のパターンレイアウトを埋め込み法によって製造するために用いられるフォトマスクのマスクパターンを示す。
フォトマスクの基板上には、図４（ａ）に示したコンタクトパッド３０Ｂに対応するスペースパターン５０Ｂ、第１ラインパターン３０Ｃに対応するスペースパターン５０Ｃ、及びスペースパターン３１に対応するラインパターン５１が形成されている。
スペースパターン５０Ｃ及びラインパターン５１は、第１方向に所定ピッチ（例えば、１００ｎｍ）で交互に配列される。スペースパターン５０Ｃ及びラインパターン５１は、第１方向に直交する第２方向に延伸している。配列されたスペースパターン５０Ｃ及びラインパターン５１のレイアウト内に、所定ピッチの３倍の幅（例えば、３００ｎｍ）を有するスペースパターン５０Ｂが配置されている。スペースパターン５０Ｂ内のラインパターンの所定ピッチ上には、ライン補助パターン５０Ｄが配置されている。ライン補助パターン５０Ｄのライン幅は、例えば３０ｎｍ以下である。例えば、規格化寸法（=ｋ１ファクタ）が０．２３以下になるようにしてある。
言い換えると、第１方向に対する一定の間隔の所定ピッチ上に、スペースターン５０Ｃとラインパターン５１とが交互に配列されたパターンアレイが配置されている。そのパターンアレイ内に、所定ピッチの３倍の幅を有するスペースパターン５０Ｂが配置されている。スペースパターン５０Ｂ内のラインパターンの所定ピッチ上には、ライン補助パターン５０Ｄが配置されている。コンタクトパッド３０Ｂに対応するスペースパターン５０Ｂの平面形状は、パターンアレイの対称性を高めるためにＨ型となっている。
ラインパターン５１及びライン補助パターン５０Ｄは、透過率６％、位相１８０度の領域であり、スペースパターン５０Ｂ，５０Ｃは、透過率１００％、位相０度の領域である。
以下に、図５に示したマスクパターンにおいて、スペース補助パターンの有無による焦点深度と露光量裕度を調べた結果を述べる。
図７は、図５で説明した、パターンとなる膜を形成した後、膜をエッチングすることによってパターンを形成する場合のマスクパターンにおいて、スペース補助パターンが有る場合と無い場合を示す図である。図８は、スペース補助パターンの有無による焦点深度と露光量裕度を示している。
図８に示すように、スペース補助パターンが無い場合に比べて、スペース補助パターンが有る場合は、露光量裕度と焦点深度が改善されていることが解かる。よって、スペース補助パターンを形成することにより、リソグラフィマージンを向上させることができる。
［４］効果
本実施形態では、コンタクトパッド周りに配置できる配線数を増やすことができ、パターンレイアウト設計の自由度を向上させることができる。すなわち、コンタクトパッドを含む所定領域内に形成できる配線数を増加させることができ、設計レイアウトの自由度を向上させることができる。以下に、図９（ａ）及び図９（ｂ）を用いて詳述する。
図９（ａ）は第１実施形態のパターンレイアウトを示し、図９（ｂ）は比較例のパターンレイアウトを示す。
所定ピッチ（例えば、１００ｎｍ）で配列されたライン＆スペースの周期パターン部にコンタクトパッドを形成する場合を述べる。図９（ｂ）に示すように、比較例のパターンレイアウトでは、コンタクトパッド１０１が例えば所定ピッチの３倍のライン幅３００ｎｍであるとすると、ＭＳＲの制約からコンタクトパッド１０１と隣接配線１０２とのスペースが例えば２００ｎｍ以上必要である。このため、コンタクトパッド１０１とスペースで配線４本分の領域が必要であった。
これに対して本実施形態では、図９（ａ）に示すように、例えばライン幅３００ｎｍのコンタクトパッド３０Ｂを形成するのに、コンタクトパッド３０Ｂと隣接配線３０Ｃとのスペースが配線３０Ｃ間のスペースと同じでよいため、配線２本分の領域で済む。このため、本実施形態では、比較例に比べてコンタクトパッド周りに配置できる配線数を増やすことができ、パターンレイアウト設計の自由度を向上させることができる。
すなわち、８本の配線を含む領域にコンタクトパッドを形成した場合、従来例のパターンレイアウトを用いると、４本の配線しか使用できない。一方、本実施形態のパターンレイアウトを用いれば、６本の配線を使用することができる。
また、本実施形態では、パターンレイアウトにおいて、上方からコンタクトパッド近傍を通って下方へ配線を通す場合、コンタクトパッド周りで配線を別の配線層に繋ぎ変えることなく、同一のＭ１配線層で上方から下方へ通すことができる。以下に、図１０（ａ）及び図１０（ｂ）を用いて詳述する。
図１０（ａ）は第１実施形態のパターンレイアウトを示し、図１０（ｂ）は比較例のパターンレイアウトを示す。
上方からコンタクトパッド近傍を通って下方へ配線を通す場合を述べる。例えば、図１０（ｂ）に示すように、左側から５番目の配線１０２を上から下に通す場合、比較例では配線１０２をコンタクトプラグＶ１とＭ０配線層１０３で配線１０４に接続する必要があった。
これに対して本実施形態では、図１０（ａ）に示すように、コンタクトパッド３０Ｂの周辺にスペースを確保する必要がないため、左側から５番目の配線３０Ｃを上から下に直接通すことが可能である。
また、本実施形態では、センスアンプ１３の１ユニット内で電源線に接続されるコンタクトパッドを分散して配置することができる。これにより、各電源線に均等に電流が流れるようになり、電源線の信頼性を向上させることができる。以下に、図１１〜図１４を用いて詳述する。
図１１は、センスアンプ１３の１ユニット内に形成されるＭ１配線層のパターンレイアウトを示す図である。
センスアンプ１３は複数のユニットを有する。ユニットの各々は、図１１に示すように、信号線ＦＲＥＥ，ＢＵＳと、複数の電源線ペア（信号線ＢＵＳを挟む３本の電源線）ＰＲを有する。
信号線ＦＲＥＥは、場所に応じて任意に使用できる配線であり、例えば、センスアンプ１３内のトランジスタのノード間を接続し、センスアンプ１３内のトランジスタを駆動する信号を送信する。電源線ペアＰＲ内の電源線は、例えば電源電圧や基準電圧（例えば、接地電圧）を供給する。さらに、電源線と電源線との間に配置された信号線ＢＵＳは、メモリセルから読み出したデータ信号を送信する。
前述した１ユニット内のパターンレイアウトにおいて、１ユニット内に８個の電源線ペアがある場合に、電源線に設けられるコンタクトパッドの配置を説明する。
図１２（ａ）は、第１実施形態の１ユニット内に配置される電源線ペアとコンタクトパッドを示す図である。図１２（ｂ）は、図１２（ａ）に示すコンタクトパッド部Ａの拡大図である。図１３（ａ）は、比較例の１ユニット内に配置される電源線ペアとコンタクトパッドを示す図である。図１３（ｂ）は、図１３（ａ）に示すコンタクトパッド部Ｂの拡大図である。図１２（ａ）及び図１３（ａ）では、電源線ペアＰＲのうち両端の電源線と、コンタクトパッド部を示し、その他の配線は省略している。電源線ペアＰＲのうち、真ん中の電源線は信号線ＢＵＳに挟まれているため、コンタクトパッドが形成できないため省略している。
本実施形態及び比較例ともに、８個の電源線ペアＰＲが配列されている。比較例では、図１３（ａ）に示すように、中央下部の電源線ペアＰＲ内の電源線に、コンタクトパッド部Ｂが配置されている。コンタクトパッド部Ｂには、１ユニット内の電源電圧に接続される複数のコンタクトパッドが形成されている。同様に、右端上部の電源線ペアＰＲ内の電源線に、コンタクトパッド部が配置されている。このコンタクトパッド部には、１ユニット内の基準電圧に接続される複数のコンタクトパッドが形成されている。
図１３（ｂ）にコンタクトパッド部Ｂの拡大図を示す。比較例のコンタクトパッド部では、コンタクトパッド１０１が例えば所定ピッチの３倍のライン幅であるとすると、ＭＳＲの制約からコンタクトパッド１０１と隣接配線１０２間のスペースが例えば２倍のライン幅程度必要である。このため、コンタクトパッド１０１とスペースで配線４本分の領域が必要となる。このために、電源線に対して、１ユニット内で２箇所しかコンタクトパッド部を形成することができない。
これに対して本実施形態では、図１２（ａ）に示すように、コンタクトパッド部Ａが１ユニット内で分散して配置されている。
図１２（ｂ）にコンタクトパッド部Ａの拡大図を示す。本実施形態のコンタクトパッド部では、コンタクトパッド３０Ｂが例えば所定ピッチの３倍のライン幅であるとすると、ＭＳＲの制約がないため、コンタクトパッド３０Ｂと隣接配線３０Ｃ間のスペースが、配線３０Ｃ間のスペースと同じでよい。このため、コンタクトパッド３０Ｂとスペースで配線２本分の領域で済む。このために、１ユニット内でコンタクトパッド部Ａを８箇所に分散して配置することができる。
すなわち、比較例では、図１３（ａ）に示したように、コンタクトパッドがユニット内で２箇所に集中して配置されていた。このため、電流が１つの電源線に集中し、電源線の劣化や破壊などが生じ、信頼性の低下を招く懸念があった。これに対して、本実施形態では、図１２（ａ）に示したように、コンタクトパッドがユニット内で分散して配置されている。これにより、各電源線に均等に電流が流れるようになり、電源線の劣化や破壊などを低減でき、信頼性を向上させることができる。
［第２実施形態］
［１］パターンレイアウトの構成
第１実施形態におけるコンタクトパッドの平面形状はＨ型の形状を有しているが、この第２実施形態ではコンタクトパッドの平面形状が矩形形状を有している。コンタクトパッドの平面形状を矩形にした場合でも、前述した第１実施形態と同様な作用及び効果を得ることができる。
図１４は、第２実施形態のパターンレイアウトの平面図であり、センスアンプ１３に形成されるＭ１配線層を示す。ここでは、Ｍ２配線層３３及びコンタクトプラグＶ２は省略する。
図１４に示すように、半導体基板上の層間絶縁膜上には、第１ラインパターン３０Ｃ、スペースパターン３１、及びコンタクトパッド６０Ｂが配置されている。第１ラインパターン３０Ｃは、例えば、メタル材からなる配線である。スペースパターン３１は、第１ラインパターン３０Ｃ間、及び第１ラインパターン３０Ｃとコンタクトパッド６０Ｂ間に配置された層間絶縁膜からなる。コンタクトパッド６０Ｂは、例えばメタル材からなり、その上にはコンタクトプラグが形成される。
第１ラインパターン３０Ｃ及びスペースパターン３１は、第１方向に所定ピッチ（例えば、１００ｎｍ）で交互に配列されている。第１ラインパターン３０Ｃ及びスペースパターン３１は、第１方向に直交する第２方向に延伸している。配列された第１ラインパターン３０Ｃ及びスペースパターン３１のレイアウト内に、所定ピッチの３倍の幅（例えば、３００ｎｍ）を有するコンタクトパッド６０Ｂが配置されている。
言い換えると、第１方向に対する一定の間隔の所定ピッチ上に、第１ラインパターン３０Ｃとスペースパターン３１とが交互に配列されたパターンアレイが配置されている。そのパターンアレイ内に、所定ピッチの３倍の幅を有するコンタクトパッド６０Ｂが配置されている。コンタクトパッド６０Ｂの平面形状は、矩形形状、例えば長方形となっている。
［２］フォトマスクのパターンレイアウト
図１４に示したコンタクトパッド６０Ｂ及び第１ラインパターン３０Ｃを含むＭ１配線層を製造するために用いられるフォトマスクについて説明する。
図１５は、図１４に示したＭ１配線層のパターンレイアウトを製造するために用いられるフォトマスクのマスクパターンを示す。図１５に示すマスクパターンは、パターンとなる膜を形成した後、膜をエッチングすることによってパターンを形成する場合のマスクパターンを示している。
フォトマスクの基板上には、図１４に示したコンタクトパッド６０Ｂに対応するラインパターン７０Ｂ、第１ラインパターン３０Ｃに対応するラインパターン４０Ｃ、及びスペースパターン３１に対応するスペースパターン４１が形成されている。
ラインパターン４０Ｃ及びスペースパターン４１は、第１方向に所定ピッチ（例えば、１００ｎｍ）で交互に配列される。ラインパターン４０Ｃ及びスペースパターン４１は、第１方向に直交する第２方向に延伸している。配列されたラインパターン４０Ｃ及びスペースパターン４１のレイアウト内に、所定ピッチの３倍の幅（例えば、３００ｎｍ）を有するラインパターン７０Ｂが配置されている。ラインパターン７０Ｂ内のスペースパターンの所定ピッチ上には、スペース補助パターン７０Ｄが配置されている。スペース補助パターン７０Ｄのスペース幅は、例えば３０ｎｍ以下である。例えば規格化寸法（=ｋ１ファクタ）が０．２３以下になるようにしてある。
言い換えると、第１方向に対する一定の間隔の所定ピッチ上に、ラインパターン４０Ｃとスペースパターン４１とが交互に配列されたパターンアレイが配置されている。そのパターンアレイ内に、所定ピッチの３倍の幅を有するラインパターン７０Ｂが配置されている。ラインパターン７０Ｂ内のスペースパターンの所定ピッチ上には、スペース補助パターン７０Ｄが配置されている。コンタクトパッド６０Ｂに対応するラインパターン７０Ｂの平面形状は、矩形形状、例えば長方形となっている。
ラインパターン７０Ｂ，４０Ｃは、透過率６％、位相１８０度の領域であり、スペースパターン４１及びスペース補助パターン７０Ｄは、透過率１００％、位相０度の領域である。
なおここでは、図１５を用いて、パターンとなる膜を形成した後、膜をエッチングすることによってパターンを形成する場合のマスクパターンを示したが、これに限るわけではなく、埋め込み法によってパターンを形成するためのマスクパターンを用いても良い。すなわち、図１５において、ラインパターン７０Ｂ，４０Ｃがスペースパターンに変更され、スペースパターン４１がラインパターンに、スペース補助パターン７０Ｄがライン補助パターンにそれぞれ変更されたマスクパターンを用いても良い。
その他の構成及び効果については、前述した第１実施形態と同様であるため、記載を省略する。
前述したように、第１，第２実施形態では、センスアンプなどのコア回路部の配線形成において、補助パターン(sraf:sub resolution assist feature)を使用してコンタクトパッドのパターンを形成することにより、Ｌ＆Ｓの周期性を維持することができる。これにより、リソグラフィマージンを向上することができる。また、Ｌ＆Ｓの周期性を維持することにより、コンタクトパッド周辺のＭＳＲによる制約がなくなるため、コンタクトパッド周辺の通過配線数を増やすことができ、レイアウト設計の自由度を向上させることができる。
以上説明したように第１，第２実施形態によれば、コンタクトパッドを含む所定領域内に形成できる配線数を増加させることができ、設計レイアウトの自由度を向上させることができるパターンレイアウトを有する半導体装置を提供できる。
また、第１，第２実施形態を適用した場合に顕著な効果が得られるのは、Ｌ＆Ｓの周期的パターン内にパターンピッチの数倍の幅を持つコンタクトパッドが混在し、ＭＳＲ(Multi Space Rule)などの制約から、配線とコンタクトパッド間に大きなスペースを確保しなければならない場合である。この場合のＬ＆Ｓの配列ピッチは、例えば１００ｎｍ以下である。なお、配列ピッチが１００ｎｍより大きい場合でも、効果が得られるのはもちろんである。
また、露光工程において解像の難易度を示す指標ｋ１ファクタが０．４以下の場合に、第１，第２実施形態を適用すると顕著な効果が期待できる。ｋ１ファクタとは、正規化した線幅に相当し、解像の難易度を示す値であり、値が小さい程、解像が難しくなることを示す。解像線幅をＲＰ、露光系の開口数をＮＡ、露光波長をλとしたとき、ｋ１＝ＲＰ(ＮＡ／λ)…（式１）で表される。なお、ｋ１ファクタが０．４より大きい場合でも、本実施形態を適用することによって、露光余裕度を向上できるという効果がある。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。さらに、前述した実施形態には種々の段階の発明が含まれており、実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…メモリセルアレイ、１２…ローデコーダ、１３…センスアンプ、１４…周辺回路、１５…電源パッド、２１…半導体基板、２１Ａ…素子領域（アクティブエリア）、２２…素子分離領域、２３…ゲート絶縁膜（トンネル酸化膜）、２４…浮遊ゲート電極、２５…ゲート間絶縁膜、２６…制御ゲート電極（ワード線）、２７…層間絶縁膜、２８…Ｍ０配線層、２９…層間絶縁膜、３０Ａ…ビット線、３０Ｂ…コンタクトパッド、３０Ｃ…配線（第１ラインパターン）、３１…層間絶縁膜（スペースパターン）、３２…層間絶縁膜、３３…Ｍ２配線層（第２ラインパターン）、３４…ゲート絶縁膜、ＣＳ…コンタクトプラグ、Ｖ１…コンタクトプラグ、Ｖ２…コンタクトプラグ、４０Ｂ…ラインパターン、４０Ｃ…ラインパターン、４０Ｄ…スペース補助パターン、４１…スペースパターン、５０Ｂ…スペースパターン、５０Ｃ…スペースパターン、５１…ラインパターン、５０Ｄ…ライン補助パターン、６０Ｂ…コンタクトパッド、７０Ｂ…ラインパターン、７０Ｄ…スペース補助パターン。

Claims (4)

  1. 複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルアレイの一端に配置され、前記メモリセルに記憶されたデータを読み出すセンスアンプと、
    第１方向に所定ピッチでラインとスペースが交互に配列された第１配線パターンと、
    前記第１配線パターンのライン間に配置され、前記所定ピッチの３倍の幅を有し、その平面形状はＨ型を有するコンタクトパッドとを具備し、
    前記第１配線パターンと前記コンタクトパッドは、前記センスアンプが形成される領域に配置され、
    前記第１配線パターンのラインと前記コンタクトパッドとの間隔は前記所定ピッチであり、前記所定ピッチは１００ｎｍ以下であり、
    前記第１配線パターンは、第２方向に延伸し、第１電圧が供給される第１電源線と、前記第２方向に延伸し、前記第１電源線を挟むように配置され、第２電圧が供給される第２、第３電源線と、前記第１電源線と前記第２電源線との間に配置され、メモリセルから読み出されたデータが送信される第１信号線と、前記第１電源線と前記第３電源線との間に配置され、メモリセルから読み出されたデータが送信される第２信号線とを含み、
    前記コンタクトパッドは、前記第２電源線に接続され、前記第２電源線上に配置される上層配線に電気的に接続される第１コンタクトパッドと、前記第３電源線に接続され、前記第３電源線上に配置される上層配線に電気的に接続される第２コンタクトパッドとを含むことを特徴とするパターンレイアウトを有する半導体装置。
  2. 複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルアレイの一端に配置され、前記メモリセルに記憶されたデータを読み出すセンスアンプと、
    第１方向に所定ピッチでラインとスペースが交互に配列された第１配線パターンと、
    前記第１配線パターンのライン間に配置され、前記所定ピッチの３倍の幅を有し、その平面形状は矩形を有するコンタクトパッドとを具備し、
    前記第１配線パターンと前記コンタクトパッドは、前記センスアンプが形成される領域に配置され、
    前記第１配線パターンのラインと前記コンタクトパッドとの間隔は前記所定ピッチであり、前記所定ピッチは１００ｎｍ以下であり、
    前記第１配線パターンは、第２方向に延伸し、第１電圧が供給される第１電源線と、前記第２方向に延伸し、前記第１電源線を挟むように配置され、第２電圧が供給される第２、第３電源線と、前記第１電源線と前記第２電源線との間に配置され、メモリセルから読み出されたデータが送信される第１信号線と、前記第１電源線と前記第３電源線との間に配置され、メモリセルから読み出されたデータが送信される第２信号線とを含み、
    前記コンタクトパッドは、前記第２電源線に接続され、前記第２電源線上に配置される上層配線に電気的に接続される第１コンタクトパッドと、前記第３電源線に接続され、前記第３電源線上に配置される上層配線に電気的に接続される第２コンタクトパッドとを含むことを特徴とするパターンレイアウトを有する半導体装置。
  3. 前記第１配線パターンと前記コンタクトパッドは、フォトマスクを用いて製造され、
    前記フォトマスクは、前記第１方向に前記所定ピッチでラインとスペースが交互に配列されたラインパターンと、
    前記ラインパターンのライン間に配置され、前記所定ピッチの３倍の幅を有するコンタクトパッドパターンと、
    前記コンタクトパッドパターン内の前記所定ピッチ上に配置され、前記ラインパターンと平行な前記第２方向に延び、露光によって解像されないスペース補助パターンとを具備することを特徴とする請求項１または２に記載のパターンレイアウトを有する半導体装置。
  4. 複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルアレイの一端に配置され、前記メモリセルに記憶されたデータを読み出すセンスアンプと、
    第１方向に所定ピッチでラインとスペースが交互に配列された第１配線パターンと、
    前記第１配線パターンのライン間に配置され、前記所定ピッチの３倍の幅を有するコンタクトパッドとを具備し、
    前記第１配線パターンと前記コンタクトパッドは、前記センスアンプが形成される領域に配置され、
    前記第１配線パターンのラインと前記コンタクトパッドとの間隔は前記所定ピッチであり、前記所定ピッチは１００ｎｍ以下であり、
    前記第１配線パターンと前記コンタクトパッドは、フォトマスクを用いて製造され、
    前記フォトマスクは、前記第１方向に前記所定ピッチでラインとスペースが交互に配列されたラインパターンと、
    前記ラインパターンのライン間に配置され、前記所定ピッチの３倍の幅を有するコンタクトパッドパターンと、
    前記コンタクトパッドパターン内の前記所定ピッチ上に配置され、前記ラインパターンと平行な方向に延び、露光によって解像されないスペース補助パターンとを具備することを特徴とするパターンレイアウトを有する半導体装置。
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