JP2006041492A - 半導体記憶装置およびその製造方法 - Google Patents
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Abstract
セルを配置した半導体記憶装置を提供する。
【解決手段】 半導体基板主面の内部領域に配置された内部メモリセルアレイと、内部領域に配置され、内部メモリセルアレイ内のメモリセルを選択するための行デコーダおよび列デコーダと、内部領域に配置され、内部メモリセルアレイ内の選択されたメモリセルへ情報を書き込み、または記憶情報を読み出すための周辺回路と、内部領域25の外周領域に内部メモリセルアレイと隣接して配置され、内部メモリセルアレイと電気的に分離された外部メモリセルアレイとを有する。
【選択図】 図1
Description
更に、解像度を高める技術として、ハーフトーン位相シフトレチクルの使用や、変形照明といった、いわゆる超解像技術が用いられるようになってきている。
従って、小型で信頼性の高い半導体記憶装置を提供することができる。
本発明の第一の実施例に係る半導体記憶装置について、図1乃至図3を用いて説明する。本実施例は浮遊ゲートを有する不揮発性半導体記憶装置の例であり、図1は不揮発性半導体記憶装置を示す図、図2はメモリセルアレイの要部を示す平面図、図3はメモリセルアレイの要部を示す断面図で、図3(a)は図2のA−A線に沿って切断し、矢印方向に眺めた断面図、図3(b)は図2のB−B線に沿って切断し、矢印方向に眺めた断面図である。
図2に示すように、角部27のメモリセルアレイはビット線31とワード線32が互いに直交して配置され、直交部33にメモリセルが形成されている。ビット線31は列デコーダ15に、ワード線32は行デコーダ14にそれぞれ接続されている。
ビット線コンタクトホール34の両側には、2n、例えば8本のワード線32を単位とするメモリセルブロックを選択するためのセレクト線35がワード線32と平行に所定の間隔で配置されている。
従って、小型で信頼性の高い不揮発性半導体記憶装置を提供することができる。
次に本発明の第二の実施例について図面を参照して詳細に説明する。本第二の実施例は第一の実施例の図1に図示した周辺回路17の構成に関する。なお、本実施例に関しては、不揮発性半導体記憶装置のレイアウトは図1に示したものに限ることはなく、図6に示したものでも適用可能である。また、これらのレイアウトに限定されるものではない。
次に本発明の第三の実施例に付き図面を用いて説明する。なお、第一の実施例、第二の実施例と同一の部分には同一の符号を付して説明を省略する。
前記周辺回路はキャパシタを有し、前記キャパシタはキャパシタ配線を介して電圧印加端子に接続されていること特徴とする半導体記憶装置。
12、13 メモリセルアレイ
14 行デコーダ
15、16 列デコーダ
17 周辺回路
18 接続パッド
21、23 内部メモリセルアレイ
22、24 外部メモリセルアレイ
25 内部領域
26 チップ
27 角部
Claims (5)
- 半導体基板主面の内部領域に配置された内部メモリセルアレイと、
前記内部領域に配置され、前記内部メモリセルアレイ内のメモリセルを選択するための行デコーダおよび列デコーダと、
前記内部領域に配置され、前記内部メモリセルアレイ内の選択されたメモリセルへ情報を書き込み、または記憶情報を読み出すための周辺回路と、
前記内部領域の外周領域に前記内部メモリセルアレイと隣接して配置され、前記内部メモリセルアレイと電気的に分離された外部メモリセルアレイと
を具備すること特徴とする半導体記憶装置。 - 前記内部メモリセルアレイ上に配置されるビット線、ワード線およびセレクト線と前記外部メモリセルアレイ上に配置されるビット線、ワード線およびセレクト線は、いずれも電気的に分離されていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記外部メモリセルアレイの外周端と前記半導体基板主面の外周端とが一致していることを特徴とする請求項1または請求項2に記載の半導体記憶装置。
- 半導体ウェーハ主面に格子状のダイシングラインパターンを形成する工程と、
前記ダイシングラインパターンで囲まれた矩形状格子にユニットパターンを形成する工程と、
前記ダイシングラインパターンに沿って切断し、前記ユニットパターンを個々に分離する工程とを具備し、
前記ユニットパターンは、前記矩形状格子の内部領域の一端部側に配置された内部メモリセルアレイパターンと、前記内部領域に前記内部メモリセルアレイパターンと隣接して配置された行デコーダおよび列デコーダパターンと、前記内部領域の他端部側に配置されて前記内部メモリセルアレイパターン内のメモリセルへ情報を書き込み、または記憶情報を読み出すための周辺回路パターンと、前記内部領域の外周領域に前記内部メモリセルアレイパターンと隣接して配置され、前記内部メモリセルアレイパターンと電気的に分離された外部メモリセルアレイパターンとを有し、一方向の前記矩形状格子には、前記周辺回路パターンの向きが交互に反対になるように配置され、前記一方向と直交する方向の前記矩形状格子には、前記周辺回路パターンの向きが同一となるように配置されていることを特徴とする半導体記憶装置の製造方法。 - 半導体基板主面に形成され1辺が素子領域端面に接して配置されたメモリセルアレイと、
前記メモリセルアレイ内のメモリセルを選択するための行デコーダおよび列デコーダと、
前記1辺と対向する他辺に隣接して形成され、前記メモリセルアレイに電圧を供給する昇圧回路とを含む周辺回路と、
前記周辺回路に隣接して形成された接続パッドを具備し、
前記周辺回路はMIM型キャパシタを有し、前記MIM型キャパシタの2つの金属層はそれぞれ異なるキャパシタ専用配線を介して異なる電圧印加端子に接続されていること特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005179173A JP2006041492A (ja) | 2004-06-21 | 2005-06-20 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (2)
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JP2004182011 | 2004-06-21 | ||
JP2005179173A JP2006041492A (ja) | 2004-06-21 | 2005-06-20 | 半導体記憶装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
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JP2006041492A true JP2006041492A (ja) | 2006-02-09 |
Family
ID=35906098
Family Applications (1)
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JP2005179173A Pending JP2006041492A (ja) | 2004-06-21 | 2005-06-20 | 半導体記憶装置およびその製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2006041492A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7940984B2 (en) | 2006-07-04 | 2011-05-10 | Ricoh Company, Ltd. | Image processing apparatus, image processing method, and computer program product |
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2005
- 2005-06-20 JP JP2005179173A patent/JP2006041492A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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US7940984B2 (en) | 2006-07-04 | 2011-05-10 | Ricoh Company, Ltd. | Image processing apparatus, image processing method, and computer program product |
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