JP2009170903A - 複数のカッティング部を有するヒューズ及びこれを含むヒューズセット構造 - Google Patents

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Abstract

【課題】本発明は、半導体装置の集積度と比例して面積を減少させることができるヒューズ及びこれを含むヒューズセット構造を提供する。
【解決手段】本発明は、メーンヒューズ部と、前記メーンヒューズ部から延長される複数のカッティング部を含む。また、他の発明によるヒューズセットは、メーンヒューズ部及び前記メーンヒューズ部から延長される複数のカッティング部を含む複数のヒューズを含み、前記複数のヒューズのそれぞれは、隣接しているヒューズと一定の間隔をおいて１８０゜回転された形態に配列される。
【選択図】図２

Description

本発明は、ヒューズ及びこれを含むヒューズセット構造に関し、特に、複数のカッティング部を有するヒューズ及びこれを含むヒューズセット構造に関する。
最近、半導体集積回路装置を構成する各素子のサイズの微細化、且つ、一つの半導体チップ内に含まれる素子数の巨大化に伴い、欠陥密度が増大しつつある。こうした欠陥密度の増大は、半導体装置の収率を低下させる直接的な原因になり、激しい場合、半導体素子が形成されるウェハーを廃棄処分しなければならない。
欠陥密度を低下させるために、従来は、欠陥セルを余分のセルに切替えるリダンダンシー回路が提案された。リダンダンシー回路は、半導体メモリ装置の場合、ロー系配線(例えば、ワードライン)及びコラム系配線(例えば、ビットライン)のそれぞれに対して設けられ、欠陥セルのアドレス情報を格納するヒューズセットグループを含む。ヒューズセットグループは、複数のヒューズ配線からなるヒューズセットアレイを含み、ヒューズセットのプログラムは、ヒューズ配線の選択的なレーザーカッティングにより行われる（例えば、特許文献１）。
一般のヒューズセット１０は、図１に示すように、等間隔(Ｄ)に平行に配列された複数のヒューズ４１〜４８からなる。それぞれのヒューズ４１〜４８は、ラインパターン形態からなり、同一の線幅(Ｗ)及びピッチ(ｐ)により配列される。なお、図面符号５０はレーザービームによりカットされる領域を示す。
ところが、半導体メモリ装置の集積度の増加により、バンク内に集積される半導体メモリセルの数が増大し、バンクのサイズも減少するが、前記ヒューズセットは、カッティングピッチを確保するためにヒューズ４１〜４８間のピッチ(ｐ)を確保しなければならないため、ヒューズセット４０を含む回路ブロックの面積の低減は現実的に困難である。
より具体的に説明すれば、ヒューズ４１〜４８間のピッチ(ｐ)は、レーザービーム装備の能力、すなわち、レーザー配列誤差許容範囲(laser alignment tolerances)により決定される。よって、ヒューズ４１〜４８間のピッチ(ｐ)が前記誤差許容範囲だけ確保されなければ、特定ヒューズ４１〜４８のカッティング時、照射されるレーザーにより隣接ヒューズ４１〜４８の損傷を招くことになる。これにより、正常なメモリセルにも関わらず、リダンダンシー動作が行われるため、欠陥セルの発見時にこれを代えることができない。
したがって、半導体集積回路装置の集積度と比例してヒューズセットの面積を減少させ難い。これにより、半導体集積回路装置におけるヒューズセットの占有比率が増加し、これは半導体集積回路装置の小型化を阻害する要因になる。
特開平５−２６７４６５号公報
本発明の目的は、半導体装置の集積度と比例して面積を減少させることができるヒューズ及びこれを含むヒューズセット構造を提供することにある。
前記目的を達成するために、本発明の一実施例によるヒューズは、メーンヒューズ部及び前記メーンヒューズ部から延長される複数のカッティング部を含む。
また、本発明の他の実施例によるヒューズセットは、メーンヒューズ部及び前記メーンヒューズ部から延長される複数のカッティング部を含む複数のヒューズを含み、前記複数のヒューズのそれぞれは、隣接しているヒューズと一定の間隔をおいて１８０゜回転された形態に配列される。
本発明によれば、半導体集積回路装置の集積度と比例して、ヒューズセットの占有面積を減少させることができる。
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図２を参照すれば、本発明のヒューズ１１０は、メーンヒューズ部１１１及び２つのカッティング部(以下、第１及び第２のカッティング部とする)１１３、１１５を含む。
第１及び第２のカッティング部１１３、１１５は、メーンヒューズ部１１１の一端から所定の角度(α゜)に分岐されて互いに平行に延長される。すなわち、第１及び第２のカッティング部１１３、１１５は、折り曲げ部分(Ｘ)を有し、折り曲げ部分(Ｘ)を基準として第１及び第２の分岐部１１３ａ、１１５ａと、第１及び第２の平行部１１３ｂ、１１５ｂとに区分される。
第１及び第２の分岐部１１３ａ、１１５ａは、第１及び第２の平行部１１３ｂ、１１５ｂが所定の間隔(Ｄ)をおいて離隔されるように、所定の角度(α゜)に分岐されるが、例えば、斜め方向に延長され得る。第１及び第２の平行部１１３ｂ、１１５ｂの間隔(Ｄ)は、ヒューズ１１０をカッティングするためのレーザービームの照射時、他の平行部１１３ｂ、１１５ｂが影響を受けない最小距離、すなわち、使われるレーザービーム照射装置のレーザー配列誤差許容範囲であり得る。
第１及び第２のカッティング部１１３、１１５は、メーンヒューズ部１１１を中心として左右対称をなす。また、このようなヒューズ１１０は、半導体集積回路装置でパターンを形成する導電層、例えばポリシリコン膜で形成され得る。ここで、メーンヒューズ部１１１、第１及び第２のカッティング部１１３、１１５は、相互間に断絶なしに全部同一の線幅を有する。
このような複数のカッティング部１１３、１１５を有するヒューズ１１０は、図３に示すように、複数個が集積されて一つのヒューズセットを具現できる。現在、ＤＲＡＭ素子の一つのヒューズセット１５０は、８つのブロック選択信号を受けるように構成される。よって、従来は８つのヒューズが必要であったが、本実施例では一つのヒューズ１１０が２つのカッティング部１１３、１１５を有するため、４つのヒューズ１１０としてヒューズセット１５０を構成できる。
本実施例によるヒューズセット１５０は、前述したように、複数のヒューズ１１０からなり、選択されるヒューズ１１０は、隣接している他のヒューズ１１０と１８０゜に回転して配列される。このようなヒューズセット１５０は、例えば４つのヒューズ１１０からなる。例えば、奇数番目に位置するヒューズ１１０は第１及び第２のカッティング部１１３、１１５が上部に向け、偶数番号目に位置するヒューズ１１０は、第１及び第２のカッティング部１１３、１１５が下部に向けるとともに、奇数番目ヒューズ１１０のメーンヒューズ部１１１間に偶数番号目ヒューズ１１０の第１及び第２のカッティング部１１３、１１５が位置するように配列される。
ここで、ヒューズセット１５０を構成するヒューズ１１０は、隣接しているヒューズ１１０と全部分に対し、レーザー配列誤差許容範囲(Ｄ)だけの間隔、又はその以上の間隔をおいて離隔される。図面の未説明符号“Ｃ”は、レーザービームが照射されるヒューズカッティング領域を示す。
このように構成されたヒューズセット１５０は、一つのヒューズ１１０が第１及び第２のカッティング部１１３、１１５を含み、隣接しているヒューズ１１０と互いに１８０゜の回転角をなすように配列されることで、全体単位ヒューズセット１５０の長さが５Ｄになる。本実施例における前記長さは、ヒューズセットの長軸方向の長さを意味する。
これは、従来のヒューズセット４０(図１参照)の長さ(７Ｄ)と比較すれば、本実施例のヒューズセット１５０の長さは、従来に比べて約４０％程度が減少された。
図４は、本発明の他の実施例によるヒューズを示す平面図である。
図４に示すように、本実施例のヒューズ２１０は、以前の実施例と同様に、メーンヒューズ部２１１及び２つのカッティング部２１３、２１５を含む。また、２つのカッティング部２１３、２１５は、以前の実施例と同様に、折り曲げ部分(Ｘ)を有し、折り曲げ部分(Ｘ)を基準として分岐部２１３ａ、２１５ａ及び平行部２１３ｂ、２１５ｂに区分される。
このとき、本実施例の分岐部２１３ａ、２１５ａがなす角度は１８０゜であり、平行部２１３ｂ、２１５ｂは以前の実施例と同様に互いに平行に延長される。本実施例のヒューズ２１０の分岐部２１３ａ、２１５ａは、平行部２１３ｂ、２１５ｂと垂直をなし、平行部２１３ｂ、２１５ｂは互いにレーザー配列誤差許容範囲(Ｄ)を維持するように離隔される。これにより、本実施例の分岐部２１３ａ、２１５ａは、平行部２１３ｂ、２１５ｂ間の間隔(Ｄ)を維持するために、以前の実施例の分岐部１１３ａ、１１５ａの長さより相対的に短い。
このようなヒューズ２１０も、図５に示すように、複数個が集積されて一つのヒューズセット２５０を具現できる。
本実施例によるヒューズセット２５０も、複数のヒューズ２１０からなり、ヒューズ２１０は、隣接している他のヒューズ２１０と１８０゜の角度をなすように配列される。こうしたヒューズセット２５０の一つは、ロー情報に該当するブロック選択信号の数だけのカッティング部を有するように、例えば４つのヒューズ２１０を含む。ヒューズセット２５０において、奇数番目に位置するヒューズ２１０はカッティング部２１３、２１５が上部に向け、偶数番目に位置するヒューズ２１０はカッティング部２１３、２１５が下部に向けるとともに、奇数番目ヒューズ２１０のメーンヒューズ部２１１間に偶数番目ヒューズ２１０のカッティング部２１３、２１５が位置するように配列される。
本実施例のヒューズ２１０は、隣接しているヒューズ２１０と全部分に対し、レーザー配列誤差許容範囲(Ｄ)だけの間隔をおいて離隔される。図面の未説明符号“Ｃ”は、レーザービームが照射されるヒューズカッティング領域を示す。
このように構成されたヒューズセット２５０も、一つのヒューズ２１０が２つのカッティング部２１３、２１５を含み、隣接しているヒューズ２１０と互いに１８０゜の回転角をなすように配列されることで、全体単位ヒューズセット２５０の長さが５Ｄになる。
図６は、本発明のさらに他の実施例によるヒューズを示す平面図である。
本実施例でも、ヒューズ３１０は、メーンヒューズ部３１１及び２つのカッティング部３１３、３１５を含む。このとき、２つのカッティング部３１３、３１５、すなわち第１及び第２のカッティング部３１３、３１５は、レーザー配列誤差許容範囲(Ｄ)だけ離隔されており、第１及び第２のカッティング部３１３、３１５の何れか一つ、例えば、第１のカッティング部３１３はメーンヒューズ部３１１から直線形態に延長され、第２のカッティング部３１５は連結部３１７によりメーンヒューズ部３１１と連結される。すなわち、第１のカッティング部３１３及びメーンヒューズ部３１１は同じ線幅を有するとともに、断絶なしに直線形態を有する。ここで、連結部３１７は、第１及び第２のカッティング部３１３、３１５の延長方向に対して垂直をなす方向に延長される。
このようなヒューズ３１０も、図７に示すように、複数個が集積されて一つのヒューズセット３５０を具現できる。
本実施例によるヒューズセット３５０は、以前の実施例と同様に、選択されたヒューズ３１０と隣接している他のヒューズ３１０とが１８０゜をなすように回転配列される。また、一つのヒューズセット３５０に８つのカッティング部３１３、３１５が形成されるように、４つのヒューズ３１０が提供される。
本実施例のヒューズ３１０は、隣接しているヒューズ３１０と全部分に対し、レーザー配列誤差許容範囲(Ｄ)だけ、又はその以上の間隔をおいて離隔される。特に、隣接している連結部３１７間の間隔も、レーザー配列誤差許容範囲(Ｄ)が確保されなければならない。
このような構造のヒューズセット３５０も、全体単位ヒューズセット１５０の長さが５Ｄであって、従来より減少させることができる。
図８は、本発明のさらに他の実施例によるヒューズを示す平面図である。
図８に示すように、ヒューズ４１０は、メーンヒューズ部４１１及び複数個、例えば４つのカッティング部４１３〜４１６を含む。４つのカッティング部４１３〜４１６は、全部平行に延長され、それぞれレーザー配列誤差許容範囲(Ｄ)だけ離隔される。ここで、カッティング部４１３〜４１６の何れか一つ、例えば、第１のカッティング部４１３はメーンヒューズ部４１１から直線形態に延長され、４つのカッティング部４１３〜４１６は連結部４１７により互いに連結される。ここで、連結部４１７は、４つのカッティング部４１３〜４１６と垂直をなす方向に延長される。
このように４つのカッティング部４１３〜４１６を含むヒューズ４１０は、図９に示すように、２つが集積されることで、一つのヒューズセット４５０を具現できる。
本実施例のヒューズセット４５０は、４つのカッティング部４１３〜４１６を備えた一対のヒューズ４１０が、互いに１８０゜をなすように対称的に配列される。ヒューズ４１０は、隣接しているヒューズ４１０と全部分に対し、レーザー配列誤差許容範囲(Ｄ)だけの間隔、又はその以上の間隔をおいて離隔される。特に、隣接している連結部４１７間の間隔も、レーザー配列誤差許容範囲(Ｄ)が確保されなければならない。
このような構造のヒューズセット４５０の長さは、総４Ｄの長さを有することで、従来に比べてヒューズセット４５０の長さを、約７０％減少させることができる。
また、図１０に示すように、図２の２つのカッティング部１１３、１１５間に第３のカッティング部１１８がさらに設けられる。第３のカッティング部１１８は、メーンヒューズ部１１１の一端から直線形態に連続的に延長される。このとき、第１のカッティング部１１３及び第３のカッティング部１１８と、第２のカッティング部１１５及び第３のカッティング部１１８とのそれぞれは、レーザー配列誤差許容範囲(Ｄ)だけ離隔される。
このような３つのカッティング部１１３、１１５、１１８を含むヒューズ１１０Ａは、図１１に示すように、２つのシングルヒューズ１２０とともに、一つのヒューズセット１５０Ａを具現できる。本実施例におけるシングルヒューズ１２０とは、一つのカッティング部を有するヒューズを称する。前述したように、一つのヒューズセット１５０は、８つのヒューズカッティング部を有するように構成されるため、３つのカッティング部を有する本実施例のヒューズを用いてヒューズセットを構成する場合、２つのシングルヒューズ１２０がさらに具備されなければならない。
すなわち、本実施例のヒューズセット１５０Ａは、互いに１８０゜をなして配置された３つのカッティング部１１３、１１５、１１８を備えた一対のヒューズ１１０Ａと、一対のヒューズ１１０Ａの外側にヒューズ１１０Ａの全部分に対してレーザー配列誤差許容範囲(Ｄ)だけ離隔されて配置されるシングルヒューズ１２０とを含む。このとき、シングルヒューズ１２０は、ヒューズ１１０Ａと全部分に対し、レーザー配列誤差許容範囲(Ｄ)だけ離隔されて平行に配列されるので、ヒューズ１１０Ａのように少なくとも２ヶ所の折り曲げ部分を含むことができる。
このようにヒューズセット１５０Ａを構成しても、５Ｄの長さを確保できる。
本発明は、前述した実施例に限定されるものではない。
本実施例では、ヒューズのカッティング部が、ヒューズセットが要求するカッティング部の約数である場合、複数のカッティング部を有するヒューズだけを繰返し配列する場合について説明したが、複数のカッティング部及びシングルヒューズを繰返し配列してヒューズセットを具現することもできる。
すなわち、図１２及び図１３に示すように、ヒューズセット１５０Ｂ、１５０Ｃは、２つのカッティング部１１３、１１５を備えた一対のヒューズ１１０と、その間に配置されたシングルヒューズ１２０とからなる。このとき、一対のヒューズ１１０は互いに１８０゜だけ対称して配列され、シングルヒューズ１２０は一対のヒューズ１１０間に２つ(図１２)又は４つ(図１３)がそれぞれ配列される。隣接している２つのカッティング部１１３、１１５を有するヒューズ１１０とシングルヒューズ１２０及び隣接しているシングルヒューズ１２０間の間隔は、レーザー配列許容誤差範囲(Ｄ)であり、シングルヒューズ１２０はヒューズ１１０の外周ラインに対して平行な構造を有する。このようなヒューズセット１５０Ｂ、１５０Ｃは、従来より短い６Ｄの長さを有する。
また、本実施例では、一つのヒューズセットを８つのヒューズカッティング部を含むように構成したが、ここに限定されず、多様に変更できる。
本発明によれば、少なくとも２つのカッティング部を有するようにヒューズを構成しながら、これらのヒューズを対称的に配列させる。これにより、ヒューズ当たり一つのカッティング部を提供する従来のヒューズよりも、ヒューズセットつの占有面積を著しく減少させることができる。
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
一般の半導体集積回路のヒューズセットを示す平面図である。 本発明の一実施例によるヒューズを示す平面図である。 本発明の一実施例によるヒューズが配列されたヒューズセットを示す平面図である。 本発明の他の実施例によるヒューズを示す平面図である。 本発明の他の実施例によるヒューズが配列されたヒューズセットを示す平面図である。 本発明のさらに他の実施例によるヒューズを示す平面図である。 本発明のさらに他の実施例によるヒューズが配列されたヒューズセットを示す平面図である。 本発明のさらに他の実施例によるヒューズを示す平面図である。 本発明のさらに他の実施例によるヒューズが配列されたヒューズセットを示す平面図である。 本発明のさらに他の実施例によるヒューズを示す平面図である。 本発明のさらに他の実施例によるヒューズが配列されたヒューズセットを示す平面図である。 本発明のさらに他の実施例によるシングルヒューズ及び複数のカッティング部を有するヒューズが配列されたヒューズセットを示す平面図である。 本発明のさらに他の実施例によるシングルヒューズ及び複数のカッティング部を有するヒューズが配列されたヒューズセットを示す平面図である。
符号の説明
４０、１５０、２５０、３５０、４５０、１５０Ａ、１５０Ｂ…ヒューズセット
４１、４２、４３、４４、４５、４６、４７、４８、１１０、２１０、３１０、…４１０、１１０Ａ…ヒューズ
１１１、２１１、３１１、４１１…メーンヒューズ部
１１３、１１５、２１３、２１５，３１３、３１５、４１３、４１４、４１５、４１６…カッティング部
１１３ａ、１１５ａ、２１３ａ、２１５ａ…分岐部
１１３ｂ、１１５ｂ、２１３ｂ、２１５ｂ…平行部
１１８…第３のカッティング部
１２０…シングルヒューズ
３１７、４１７…連結部

Claims (21)

  1. メーンヒューズ部と、
    前記メーンヒューズ部から延長される複数のカッティング部と
    を含むことを特徴とするヒューズ。
  2. 前記複数のカッティング部は、レーザー配列誤差許容範囲だけ離隔されることを特徴とする請求項１に記載のヒューズ。
  3. 前記複数のカッティング部は、
    前記メーンヒューズ部から所定の角度に分岐される第１及び第２の分岐部と、
    前記第１及び第２の分岐部から互いに平行に延長される第１及び第２の平行部と
    を含むことを特徴とする請求項１に記載のヒューズ。
  4. 前記第１及び第２の平行部は、レーザー配列誤差許容範囲だけ離隔されることを特徴とする請求項３に記載のヒューズ。
  5. 前記第１及び第２の分岐部は、互いに１８０゜の間隔に分岐されることを特徴とする請求項３に記載のヒューズ。
  6. 前記第１及び第２の平行部間に、前記メーンヒューズ部から直線形態に延長される第３の平行部をさらに含み、
    前記第１の平行部及び前記第３平行部と、前記第２の平行部及び前記第３平行部とは、レーザー配列誤差許容範囲だけ離隔されることを特徴とする請求項３に記載のヒューズ。
  7. 前記複数のカッティング部は、互いに平行に延長され、
    前記複数のカッティング部の一つは、前記メーンヒューズ部から直線形態に延長されることを特徴とする請求項１に記載のヒューズ。
  8. 前記メーンヒューズ部及び前記カッティング部を連結する連結部をさらに含み、
    前記連結部は、前記メーンヒューズ部及び前記カッティング部の延長方向に対して垂直をなすことを特徴とする請求項７に記載のヒューズ。
  9. 前記複数のカッティング部は、レーザー配列誤差許容範囲だけ離隔されることを特徴とする請求項７に記載のヒューズ。
  10. メーンヒューズ部及び前記メーンヒューズ部から延長される複数のカッティング部を含む複数のヒューズを含み、
    前記複数のヒューズのそれぞれは、隣接している前記ヒューズと一定の間隔をおいて１８０゜回転された形態に配列されることを特徴とするヒューズセット。
  11. 前記それぞれのヒューズは、隣接しているヒューズと全部分に対し、レーザー配列誤差許容範囲だけ離隔されることを特徴とする請求項１０に記載のヒューズセット。
  12. 前記ヒューズの複数のカッティング部は、
    前記メーンヒューズ部から所定の角度に分岐される第１及び第２の分岐部と、
    前記第１及び第２の分岐部から互いに平行に延長される第１及び第２の平行部と
    を含むことを特徴とする請求項１０に記載のヒューズセット。
  13. 前記ヒューズの前記第１及び第２の平行部間の長さは、レーザー配列誤差許容範囲だけ離隔されることを特徴とする請求項１２に記載のヒューズセット。
  14. 前記第１及び第２の分岐部は、互いに１８０゜の間隔に分岐されることを特徴とする請求項１２に記載のヒューズセット。
  15. 前記第１及び第２の平行部間に、前記メーンヒューズ部から直線形態に延長される第３の平行部をさらに含み、
    前記第１の平行部及び前記第３の平行部と、前記第２の平行部及び前記第３の平行部とは、レーザー配列誤差許容範囲だけ離隔されることを特徴とする請求項１２に記載のヒューズセット。
  16. 前記複数のカッティング部は、互いに平行に延長され、
    前記複数のカッティング部の一つは、前記メーンヒューズ部から直線形態に延長されることを特徴とする請求項１０に記載のヒューズセット。
  17. 前記メーンヒューズ部と前記複数のカッティング部とを連結する連結部をさらに含み、
    前記連結部は、前記メーンヒューズ部及び前記複数のカッティング部と垂直をなす方向に延長されることを特徴とする請求項１６に記載のヒューズセット。
  18. 前記複数のカッティング部は、レーザー配列誤差許容範囲だけ離隔されることを特徴とする請求項１６に記載のヒューズセット。
  19. 前記複数のカッティング部がブロック選択信号の数と同一になるように、前記ヒューズを繰返し配列することを特徴とする請求項１０に記載のヒューズセット。
  20. 前記ヒューズのカッティング部が前記ブロック選択信号の数と同一になるように、前記複数のカッティング部を有するヒューズ間にシングルカッティング部を有するヒューズがさらに配置されることを特徴とする請求項１９に記載のヒューズセット。
  21. 前記シングルカッティング部を有するヒューズは、隣接している前記複数のカッティング部を有するヒューズと全部分に対し、レーザー配列誤差許容範囲だけ離隔されることを特徴とする請求項２０に記載のヒューズセット。
JP2008331097A 2008-01-16 2008-12-25 複数のカッティング部を有するヒューズ及びこれを含むヒューズセット構造 Pending JP2009170903A (ja)

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101177968B1 (ko) * 2009-03-04 2012-08-28 에스케이하이닉스 주식회사 고집적 반도체 장치를 위한 퓨즈
KR101046229B1 (ko) * 2009-03-17 2011-07-04 주식회사 하이닉스반도체 퓨즈를 포함하는 반도체 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0612891A (ja) * 1992-05-13 1994-01-21 Nec Corp 半導体記憶装置
JP2004119965A (ja) * 2002-09-27 2004-04-15 Samsung Electronics Co Ltd ヒューズ構造及びそれを利用した半導体メモリ装置
JP2004527907A (ja) * 2001-03-15 2004-09-09 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 電気的接続素子を備えた集積回路

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3898603A (en) * 1969-07-30 1975-08-05 Westinghouse Electric Corp Integrated circuit wafers containing links that are electrically programmable without joule-heating melting, and methods of making and programming the same
DE2408540C2 (de) * 1974-02-22 1982-04-08 Robert Bosch Gmbh, 7000 Stuttgart Halbleiterbauelement aus einer Vielzahl mindestens annähernd gleicher Schaltungselemente und Verfahren zum Erkennen und Abtrennen defekter Schaltungselemente
US5905295A (en) * 1997-04-01 1999-05-18 Micron Technology, Inc. Reduced pitch laser redundancy fuse bank structure
US5636172A (en) * 1995-12-22 1997-06-03 Micron Technology, Inc. Reduced pitch laser redundancy fuse bank structure
JPH09213804A (ja) * 1996-01-29 1997-08-15 Mitsubishi Electric Corp ヒューズ層を有する半導体装置
US5844296A (en) * 1996-09-20 1998-12-01 Mosel Vitelic Corporation Space saving laser programmable fuse layout
JPH10163331A (ja) * 1996-12-03 1998-06-19 Texas Instr Japan Ltd 半導体デバイス用フューズおよび半導体デバイス
US6057221A (en) * 1997-04-03 2000-05-02 Massachusetts Institute Of Technology Laser-induced cutting of metal interconnect
US6111269A (en) * 1997-05-30 2000-08-29 Cypress Semiconductor Corp. Circuit, structure and method of testing a semiconductor, such as an integrated circuit
JP3474415B2 (ja) * 1997-11-27 2003-12-08 株式会社東芝 半導体装置
US5949323A (en) * 1998-06-30 1999-09-07 Clear Logic, Inc. Non-uniform width configurable fuse structure
KR100275750B1 (ko) * 1998-11-05 2000-12-15 윤종용 반도체 메모리 장치의 레이저 퓨즈 박스의 배선 배치
KR100316716B1 (ko) * 1999-09-30 2001-12-12 윤종용 다수개의 레이저 퓨즈들을 구비하는 반도체 메모리장치
KR100317533B1 (ko) * 1999-11-10 2001-12-24 윤종용 반도체 집적회로 장치에서의 레이저 퓨즈박스의 구조 및그에 따른 제조 방법
US6686768B2 (en) * 2001-07-05 2004-02-03 Alan Elbert Comer Electrically-programmable interconnect architecture for easily-configurable stacked circuit arrangements
TWI226125B (en) * 2002-07-08 2005-01-01 Infineon Technologies Ag Set of integrated capacitor arrangements, in particular integrated grid capacitors
JP4115197B2 (ja) * 2002-08-02 2008-07-09 株式会社沖デジタルイメージング 発光素子アレイ
KR100480614B1 (ko) * 2002-08-27 2005-03-31 삼성전자주식회사 퓨즈 뱅크의 크기를 줄이기 위한 반도체 메모리 장치의퓨즈 뱅크
US7633034B2 (en) * 2004-06-18 2009-12-15 Electro Scientific Industries, Inc. Semiconductor structure processing using multiple laser beam spots overlapping lengthwise on a structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0612891A (ja) * 1992-05-13 1994-01-21 Nec Corp 半導体記憶装置
JP2004527907A (ja) * 2001-03-15 2004-09-09 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 電気的接続素子を備えた集積回路
JP2004119965A (ja) * 2002-09-27 2004-04-15 Samsung Electronics Co Ltd ヒューズ構造及びそれを利用した半導体メモリ装置

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