JPH0612891A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0612891A JPH0612891A JP4119453A JP11945392A JPH0612891A JP H0612891 A JPH0612891 A JP H0612891A JP 4119453 A JP4119453 A JP 4119453A JP 11945392 A JP11945392 A JP 11945392A JP H0612891 A JPH0612891 A JP H0612891A
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Abstract
(57)【要約】
【目的】リダンダンシー機能を持つ半導体記憶装置につ
いて、リダンダンシー回路で生じる信号の遅延を低減す
る。 【構成】デコーダ回路の出力と記憶ブロックとの接続に
トランスファゲートを用い、ヒューズ回路でトランスフ
ァゲートのＯＮ／ＯＦＦをプログラムする。これにより
ゲート遅延を待たず、低インピーダンスのリダンダンシ
ー回路が実現できる。
いて、リダンダンシー回路で生じる信号の遅延を低減す
る。 【構成】デコーダ回路の出力と記憶ブロックとの接続に
トランスファゲートを用い、ヒューズ回路でトランスフ
ァゲートのＯＮ／ＯＦＦをプログラムする。これにより
ゲート遅延を待たず、低インピーダンスのリダンダンシ
ー回路が実現できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に高速かつリダンダンシー回路を有する半導体記憶装
置に関する。
特に高速かつリダンダンシー回路を有する半導体記憶装
置に関する。
【０００２】
【従来の技術】従来の半導体記憶装置は、図２に示すよ
うにアドレス信号Ｙ０およびＹ１と、Ｙ０およびＹ１そ
れぞれを入力して反転出力信号ＮＹ０およびＮＹ１を出
力するインバータ回路１１および１２と、Ｙ０またはＮ
Ｙ０およびＹ１またはＮＹ１を入力し選択信号を出力す
るデコーダ回路１３と、上記デコーダ回路の出力と主記
憶ブロック２２，２３，２４および２５とを接続するヒ
ューズＦ０，Ｆ１，Ｆ２およびＦ３と、主記憶ブロック
の入力と最高電位を接続する抵抗Ｒ０，Ｒ１，Ｒ２およ
びＲ３と、プログラムにより最低電位、Ｙ０またはＮＹ
０を選択するスイッチおよび前記最低電位、Ｙ１または
ＮＹ１を選択するスイッチとを有する切替回路２６と、
前記切替回路２６の出力を入力し選択信号を出力する冗
長デコーダ回路２７と、前記出力を入力する冗長記憶ブ
ロック２８とを有している。
うにアドレス信号Ｙ０およびＹ１と、Ｙ０およびＹ１そ
れぞれを入力して反転出力信号ＮＹ０およびＮＹ１を出
力するインバータ回路１１および１２と、Ｙ０またはＮ
Ｙ０およびＹ１またはＮＹ１を入力し選択信号を出力す
るデコーダ回路１３と、上記デコーダ回路の出力と主記
憶ブロック２２，２３，２４および２５とを接続するヒ
ューズＦ０，Ｆ１，Ｆ２およびＦ３と、主記憶ブロック
の入力と最高電位を接続する抵抗Ｒ０，Ｒ１，Ｒ２およ
びＲ３と、プログラムにより最低電位、Ｙ０またはＮＹ
０を選択するスイッチおよび前記最低電位、Ｙ１または
ＮＹ１を選択するスイッチとを有する切替回路２６と、
前記切替回路２６の出力を入力し選択信号を出力する冗
長デコーダ回路２７と、前記出力を入力する冗長記憶ブ
ロック２８とを有している。
【０００３】いま不良ブロックがない状態を考えると、
ヒューズ（Ｆ０〜Ｆ３）はすべて接続状態である。また
冗長デコーダ回路２７の入力はともにローレベル（以下
Ｌとする）である。このとき冗長記憶ブロック２８は冗
長デコーダ２７の出力のハイレベル（以下Ｈとする）が
入力され、非選択状態になる。一方２入力ＮＡＮＤ回路
で構成されるデコーダ回路１３の入力にはアドレス信号
Ｙ０またはＮＹ０およびＹ１またはＮＹ１が接続され、
アドレス信号に応じて主記憶ブロック（２２〜２５）が
選択される。
ヒューズ（Ｆ０〜Ｆ３）はすべて接続状態である。また
冗長デコーダ回路２７の入力はともにローレベル（以下
Ｌとする）である。このとき冗長記憶ブロック２８は冗
長デコーダ２７の出力のハイレベル（以下Ｈとする）が
入力され、非選択状態になる。一方２入力ＮＡＮＤ回路
で構成されるデコーダ回路１３の入力にはアドレス信号
Ｙ０またはＮＹ０およびＹ１またはＮＹ１が接続され、
アドレス信号に応じて主記憶ブロック（２２〜２５）が
選択される。
【０００４】次に不良ブロックがある状態を考える。不
良ブロックが１つだけの場合、この不良ブロックをあら
かじめ用意された冗長記憶ブロック２８と置き換えるこ
とにより半導体記憶装置を良品にすることができる。い
ま試験の結果ＢＬＯＣＫ０２２にだけ不良があることが
わかった場合、ＢＬＯＣＫ０２２に対応するヒューズＦ
０を切断する。また冗長デコーダ２７の入力を切替回路
２６を用いてＢＬＯＣＫ０２２のデコーダが接続されて
いたアドレス信号ＮＹ１およびＮＹ０に接続する。これ
によりＢＬＯＣＫ０２２は冗長記憶ブロック２８で代替
され、これ以降デコーダ回路１３および冗長デコーダ回
路２７に（Ｙ０，Ｙ１）＝（Ｌ，Ｌ）の信号が入力され
ると主記憶ブロック（２２〜２５）が全て非選択状態
に、冗長記憶ブロック２８が選択状態になる。一方、
（Ｙ０，Ｙ１）＝（Ｌ，Ｌ）以外の番地が入力された場
合は良品ブロックである主記憶ブロック（２２〜２５）
が選択される。
良ブロックが１つだけの場合、この不良ブロックをあら
かじめ用意された冗長記憶ブロック２８と置き換えるこ
とにより半導体記憶装置を良品にすることができる。い
ま試験の結果ＢＬＯＣＫ０２２にだけ不良があることが
わかった場合、ＢＬＯＣＫ０２２に対応するヒューズＦ
０を切断する。また冗長デコーダ２７の入力を切替回路
２６を用いてＢＬＯＣＫ０２２のデコーダが接続されて
いたアドレス信号ＮＹ１およびＮＹ０に接続する。これ
によりＢＬＯＣＫ０２２は冗長記憶ブロック２８で代替
され、これ以降デコーダ回路１３および冗長デコーダ回
路２７に（Ｙ０，Ｙ１）＝（Ｌ，Ｌ）の信号が入力され
ると主記憶ブロック（２２〜２５）が全て非選択状態
に、冗長記憶ブロック２８が選択状態になる。一方、
（Ｙ０，Ｙ１）＝（Ｌ，Ｌ）以外の番地が入力された場
合は良品ブロックである主記憶ブロック（２２〜２５）
が選択される。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来の半導体記憶装置では、信号の経路にヒューズが存在
するため、ヒューズに低抵抗の第一ポリシリコン層を用
いる必要があった。第一ポリシリコン層は第２ポリシリ
コン層，第１アルミ配線層および第２アルミ配線層の下
にあるため、ヒューズを切断するレーザーの位置及びエ
ネルギーの制御が困難であった。また第一ポリシリコン
層は第２ポリシリコン層に比べ低抵抗であるが、なお第
１および第２アルミ配線の数百倍の抵抗を持つため信号
遅延により冗長回路を有しない半導体記憶装置に比べ低
速になっていた。
来の半導体記憶装置では、信号の経路にヒューズが存在
するため、ヒューズに低抵抗の第一ポリシリコン層を用
いる必要があった。第一ポリシリコン層は第２ポリシリ
コン層，第１アルミ配線層および第２アルミ配線層の下
にあるため、ヒューズを切断するレーザーの位置及びエ
ネルギーの制御が困難であった。また第一ポリシリコン
層は第２ポリシリコン層に比べ低抵抗であるが、なお第
１および第２アルミ配線の数百倍の抵抗を持つため信号
遅延により冗長回路を有しない半導体記憶装置に比べ低
速になっていた。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
は、行・列両方向にアレイ状に配置された複数のメモリ
セルとこれらメモリセルを列ごとに共通にそれぞれ接続
する複数のビット線および行ごとに共通にそれぞれ接続
するワード線とを含む複数の主記憶ブロックと、アドレ
ス信号の供給を受けるアドレスバッファと、前記アドレ
スバッファの出力をデコードし前記複数の主記憶ブロッ
クを選択するデコーダ回路と、前記デコーダ回路と前記
複数の主記憶ブロック間に接続された複数のヒューズ回
路と、前記主記憶ブロックと同一構成の冗長記憶ブロッ
クと、前記冗長記憶ブロックを選択する冗長デコーダ回
路と、前記複数の主記憶ブロックのうち電気的に動作し
ない前記主記憶ブロックを選択するデコーダ回路に入力
する前記アドレスバッファの出力を前記冗長デコーダ回
路に接続する切替回路とを有する半導体記憶装置におい
て、前記ヒューズ回路がトランスファーゲートを有し前
記デコーダ回路と前記主記憶ブロックとが前記トランス
ファーゲートを介して接続されている。
は、行・列両方向にアレイ状に配置された複数のメモリ
セルとこれらメモリセルを列ごとに共通にそれぞれ接続
する複数のビット線および行ごとに共通にそれぞれ接続
するワード線とを含む複数の主記憶ブロックと、アドレ
ス信号の供給を受けるアドレスバッファと、前記アドレ
スバッファの出力をデコードし前記複数の主記憶ブロッ
クを選択するデコーダ回路と、前記デコーダ回路と前記
複数の主記憶ブロック間に接続された複数のヒューズ回
路と、前記主記憶ブロックと同一構成の冗長記憶ブロッ
クと、前記冗長記憶ブロックを選択する冗長デコーダ回
路と、前記複数の主記憶ブロックのうち電気的に動作し
ない前記主記憶ブロックを選択するデコーダ回路に入力
する前記アドレスバッファの出力を前記冗長デコーダ回
路に接続する切替回路とを有する半導体記憶装置におい
て、前記ヒューズ回路がトランスファーゲートを有し前
記デコーダ回路と前記主記憶ブロックとが前記トランス
ファーゲートを介して接続されている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】本発明の第１の実施例の半導体記憶装置の
構成を示す図１を参照すると、本発明の半導体記憶装置
は、アドレス信号（Ｙ０，Ｙ１）と、それぞれのアドレ
ス信号を入力して反転出力信号（ＮＹ０，ＮＹ１）を出
力するインバータ回路１１および１２と、Ｙ０またはＮ
Ｙ０およびＹ１またはＮＹ１を入力し、選択信号を出力
するデコーダ回路１３と、上記デコーダ回路１３の出力
と主記憶ブロック（２２〜２５）とを接続するヒューズ
回路（１８〜２１）と、プログラムにより最低電位また
はＹ０またはＮＹ０，及び最低電位またはＹ１またはＮ
Ｙ１を出力するる切替回路２６と、この切替回路２６の
出力信号を入力し、選択信号を出力する冗長デコーダ回
路２７と上記出力を入力する冗長記憶ブロック２８を有
している。また上述のヒューズ回路（１８〜２１）はそ
の入力と出力を接続するＮＭＯＳトランジスタ３０とＰ
ＭＯＳトランジスタ２９からなるトランスファゲート
と、トランスファゲートのＰＭＯＳトランジスタ２９の
ゲートにＬＯＷ電位を与えるヒューズＦ０と、ヒューズ
が切断されたときＰＭＯＳトランジスタ２９のゲートに
ＨＩＧＨ電位を与える抵抗Ｒ２０と、ＮＭＯＳトランジ
スタ３０のゲートにＰＭＯＳトランジスタ２９のゲート
と逆論理の電位を与えるインバータ回路３１とからな
る。
構成を示す図１を参照すると、本発明の半導体記憶装置
は、アドレス信号（Ｙ０，Ｙ１）と、それぞれのアドレ
ス信号を入力して反転出力信号（ＮＹ０，ＮＹ１）を出
力するインバータ回路１１および１２と、Ｙ０またはＮ
Ｙ０およびＹ１またはＮＹ１を入力し、選択信号を出力
するデコーダ回路１３と、上記デコーダ回路１３の出力
と主記憶ブロック（２２〜２５）とを接続するヒューズ
回路（１８〜２１）と、プログラムにより最低電位また
はＹ０またはＮＹ０，及び最低電位またはＹ１またはＮ
Ｙ１を出力するる切替回路２６と、この切替回路２６の
出力信号を入力し、選択信号を出力する冗長デコーダ回
路２７と上記出力を入力する冗長記憶ブロック２８を有
している。また上述のヒューズ回路（１８〜２１）はそ
の入力と出力を接続するＮＭＯＳトランジスタ３０とＰ
ＭＯＳトランジスタ２９からなるトランスファゲート
と、トランスファゲートのＰＭＯＳトランジスタ２９の
ゲートにＬＯＷ電位を与えるヒューズＦ０と、ヒューズ
が切断されたときＰＭＯＳトランジスタ２９のゲートに
ＨＩＧＨ電位を与える抵抗Ｒ２０と、ＮＭＯＳトランジ
スタ３０のゲートにＰＭＯＳトランジスタ２９のゲート
と逆論理の電位を与えるインバータ回路３１とからな
る。
【０００９】いま不良ブロックがない状態を考える。Ｂ
ＬＯＣＫ０２２の選択信号に接続されたヒューズ回路Ｆ
Ｃ０の中にあるヒューズＦ０は接続状態である。このた
めトランスファゲートを構成するＰＭＯＳトランジスタ
２９のゲートにはＬＯＷレベルが入力され、ＮＭＯＳト
ランジスタ３０のゲートにはＨＩＧＨレベルが入力され
る。その結果トランスファゲートはＯＮ状態となり、Ｂ
ＬＯＣＫ０２２の選択信号端子にはデコーダ回路１４の
出力が接続される。ＢＬＯＣＫ１，２および３について
も同様にデコーダ回路１５，１６および１７のそれぞれ
の出力が接続され、アドレスに応じて主記憶ブロック２
３，２４および２５がそれぞれ選択される。また冗長デ
コーダ２７の入力には切替回路２６のプログラムにより
ＬＯＷレベルが接続され、冗長記憶ブロック２８にはＨ
ｉｇｈレベルが入力され、非選択状態になる。
ＬＯＣＫ０２２の選択信号に接続されたヒューズ回路Ｆ
Ｃ０の中にあるヒューズＦ０は接続状態である。このた
めトランスファゲートを構成するＰＭＯＳトランジスタ
２９のゲートにはＬＯＷレベルが入力され、ＮＭＯＳト
ランジスタ３０のゲートにはＨＩＧＨレベルが入力され
る。その結果トランスファゲートはＯＮ状態となり、Ｂ
ＬＯＣＫ０２２の選択信号端子にはデコーダ回路１４の
出力が接続される。ＢＬＯＣＫ１，２および３について
も同様にデコーダ回路１５，１６および１７のそれぞれ
の出力が接続され、アドレスに応じて主記憶ブロック２
３，２４および２５がそれぞれ選択される。また冗長デ
コーダ２７の入力には切替回路２６のプログラムにより
ＬＯＷレベルが接続され、冗長記憶ブロック２８にはＨ
ｉｇｈレベルが入力され、非選択状態になる。
【００１０】次に不良ブロックがある状態を考える。不
良ブロックが１つだけの場合、この不良ブロックをあら
かじめ用意された冗長記憶ブロック２８と置き換えるこ
とにより装置を良品にすることができる。いま試験の結
果ＢＬＯＣＫ０２２にだけ不良があることがわかった場
合、ＢＬＯＣＫ０２２に対応するヒューズ回路ＦＣ０内
のヒューズＦ０を切断する。その結果トランスファゲー
トを構成するＰＭＯＳトランジスタ２９のゲートには抵
抗Ｒ２０で作られるＨＩＧＨレベルが入力され、ＮＭＯ
Ｓトランジスタ３０のゲートにはＬＯＷレベルが入力さ
れる。その結果トランスファゲートはＯＦＦ状態とな
り、ＢＬＯＣＫ０２２の選択信号端子には抵抗Ｒ１０で
作られるＨＩＧＨレベルが入力され、その結果ＢＬＯＣ
Ｋ０２２は非選択状態になる。ＢＬＯＣＫ１，２および
３についてはヒューズが接続されているのでアドレスに
応じて選択される。また冗長デコーダ２７の入力を切替
回路２６を用いてＢＬＯＣＫ０２２のデコーダ１４が接
続されていたアドレス信号に接続する。これによりＢＬ
ＯＣＫ０２２は冗長記憶ブロック２８で代替され、これ
以降デコーダに（Ｙ０，Ｙ１）＝（Ｌ，Ｌ）の信号が入
力されるとＢＬＯＣＫ０２２が全て非選択状態，冗長ブ
ロック２８が選択状態になる。（Ｙ０，Ｙ１）＝（Ｌ，
Ｌ）以外の番地が入力された場合は良品ブロックである
主記憶ブロック２３，２４および２５がそれぞれ選択さ
れる。ＢＬＯＣＫ１，２および３に不良があった場合も
同様に冗長記憶ブロック２８で代替することができる。
良ブロックが１つだけの場合、この不良ブロックをあら
かじめ用意された冗長記憶ブロック２８と置き換えるこ
とにより装置を良品にすることができる。いま試験の結
果ＢＬＯＣＫ０２２にだけ不良があることがわかった場
合、ＢＬＯＣＫ０２２に対応するヒューズ回路ＦＣ０内
のヒューズＦ０を切断する。その結果トランスファゲー
トを構成するＰＭＯＳトランジスタ２９のゲートには抵
抗Ｒ２０で作られるＨＩＧＨレベルが入力され、ＮＭＯ
Ｓトランジスタ３０のゲートにはＬＯＷレベルが入力さ
れる。その結果トランスファゲートはＯＦＦ状態とな
り、ＢＬＯＣＫ０２２の選択信号端子には抵抗Ｒ１０で
作られるＨＩＧＨレベルが入力され、その結果ＢＬＯＣ
Ｋ０２２は非選択状態になる。ＢＬＯＣＫ１，２および
３についてはヒューズが接続されているのでアドレスに
応じて選択される。また冗長デコーダ２７の入力を切替
回路２６を用いてＢＬＯＣＫ０２２のデコーダ１４が接
続されていたアドレス信号に接続する。これによりＢＬ
ＯＣＫ０２２は冗長記憶ブロック２８で代替され、これ
以降デコーダに（Ｙ０，Ｙ１）＝（Ｌ，Ｌ）の信号が入
力されるとＢＬＯＣＫ０２２が全て非選択状態，冗長ブ
ロック２８が選択状態になる。（Ｙ０，Ｙ１）＝（Ｌ，
Ｌ）以外の番地が入力された場合は良品ブロックである
主記憶ブロック２３，２４および２５がそれぞれ選択さ
れる。ＢＬＯＣＫ１，２および３に不良があった場合も
同様に冗長記憶ブロック２８で代替することができる。
【００１１】本発明のヒューズ回路１８はブロック選択
信号の入力と出力をトランスファゲートで接続してい
る。ゲートの状態は電源投入時に決まっており、実際の
動作時にはゲート遅延が無い、またトランスファゲート
のインピーダンスはヒューズＦ０に使用しているポリシ
リコンに比べて極めて低くできるため高速に主記憶ブロ
ック選択信号を伝達できる。主記憶ブロック（２２〜２
５）の選択信号入力端子には定常電流が流れないためト
ランスファゲートがＯＦＦ状態のときに主記憶ブロック
（２２〜２５）を非選択状態にする抵抗Ｒ１０は大きく
でき、通常時の信号の伝達を妨げない。またトランスフ
ァゲートの入力およびインバータの入力端子にも定常電
流が流れないためヒューズＦ０がＯＦＦ状態のときにゲ
ートをＯＦＦ状態にする抵抗Ｒ２０は大きくできる。同
様にヒューズＦ０も抵抗の大きなものでよく、レーザー
により溶断の容易な第２ポリシリコン層を用いることが
できる。
信号の入力と出力をトランスファゲートで接続してい
る。ゲートの状態は電源投入時に決まっており、実際の
動作時にはゲート遅延が無い、またトランスファゲート
のインピーダンスはヒューズＦ０に使用しているポリシ
リコンに比べて極めて低くできるため高速に主記憶ブロ
ック選択信号を伝達できる。主記憶ブロック（２２〜２
５）の選択信号入力端子には定常電流が流れないためト
ランスファゲートがＯＦＦ状態のときに主記憶ブロック
（２２〜２５）を非選択状態にする抵抗Ｒ１０は大きく
でき、通常時の信号の伝達を妨げない。またトランスフ
ァゲートの入力およびインバータの入力端子にも定常電
流が流れないためヒューズＦ０がＯＦＦ状態のときにゲ
ートをＯＦＦ状態にする抵抗Ｒ２０は大きくできる。同
様にヒューズＦ０も抵抗の大きなものでよく、レーザー
により溶断の容易な第２ポリシリコン層を用いることが
できる。
【００１２】次に本発明の第２の実施例の半導体記憶装
置について図３を参照して説明する。
置について図３を参照して説明する。
【００１３】この実施例の半導体記憶装置は、第１の実
施例のヒューズ回路１８のトランスファゲートを構成す
るＰＭＯＳトランジスタ２９およびＮＭＯＳトランジス
タ３０ならびにインバータ３１ならびにヒューズＦ０な
らびに抵抗Ｒ１０およびＲ２０を削除し、デコーダ回路
（１４〜１７）の出力と主記憶ブロック（２２〜２５）
の入力に接続するトランスファゲートを構成するＮＭＯ
Ｓトランジスタ３２と、このトランスファゲートのＮＭ
ＯＳトランジスタ３２のゲートにＨＩＧＨ電位を与える
ヒューズＦ３０と、ヒューズＦ３０が切断されたときＮ
ＭＯＳトランジスタ３２のゲートにＬＯＷ電位を与える
抵抗Ｒ４０と、上記トランスファゲートがＯＦＦのとき
にブロック選択信号をＨＩＧＨの非選択状態にする抵抗
Ｒ３０とからなる以外は第１の実施例と同一構成で同一
構成要素には同じ参照符号が付してある。
施例のヒューズ回路１８のトランスファゲートを構成す
るＰＭＯＳトランジスタ２９およびＮＭＯＳトランジス
タ３０ならびにインバータ３１ならびにヒューズＦ０な
らびに抵抗Ｒ１０およびＲ２０を削除し、デコーダ回路
（１４〜１７）の出力と主記憶ブロック（２２〜２５）
の入力に接続するトランスファゲートを構成するＮＭＯ
Ｓトランジスタ３２と、このトランスファゲートのＮＭ
ＯＳトランジスタ３２のゲートにＨＩＧＨ電位を与える
ヒューズＦ３０と、ヒューズＦ３０が切断されたときＮ
ＭＯＳトランジスタ３２のゲートにＬＯＷ電位を与える
抵抗Ｒ４０と、上記トランスファゲートがＯＦＦのとき
にブロック選択信号をＨＩＧＨの非選択状態にする抵抗
Ｒ３０とからなる以外は第１の実施例と同一構成で同一
構成要素には同じ参照符号が付してある。
【００１４】次に、不良ブロックがない状態を考える。
ＢＬＯＣＫ０２２の選択信号に接続されたヒューズ回路
３８の中にあるヒューズＦ３０は接続状態である。この
ためトランスファゲートを構成するＮＭＯＳトランジス
タ３２のゲートにはＨＩＧＨレベルが入力される。その
結果トランスファゲートはＯＮ状態となり、ＢＬＯＣＫ
０２２の選択信号端子にはデコーダ回路１４の出力が接
続される。ＢＬＯＣＫ１，２および３についても同様に
デコーダ回路１５，１６および１７の出力が接続され、
アドレスに応じて主記憶ブロック（２２〜２５）が選択
される。また冗長デコーダ２７の入力には切替回路２６
のプログラムによりＬＯＷレベルが接続され、冗長ブロ
ック２７にはＨｉｇｈレベルが入力され、非選択状態に
なるのは実施例１の場合と同様である。
ＢＬＯＣＫ０２２の選択信号に接続されたヒューズ回路
３８の中にあるヒューズＦ３０は接続状態である。この
ためトランスファゲートを構成するＮＭＯＳトランジス
タ３２のゲートにはＨＩＧＨレベルが入力される。その
結果トランスファゲートはＯＮ状態となり、ＢＬＯＣＫ
０２２の選択信号端子にはデコーダ回路１４の出力が接
続される。ＢＬＯＣＫ１，２および３についても同様に
デコーダ回路１５，１６および１７の出力が接続され、
アドレスに応じて主記憶ブロック（２２〜２５）が選択
される。また冗長デコーダ２７の入力には切替回路２６
のプログラムによりＬＯＷレベルが接続され、冗長ブロ
ック２７にはＨｉｇｈレベルが入力され、非選択状態に
なるのは実施例１の場合と同様である。
【００１５】次に不良ブロックがある状態を考える。不
良ブロックが１つだけの場合、この不良ブロックをあら
かじめ用意された冗長記憶ブロック２８と置き換えるこ
とにより装置を良品にすることができる。いま試験の結
果ＢＬＯＣＫ０２２にだけ不良があることがわかった場
合、ＢＬＯＣＫ０２２に対応するヒューズ回路３８内の
ヒューズＦ３０を切断する。その結果トランスファゲー
トを構成するＮＭＯＳトランジスタ３２のゲートには抵
抗Ｒ４０で作られるＬＯＷレベルが入力される。その結
果トランスファゲートはＯＦＦ状態となり、ＢＬＯＣＫ
０２２の選択信号端子に抵抗Ｒ３０で作られるＨＩＧＨ
レベルが入力され、その結果ＢＬＯＣＫ０２２は非選択
状態になる。ＢＬＯＣＫ１，２および３についてはヒュ
ーズが接続されているのでアドレスに応じて選択され
る。また冗長デコーダ２７の入力を切替回路２６を用い
てＢＬＯＣＫ０２２のデコーダ１４が接続されていたア
ドレス信号に接続する。これによりＢＬＯＣＫ０２２は
冗長ブロック２８で代替され、これ以降デコーダ１３に
（Ｙ０，Ｙ１）＝（Ｌ，Ｌ）の信号が入力されると主記
憶ブロック（２２〜２５）が全て非選択状態，冗長記憶
ブロック２８が選択状態になる。（Ｙ０，Ｙ１）＝
（Ｌ，Ｌ）以外の番地が入力された場合は良品ブロック
である主記憶ブロック（２２〜２５）が選択されるのも
実施例１と同様である。
良ブロックが１つだけの場合、この不良ブロックをあら
かじめ用意された冗長記憶ブロック２８と置き換えるこ
とにより装置を良品にすることができる。いま試験の結
果ＢＬＯＣＫ０２２にだけ不良があることがわかった場
合、ＢＬＯＣＫ０２２に対応するヒューズ回路３８内の
ヒューズＦ３０を切断する。その結果トランスファゲー
トを構成するＮＭＯＳトランジスタ３２のゲートには抵
抗Ｒ４０で作られるＬＯＷレベルが入力される。その結
果トランスファゲートはＯＦＦ状態となり、ＢＬＯＣＫ
０２２の選択信号端子に抵抗Ｒ３０で作られるＨＩＧＨ
レベルが入力され、その結果ＢＬＯＣＫ０２２は非選択
状態になる。ＢＬＯＣＫ１，２および３についてはヒュ
ーズが接続されているのでアドレスに応じて選択され
る。また冗長デコーダ２７の入力を切替回路２６を用い
てＢＬＯＣＫ０２２のデコーダ１４が接続されていたア
ドレス信号に接続する。これによりＢＬＯＣＫ０２２は
冗長ブロック２８で代替され、これ以降デコーダ１３に
（Ｙ０，Ｙ１）＝（Ｌ，Ｌ）の信号が入力されると主記
憶ブロック（２２〜２５）が全て非選択状態，冗長記憶
ブロック２８が選択状態になる。（Ｙ０，Ｙ１）＝
（Ｌ，Ｌ）以外の番地が入力された場合は良品ブロック
である主記憶ブロック（２２〜２５）が選択されるのも
実施例１と同様である。
【００１６】ＢＬＯＣＫ１，２および３に不良があった
場合も同様に冗長記憶ブロック２８で代替することがで
きる。
場合も同様に冗長記憶ブロック２８で代替することがで
きる。
【００１７】この実施例のヒューズ回路３８はブロック
選択信号の入力と出力をトランスファゲートで接続して
いるのでゲート遅延が無い。またトランスファゲートの
インピーダンスはポリシリコンに比べて極めて低くでき
るため高速にブロック選択信号を伝達できる。ブロック
の選択信号入力端子には定常電流が流れないためトラン
スファゲートがＯＦＦ状態のときにブロックを非選択状
態にする抵抗Ｒ３０は大きくでき、通常時の信号の伝達
を妨げない。またトランスファゲートの入力，インバー
タの入力端子にも定常電流が流れないためヒューズがＯ
ＦＦ状態のときにゲートをＯＦＦ状態にする抵抗Ｒ４０
は大きくできる。同様にヒューズＦ３０も抵抗の大きな
ものでよく、レーザーによる溶断の容易な第１ポリシリ
コンを用いることができる。なお図３の回路のトランス
ファゲートはＮＭＯＳで構成されているため、ゲートに
ＨＩＧＨ電位が与えられていてもソース／ドレイン電位
が最高電位近くに上昇し、ゲートとの電位差がスレッシ
ョルド電圧ＶＴ以下になるとＯＦＦする。これを防ぐた
めにデコーダ回路の出力振幅及び通常ブロックの入力レ
ベルを最低電位側に設定する。たとえば電源を５Ｖ，入
力を０／３Ｖにする。これによりゲートがＨＩＧＨレベ
ルの場合にトランスファゲートがＯＦＦにあるのを防ぐ
とともに、振幅が小さくなるため高速化，低消費電力化
がはかれる。
選択信号の入力と出力をトランスファゲートで接続して
いるのでゲート遅延が無い。またトランスファゲートの
インピーダンスはポリシリコンに比べて極めて低くでき
るため高速にブロック選択信号を伝達できる。ブロック
の選択信号入力端子には定常電流が流れないためトラン
スファゲートがＯＦＦ状態のときにブロックを非選択状
態にする抵抗Ｒ３０は大きくでき、通常時の信号の伝達
を妨げない。またトランスファゲートの入力，インバー
タの入力端子にも定常電流が流れないためヒューズがＯ
ＦＦ状態のときにゲートをＯＦＦ状態にする抵抗Ｒ４０
は大きくできる。同様にヒューズＦ３０も抵抗の大きな
ものでよく、レーザーによる溶断の容易な第１ポリシリ
コンを用いることができる。なお図３の回路のトランス
ファゲートはＮＭＯＳで構成されているため、ゲートに
ＨＩＧＨ電位が与えられていてもソース／ドレイン電位
が最高電位近くに上昇し、ゲートとの電位差がスレッシ
ョルド電圧ＶＴ以下になるとＯＦＦする。これを防ぐた
めにデコーダ回路の出力振幅及び通常ブロックの入力レ
ベルを最低電位側に設定する。たとえば電源を５Ｖ，入
力を０／３Ｖにする。これによりゲートがＨＩＧＨレベ
ルの場合にトランスファゲートがＯＦＦにあるのを防ぐ
とともに、振幅が小さくなるため高速化，低消費電力化
がはかれる。
【００１８】
【発明の効果】以上説明したように本発明は、ブロック
選択信号の伝達経路の抵抗を低減したので、高速の半導
体記憶装置を実現できるという効果を有する。
選択信号の伝達経路の抵抗を低減したので、高速の半導
体記憶装置を実現できるという効果を有する。
【図１】本発明の第１の実施例の半導体記憶装置の回路
図である。
図である。
【図２】従来例の半導体記憶装置の回路図である。
【図３】本発明の第２の実施例の半導体記憶装置の回路
図である。
図である。
１１，１２ アドレスバッファ １３，１４，１５，１６，１７ デコーダ回路 １８，１９，２０，２１，３８，３９，４０，４１，Ｆ
Ｃ０，ＦＣ１，ＦＣ２，ＦＣ３，ＦＣ３０，ＦＣ３１，
ＦＣ３２，ＦＣ３３ ヒューズ回路 ２２，２３，２４，２５，ＢＬＯＣＫ０，ＢＬＯＣＫ
１，ＢＬＯＣＫ２，ＢＬＯＣＫ３ 主記憶ブロック ２６ 切替回路 ２７ 冗長デコーダ回路 ２８ 冗長記憶ブロック ２９ ＰＭＯＳトランジスタ ３０，３２ ＮＭＯＳトランジスタ ３１ インバータ回路 Ｆ０，Ｆ１，Ｆ２，Ｆ３，Ｆ３０ ヒューズ Ｒ０，Ｒ１，Ｒ２，Ｒ３，Ｒ１０，Ｒ２０，Ｒ３０，Ｒ
４０ 抵抗 Ｙ０，Ｙ１ アドレス信号 ＮＹ０，ＮＹ１ アドレス反転出力信号
Ｃ０，ＦＣ１，ＦＣ２，ＦＣ３，ＦＣ３０，ＦＣ３１，
ＦＣ３２，ＦＣ３３ ヒューズ回路 ２２，２３，２４，２５，ＢＬＯＣＫ０，ＢＬＯＣＫ
１，ＢＬＯＣＫ２，ＢＬＯＣＫ３ 主記憶ブロック ２６ 切替回路 ２７ 冗長デコーダ回路 ２８ 冗長記憶ブロック ２９ ＰＭＯＳトランジスタ ３０，３２ ＮＭＯＳトランジスタ ３１ インバータ回路 Ｆ０，Ｆ１，Ｆ２，Ｆ３，Ｆ３０ ヒューズ Ｒ０，Ｒ１，Ｒ２，Ｒ３，Ｒ１０，Ｒ２０，Ｒ３０，Ｒ
４０ 抵抗 Ｙ０，Ｙ１ アドレス信号 ＮＹ０，ＮＹ１ アドレス反転出力信号
Claims (1)
- 【請求項１】 行・列両方向にアレイ状に配置された複
数のメモリセルとこれらメモリセルを列ごとに共通にそ
れぞれ接続する複数のビット線および行ごとに共通にそ
れぞれ接続するワード線とを含む複数の主記憶ブロック
と、アドレス信号の供給を受けるアドレスバッファと、
前記アドレスバッファの出力をデコードし前記複数の主
記憶ブロックを選択するデコーダ回路と、前記デコーダ
回路と前記複数の主記憶ブロック間に接続された複数の
ヒューズ回路と、前記主記憶ブロックと同一構成の冗長
記憶ブロックと、前記冗長記憶ブロックを選択する冗長
デコーダ回路と、前記複数の主記憶ブロックのうち電気
的に動作しない前記主記憶ブロックを選択するデコーダ
回路に入力する前記アドレスバッファの出力を前記冗長
デコーダ回路に接続する切替回路とを有する半導体記憶
装置において、前記ヒューズ回路がトランスファーゲー
トを有し前記デコーダ回路と前記主記憶ブロックとが前
記トランスファーゲートを介して接続されていることを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4119453A JP2803459B2 (ja) | 1992-05-13 | 1992-05-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4119453A JP2803459B2 (ja) | 1992-05-13 | 1992-05-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0612891A true JPH0612891A (ja) | 1994-01-21 |
| JP2803459B2 JP2803459B2 (ja) | 1998-09-24 |
Family
ID=14761758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4119453A Expired - Lifetime JP2803459B2 (ja) | 1992-05-13 | 1992-05-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803459B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6104645A (en) * | 1994-09-29 | 2000-08-15 | Micron Technology, Inc. | High speed global row redundancy system |
| KR100300041B1 (ko) * | 1998-04-23 | 2001-09-06 | 김영환 | 반도체메모리의리던던시퓨즈롬읽기회로 |
| KR100328839B1 (ko) * | 1999-12-27 | 2002-03-20 | 박종섭 | 페일 뱅크를 가진 디램의 구제회로 |
| KR100345369B1 (ko) * | 1999-06-30 | 2002-07-26 | 주식회사 하이닉스반도체 | 퓨즈 회로 |
| US6771555B2 (en) * | 2001-12-08 | 2004-08-03 | Hynix Semiconductor, Inc. | Row access information transfer device using internal wiring of a memory cell array |
| US7467814B2 (en) | 2005-01-04 | 2008-12-23 | Jeong Ja Kim | Flange |
| JP2009170903A (ja) * | 2008-01-16 | 2009-07-30 | Hynix Semiconductor Inc | 複数のカッティング部を有するヒューズ及びこれを含むヒューズセット構造 |
| US8599630B2 (en) | 2008-01-16 | 2013-12-03 | SK Hynix Inc. | Semiconductor integrated circuit including column redundancy fuse block |
-
1992
- 1992-05-13 JP JP4119453A patent/JP2803459B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6104645A (en) * | 1994-09-29 | 2000-08-15 | Micron Technology, Inc. | High speed global row redundancy system |
| KR100300041B1 (ko) * | 1998-04-23 | 2001-09-06 | 김영환 | 반도체메모리의리던던시퓨즈롬읽기회로 |
| KR100345369B1 (ko) * | 1999-06-30 | 2002-07-26 | 주식회사 하이닉스반도체 | 퓨즈 회로 |
| KR100328839B1 (ko) * | 1999-12-27 | 2002-03-20 | 박종섭 | 페일 뱅크를 가진 디램의 구제회로 |
| US6771555B2 (en) * | 2001-12-08 | 2004-08-03 | Hynix Semiconductor, Inc. | Row access information transfer device using internal wiring of a memory cell array |
| US7467814B2 (en) | 2005-01-04 | 2008-12-23 | Jeong Ja Kim | Flange |
| JP2009170903A (ja) * | 2008-01-16 | 2009-07-30 | Hynix Semiconductor Inc | 複数のカッティング部を有するヒューズ及びこれを含むヒューズセット構造 |
| US8599630B2 (en) | 2008-01-16 | 2013-12-03 | SK Hynix Inc. | Semiconductor integrated circuit including column redundancy fuse block |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2803459B2 (ja) | 1998-09-24 |
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