KR100300041B1 - 반도체메모리의리던던시퓨즈롬읽기회로 - Google Patents

Abstract

본 발명은 반도체 메모리의 리던던시 퓨즈롬 읽기회로에 관한 것으로, 종래 반도체 메모리의 리던던시 퓨즈롬 읽기회로는 초기화 상태가 모스 트랜지스터의 채널 폭 대 채널 길이의 비에 따라 출력이 결정되는 인버터에 의존함으로써, 모스 트랜지스터의 채널 폭 대 채널 길이의 변화가 변화하는 경우 초기상태가 불안정하며, 이에 따라 퓨즈롬을 읽을 때 오류가 발생하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 제어신호에 따라 전원전압에 의한 전류를 도통제어하는 피모스 트랜지스터와; 상기 피모스 트랜지스터의 드레인에 그 드레인이 접속되며, 상기 제어신호를 소정시간 지연한 제어신호에 따라 도통제어되는 엔모스 트랜지스터와; 드레인이 상기 엔모스 트랜지스터의 소스에 접속되고, 오류 있는 메모리셀의 어드레스를 저장하며, 읽기전압에 따라 상기 저장된 메모리셀의 어드레스를 출력하는 퓨즈롬과; 상기 피모스 트랜지스터와 엔모스 트랜지스터의 접점측 신호를 반전저장 및 출력하는 래치부와; 상기 래치부의 출력을 반전하는 인버터와; 상기 인버터의 출력과 외부의 입력 어드레스신호를 비교하여 셀선택신호를 출력하는 비교부로 구성하여 모스 트랜지스터의 채널 폭 대 채널 길이의 비에 관계없이 제어신호에 따라 초기화됨으로써, 안정된 초기화가 가능하고 이에 따라 읽기동작에 오류가 발생함을 방지하는 효과가 있다.

Description

반도체 메모리의 리던던시 퓨즈롬 읽기회로{READING CIRCUIT FOR REDUNDANCY FUSE-ROM OF SEMICONDUCTOR MEMORY}

본 발명은 반도체 메모리의 리던던시 퓨즈롬 읽기회로에 관한 것으로, 특히 초기기동시 강제적으로 전류를 유입시켜 회로의 동작을 안정화시키며 모스트랜지스터 등의 반도체 소자 크기가 변함에 민감하지 않은 반도체 메모리의 리던던시 퓨즈롬 읽기회로에 관한 것이다.

일반적으로, 반도체 메모리는 메모리셀과 그 메모리셀에 이상이 발생한 경우 이를 대체할 수 있는 리던던시셀(redundancy cell)을 구비하며, 상기 특정 어드레스의 메모리셀에 이상이 있다는 정보는 퓨즈롬의 퓨즈를 선택적으로 커팅하여 상기 특정 어드레스를 저장한다. 즉, 퓨즈롬에 저장된 어드레스와 입력되는 어드레스를 비교하여 동일한 것이면, 그 주소에 해당하는 리던던시셀을 선택하게 되어, 메모리셀의 일부에 이상이 발생하여도 정상적인 동작을 수행할 수 있게 된다. 상기 퓨즈롬은 실제 퓨즈를 사용할 수 있으며, 이이피롬(EEPROM) 셀인 플로팅 게이트 트랜지스터를 사용하여 상기 이상이 있는 메모리셀의 주소를 저장하여 사용할 수도 있으며, 이와 같이 입력되는 어드레스와 퓨즈롬에 저장된 어드레스를 비교하는 회로를 반도체 메모리의 리던던시 퓨즈롬 읽기회로라고 하며, 이와 같은 종래 반도체 메모리의 리던던시 퓨즈롬 읽기회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 반도체 메모리의 리던던시 퓨즈롬 읽기회로도로서, 이에 도시한 바와같이 게이트에 인가되는 신호에 따라 도통제어되어 전원전압(VDD)에 의한 전류를 드레인으로 인가제어하는 피모스 트랜지스터(PM1)와; 상기 피모스 트랜지스터(PM1)의 드레인에 그 드레인이 접속되며, 그 플로팅게이트에 이상이 발생한 메모리셀의 주소를 저장하고, 콘트롤 게이트에 읽기전압(VR)을 인가 받아 도통제어되어, 그 저장된 메모리셀의 주소를 출력하는 플로팅 게이트 트랜지스터(FNM1)와; 상기 피모스 트랜지스터(PM1)와 플로팅 게이트 트랜지스터(FNM1)의 접점측신호를 지연증폭하여 출력하는 직렬접속된 인버터(INV1),(INV2)와; 상기 인버터(INV1)의 출력신호를 지연증폭하여 상기 피모스 트랜지스터(PM1)의 게이트에 인가하는 직렬접속된 인버터(INV3),(INV4)와; 상기 인버터(INV2)의 출력과 어드레스신호(ADD)를 비교하여 출력하는 비교부(COMP)로 구성된다.

도2는 상기 직렬접속된 인버터(INV3),(INV4)의 상세회로도로서, 이에 도시한 바와 같이 인버터(INV3)는 전원전압(VDD)과 접지사이에 직렬접속되며, 각각의 게이트에 인가되는 상기 인버터(INV1)의 출력신호에 따라 도통제어되며, 각 채널의 폭 대 길이의 비가 20:0.9와 2:20인 피모스 트랜지스터(PM2),(NM1)로 구성되며, 인버터(INV4)는 전원전압(VDD)과 접지사이에 직렬접속되며 상기 인버터(INV3)의 출력에 따라 도통제어되며, 각 채널의 폭 대 길이의 비가 2:20과 20:0.8인 피모스 트랜지스터(PM3) 및 엔모스 트랜지스터(NM2)로 구성된다.

이하, 상기와 같이 구성된 종래 반도체 메모리의 리던던시 퓨즈롬 읽기회로의 동작을 설명한다.

먼저, 초기상태에서 전원전압(VDD)이 0V에서부터 소정 값의 전압으로 서서히 증가한다. 이때, 상기 플로팅 게이트 트랜지스터(FNM1)의 콘트롤 게이트에 읽기전압(VR)이 인가되지 않은 시점에서 상기 플로팅 게이트 트랜지스터(FNM1)와 피모스 트랜지스터(PM1)의 접점의 전위는 고전위가 되어야 한다.

즉, 전원전압(VDD)이 일정한 전압 이상이 되면 상기 피모스 트랜지스터(PM1)를 통해 전류가 흐르게 되며, 이에 따라 인버터(INV1),(INV3),(INV4)를 통해 상기 피모스 트랜지스터(PM1)의 게이트에 인가되는 신호는 접지전위로 피모스 트랜지스터(PM1)의 도통상태를 유지하게 한다. 이와 같이 저전위 신호에 대해 쉽게 동작하도록 하기 위해 인버터(INV3),(INV4)에 구비된 피모스 트랜지스터(PM2),(PM3)와 엔모스 트랜지스터(NM1),(NM2)는 상기 도2에 도시한 바와 같이 일정한 채널 폭 대 채널 길이의 비를 갖도록 제조된다.

그 다음, 상기 피모스 트랜지스터(PM1)와 플로팅 게이트 트랜지스터(FNM1)의 접점측신호가 고전위일 때, 상기 플로팅 게이트 트랜지스터(FNM1)의 콘트롤 게이트에 고전위의 읽기전압(VR)을 인가한다.

이때, 상기 플로팅 게이트 트랜지스터(FNM1)의 플로팅 게이트에 전하가 없는 상태 즉, 소거된 상태이면 상기 플로팅 게이트 트랜지스터(FNM1)와 피모스 트랜지스터(PM1)의 접점측신호는 접지로 흐르게 되며, 상기 플로팅 게이트 트랜지스터(FNM1)가 프로그램된 상태이면 고전위를 유지한다.

이와 같이 상기 플로팅 게이트 트랜지스터(FNM1)의 프로그램상태를 지연증폭한 인버터(INV1),(INV2)의 출력신호는 비교부(COMP)에서 입력되는 어드레스(ADD)와 비교되어 출력되며, 이는 메모리셀을 선택할 것인지, 리던던시셀을 선택할 것인지에 정보로 사용된다.

상기한 바와 같이 종래 반도체 메모리의 리던던시 퓨즈롬 읽기회로는 초기상태의 설정을 모스 트랜지스터 채널의 폭 대 길이의 비로 결정되는 인버터의 출력에 의존함으로써, 그 모스 트랜지스터의 제조공정시 채널 폭 대 채널 길이에 이상이 발생하는 경우에는 초기 상태가 불안정하며 이에 따라 오동작하는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 모스 트랜지스터의 채널 폭 대 채널 길이의 비에 무관한 반도체 메모리의 리던던시 퓨즈롬 읽기회로를 제공함에 그 목적이 있다.

도1은 종래 반도체 메모리의 리던던시 퓨즈롬 읽기회로도.

도2는 도1에 있어서, 인버터의 상세 구성도.

도3은 본 발명 반도체 메모리의 리던던시 퓨즈롬 읽기회로도.

***도면의 주요 부분에 대한 부호의 설명***

1:전압발생부 LATCH1:래치

COMP:비교부 DLL:지연고정루프

상기와 같은 목적은 제어신호에 따라 전원전압에 의한 전류를 도통제어하는 피모스 트랜지스터와; 상기 피모스 트랜지스터의 드레인에 그 드레인이 접속되며, 상기 제어신호를 소정시간 지연한 제어신호에 따라 도통제어되는 엔모스 트랜지스터와; 드레인이 상기 엔모스 트랜지스터의 소스에 접속되고, 오류 있는 메모리셀의 어드레스를 저장하며, 읽기전압에 따라 상기 저장된 메모리셀의 어드레스를 출력하는 퓨즈롬과; 상기 피모스 트랜지스터와 엔모스 트랜지스터의 접점측 신호를 반전저장 및 출력하는 래치부와; 상기 래치부의 출력을 반전하는 인버터와; 상기 인버터의 출력과 외부의 입력 어드레스신호를 비교하여 셀선택신호를 출력하는 비교부로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도3은 본 발명 반도체 메모리의 리던던시 퓨즈롬 읽기회로도로서, 이에 도시한 바와 같이 전원전압(VDD)을 그 소스에 인가받으며, 제어신호(P/W)에 따라 도통제어되는 피모스 트랜지스터(PM1)와; 상기 피모스 트랜지스터(PM1)의 드레인에 그 드레인이 접속되며 제어신호(P/W)를 지연시켜 출력하는 지연고정루프(DLL)의 출력신호(RSC)에 따라 도통제어되는 엔모스 트랜지스터(NM1)와; 상기 지연고정루프(DLL)의 출력신호(RSC)를 입력받아 읽기전압(VR)을 발생시키는 전압발생부(1)와; 상기 엔모스 트랜지스터(NM1)의 소스에 그 드레인이 접속되며, 오류가 있는 메모리셀의 어드레스를 저장하여 상기 읽기전압(VR)이 인가되면, 그 저장된 메모리셀의 어드레스를 출력하는 플로팅 게이트 트랜지스터(FNM1)와; 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 접점측신호를 래치하는 래치(LATCH1)와; 상기 래치(LATCH1)의 출력신호를 반전하여 출력하는 인버터(INV1)와; 상기 인버터(INV1)의 출력신호와 입력 어드레스(ADD)를 비교 출력하는 비교부(COMP)로 구성된다.

이하, 상기와 같이 구성된 본 발명 반도체 메모리의 리던던시 퓨즈롬 읽기회로의 동작을 설명한다.

먼저, 제어신호(P/W)를 최초 저전위로 소정시간 인가하여 피모스 트랜지스터(PM1)를 도통시킨다. 이때, 전원전압(VDD)은 소정전압 값으로 서서히 증가하는 상태이며, 상기 엔모스 트랜지스터(NM1)는 상기 저전위의 제어신호(P/W)를 소정시간 지연하여 출력하는 지연고정루프(DLL)의 출력신호(RSC)에 따라 턴오프 된다.

이에 따라 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 접점측 신호는 고전위로 증가하게 된다.

그 다음, 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 접점측이 고전위상태를 나타낼 때 상기 제어신호(P/W)를 고전위로 인가한다. 이에 따라 상기 피모스 트랜지스터(PM1)는 턴오프되며, 이를 소정시간 지연한 지연고정루프(DLL)의 출력신호(RSC)에 의해 엔모스 트랜지스터(NM1)가 도통되며, 상기 출력신호(RSC)의 인가에 따라 읽기전압(VR)을 생성하는 전압발생부(1)에 의해 플로팅 게이트 트랜지스터(FNM1)또한 턴온된다.

이때, 상기 플로팅 게이트 트랜지스터(FNM1)가 소거된 상태이면, 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 접점측 신호는 상기 플로팅 게이트 트랜지스터(FNM1)를 통해 접지로 흐르게 되며, 상기 플로팅 게이트 트랜지스터(FNM1)가 프로그램된 상태일 때는 그 전위가 유지된다.

그 다음, 상기 플로팅 게이트 트랜지스터(FNM1)의 상태에 따라 결정되는 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 접점측 신호는 래치(LATCH1)에 저장되며, 이는 인버터(INV1)를 통해 반전되어 출력된다.

그 다음, 상기 인버터(INV1)의 출력신호와 외부에서 입력되는 어드레스신호(ADD)를 인가 받은 비교부(COMP)는 상기 인버터(INV1)의 출력신호와 어드레스신호(ADD)가 동일한 경우 리던던시셀을 선택하는 신호를 출력하며, 상기 인버터(INV1)의 출력신호와 어드레스신호(ADD)가 다른 경우 메모리셀을 선택하는 신호를 출력하게 된다.

이와 같이 본 발명은 제어신호(P/W)에 따라 초기상태를 결정함으로써, 다른 변수에 의한 초기상태의 변화를 방지할 수 있다.

상기한 바와 같이 본 발명 반도체 메모리의 리던던시 퓨즈롬 읽기회로는 그 초기화 동작을 제어신호에만 의존함으로써, 모스 트랜지스터의 채널 폭 대 채널 길이의 변화에 무관하게 되고, 이에 따라 그 초기화 동작이 안정적 이여서 퓨즈롬에 저장된 오류 있는 메모리셀의 주소를 정확히 읽어 셀 선택의 오류를 방지하는 효과가 있다.

Claims (3)

1. 초기 기동시 전원전압이 고전위 값을 가질 때까지 저전위로 인가되며, 전원전압이 고전위 값을 가질 때 고전위로 인가되는 제어신호에 따라 전원전압에 의한 전류를 도통제어하는 피모스 트랜지스터와; 상기 피모스 트랜지스터의 드레인에 그 드레인이 접속되며, 지연수단을 통해 상기 제어신호를 소정시간 지연한 제어신호에 따라 도통제어되는 엔모스 트랜지스터와; 드레인이 상기 엔모스 트랜지스터의 소스에 접속되고, 오류 있는 메모리셀의 어드레스를 저장하며, 읽기전압에 따라 상기 저장된 메모리셀의 어드레스를 출력하는 퓨즈롬과; 상기 피모스 트랜지스터와 엔모스 트랜지스터의 접점측 신호를 반전저장 및 출력하는 래치부와; 상기 래치부의 출력을 반전하는 인버터와; 상기 인버터의 출력과 외부의 입력 어드레스신호를 비교하여 셀선택신호를 출력하는 비교부로 구성하여 된 것을 특징으로 하는 반도체 메모리의 리던던시 퓨즈롬 읽기회로.
2. 제 1항에 있어서, 상기 엔모스 트랜지스터의 게이트에 인가되는 제어신호는 상기 피모스 트랜지스터의 게이트에 인가되는 제어신호를 지연고정루프를 통해 지연한 신호인 것을 특징으로 하는 반도체 메모리의 리던던시 퓨즈롬 읽기회로.
3. 제 1항에 있어서, 상기 퓨즈롬을 인에이블시키는 읽기전압은 상기 엔모스 트랜지스터의 게이트에 인가되는 제어신호에 따라 전압발생부에서 발생시키는 것을 특징으로 하는 반도체 메모리의 리던던시 퓨즈롬 읽기회로.