JP4459967B2 - モードレジスタ - Google Patents
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Description
前記ノードと前記第2トランジスタの第2電流電極の間に接続された第2プログラム可能な素子とを具備し、前記第1及び第2プログラム可能な素子の各々はマスクROM装置のメモリセルと同一の空乏型トランジスタで構成され、空乏型トランジスタはマスクROM装置のメモリセルに対するイオン注入工程で導通状態の第1プログラム状態又は非導通状態の第2プログラム状態にプログラムされることを特徴とする。
実施の形態において、不揮発性半導体メモリ装置はクロック信号に同期して動作する。詳しくは、メモリ装置は同期型マスクROM装置である。同期型マスクROM装置のモードレジスタは多様な動作モードを制御するためのデータを貯える。例えば、RAS待ち時間、CAS待ち時間、バースト長さ、そしてバーストタイプがプログラムされる。ユーザがそのような値を変えたいときは、パワーダウンモードから抜け出て定常的な動作モードへ進入する前にモードレジスタを設定する。同期型マスクROM装置は”KM23V32205T”という題目で三星電子の仕様書に掲載されている。
110 第1プログラム可能な素子
120 第2プログラム可能な素子
130 ラッチ
MP100 PMOSトランジスタ
MN100 NMOSトランジスタ
D100,D101 空乏型トランジスタ
Claims (2)
- データを貯えるメモリセルアレイを有する半導体メモリ装置に使用され、前記メモリ装置の多様な動作モードを制御するためのデータを貯えるモードレジスタにおいて、
電源電圧に接続された第1電流電極及び第1制御信号を受け入れるゲート電極を有する第1トランジスタと、
この第1トランジスタの第2電流電極とノードとの間に接続された第1プログラム可能な素子と、
接地された第1電流電極及び前記第1制御信号に相補的な第2制御信号を受け入れるゲート電極を有する第2トランジスタと、
前記ノードと前記第2トランジスタの第2電流電極の間に接続された第2プログラム可能な素子と、
前記ノードに接続されたラッチとを具備し、
前記第1及び第2プログラム可能な素子の各々はマスクROM装置のメモリセルと同一の空乏型トランジスタで構成され、空乏型トランジスタのゲート電極は接地され、かつ空乏型トランジスタはマスクROM装置のメモリセルに対するイオン注入工程で導通状態の第1プログラム状態又は非導通状態の第2プログラム状態にプログラムされ、
前記第1制御信号は前記電源電圧が所定のレベルより低い時ロジックローレベルを有し、前記電源電圧が前記所定のレベルより高い時ロジックハイレベルを有し、この第1制御信号がロジックローレベルで前記第1および第2トランジスタがオン状態のとき、前記第1及び第2プログラム可能な素子のプログラム状態に応じて前記ノードのレベルが設定され、前記ラッチの出力にデフォルト値が出力され、前記第1制御信号がロジックハイレベルで前記第1および第2トランジスタがオフ状態のとき、前記ノードは外部から印加されるモードレジスタアドレス信号に応答してロジックローレベル及びロジックハイレベルのうちいずれか一つに設定され、対応する値がラッチ出力に出力されることを特徴とするモードレジスタ。 - 前記半導体メモリ装置はクロック信号に同期して動作するマスクROM装置を含むことを特徴とする請求項1に記載のモードレジスタ。
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