KR100197562B1 - 셀프 리프레쉬 주기를 조정할 수 있는 반도체 메모리장치 - Google Patents

셀프 리프레쉬 주기를 조정할 수 있는 반도체 메모리장치 Download PDF

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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 리프레쉬를 수행하는 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 소망하는 주기로 주기를 늘이거나 줄일수 있어 셀프 리프레쉬를 보장하면서 저전력 사용을 극대화 할 수 있는 셀프 리프레쉬 주기를 조정할 수 있는 반도체 메모리 장치를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 독출된 데이타를 재기입하기 위한 셀프 리프레쉬를 수행하는 반도체 메모리 장치에 있어서, 전기적 퓨우즈와, 상기 전기적 퓨우즈를 컷팅하기 위한 제어논리로 구성된 다수개의 전기적 퓨우즈 박스와, 일정주기를 갖고 발진하는 발진제어신호를 입력으로 하여 상기 발진제어신호의 주기의 2배가 되는 신호를 출력으로 하는 카운터와, 상기 카운터를 직렬로 다수개의 연결하여 상기 다수개의 전기적 퓨우즈 박스의 출력과 다수개의 상기 카운터의 출력을 조합하여 셀프 리프레쉬 주기를 선택할 수 있는 주기선택회로를 포함한다.
4. 발명의 중요한 용도
본 발명은 반도체 메모리 장치에 적합하게 사용된다.

Description

셀프 리프레쉬 주기를 조정할 수 있는 반도체 메모리 장치
제1도는 종래기술에 따른 리프레쉬 수행에 대한 구성블럭도.
제2도는 종래 기술에 따른 셀프 리프레쉬 수행의 동작 타이밍도.
제3도는 종래 기술에 따른 셀프 리프레쉬에서의 지연회로 200의 상세회로도.
제4도는 종래 기술에 따른 퓨우즈 컷팅에 의한 주기선택회로 100의 상세 회로도.
제5도는 제1도에 도시한 셀프 리프레쉬 인에이블신호 발생회로 150의 상세 회로도.
제6도는 본 발명에 따른 셀프 리프레쉬 수행에 대한 구성블럭도.
제7도는 본 발명에 따른 셀프 리프레쉬 수행의 동작 타이밍도.
제8도는 본 발명에 따른 타이머 120의 상세회로도.
제9도는 본 발명에 따른 카운터의 상세회로도.
제10도는 제9도에 도시한 카운터들의 직렬연결을 보여주는 블럭도.
제11도는 본 발명에 따른 주기선택회로 140의 일부로써, 후술하는 제15도에서 출력되는 주기선택신호 SRFHP의 로우 에지 클럭으로 일정 펄스를 발생하는 펄스발생회로도.
제12도는 본 발명에 따른 전기적 퓨우즈 제어클럭 발생회로 170의 상세회로도.
제13도는 본 발명에 따른 전기적 퓨우즈 박스 210의 상세회로도.
제14도는 본 발명에 따른 전기적 퓨우즈 마스터클럭 발생회로 180의 상세회로도.
제15도는 본 발명에 따른 셀프 리프레쉬 주기선택회로 140의 입력단에 위치하는 회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 주기 조정이 가능한 셀프 리프레쉬를 수행하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 시스템(System)의 소형화, 휴대화가 진행될수록 저소비 전력형의 메모리 장치를 요구하는 시스템이 증가하고, 특히 전지를 사용하는 시스템에 있어서 다이나믹 램 쎌(Dynamic Random Access Memory Cell: DRAM Cell)을 사용하는 메모리 장치의 셀프 리프레쉬 전류(Self Refresh current)는 전지의 수명을 결정하는 중요한 요인이 되므로 최소화하는 것이 필요하다. 메모리 장치가 동작하는 동안 소모되는 소모전력 P는 전압 V와 전류 I의 곱이 되므로, 저전압의 메모리 장치를 구현하는 추세로 가고 있고 아울러 전류의 감소 또한 소모전력을 감소시키는 중요한 요소가 된다. 셀프 리프레쉬에 있어서 전류를 감소시키기 위해서는 다이나믹 램 쎌에서 누설(Leakage)성으로 소모되는 전하(charge)가 데이타의 오류를 발생시키지 않는 범위내에서 최대 주기를 갖고 리프레쉬를 수행하면 소모전류를 감소시킬 수 있다. 그래서 셀프 리프레쉬 주기를 다양한 옵션(Option)으로 가져가고 있다.
제1도는 종래기술에 따른 리프레쉬 수행에 대한 구성블럭도이다. 셀프 리프레쉬에 대한 종래기술은 이미 공지의 사실이므로 여기서는 개략적으로 설명하겠다. 제1도를 참조하면, 구성은 카스 비포어 라스 모드(CAS Before RAS Mode)입력 3과, 상기 카스 비포어 라스 모드(CAS Before RAS Mode)입력 3에 연결되어 시간 주기를 조정하기 위한 타이머(timer) 5와, 상기 타이머 5와 상기 카스 비포어 라스 모드(CAS Before RAS Mode)입력 3 각각에 연결되어 출력신호를 카운팅하기 위한 카운터(counter) 7과, 상기 카운터 7에 연결되어 카운터 출력에 응답하여 주기의 조절 및 선택을 하기 위한 주기조절용 퓨우즈(fuse) 9 및 주기선택신호 발생회로 11로 구성된 주기 조절회로 100과, 상기 주기 조절회로 100에 연결되어 시간의 지연을 위한 제2지연회로 250과, 상기 카스 비포어 라스 모드(CAS Before RAS Mode)입력 3에 연결되어 셀프 리프레쉬 인에이블신호를 발생시키기 위한 셀프 리프레쉬 인에이블신호 발생회로 150과, 상기 셀프 리프레쉬 인에이블신호 발생회로 150에 연결되어 발생된 셀프 리프레쉬 인에이블신호를 소정시간 지연하기 위한 제1지연회로 200과, 상기 제1지연회로 200 및 제2지연회로 250에 연결되며 그 출력에 응답하여 신호 PRD를 발생하기 위한 신호 PRD 발생회로 300과, 상기 제1지 연회로 200 및 신호 PRD 발생 회로 300에 연결되어 그 출력들에 응답하여 리프레쉬 카운터 인에이블신호를 발생시키는 리프레쉬 카운터 인에이블신호 발생회로 400과, 상기 리프레쉬 카운터 인에이블신호 발생회로 400에 연결되어 그 출력에 응답하여 리프레쉬를 제어하여 카운팅하기 위한 리프레쉬 카운터 500과, 상기 리프레쉬 카운터 500의 출력신호 및 로우어드레스(Row Address) RAi에 응답하여 상기 로우어드레스를 버퍼링(Buffering)하기 위한 로우어드레스버퍼회로 600으로 구성된다.
동작을 간략히 살피면, 카스 비포어 라스 모드(CAS Before RAS Mode: 이하 CBR 모드라 함)입력 3으로 들어가면 타이머(timer) 5를 동작시키는 마스터 클럭(Master Clock) 신호 PRFHB가 인에이블(enable)된다. 상기 마스터 클럭이 일정한 주기를 갖는 발진제어신호 POSC를 인에이블시켜 발진동작을 하도록 한다. 상기 발진제어신호 POSC[여기서 주기는 8마이크로 초(㎲)로 한다]는 카운터(counter) 7에 입력되어 카운터 출력 Qø,Q1,Q2,‥‥Q5을 발생시킨다. 상기 출력 Qø,Q1,Q2,‥‥Q5는 각각 16㎲, 32㎲, 64㎲‥‥512㎲의 발진 주기를 갖고 토글링(toggling)한다(후술될 제2도에 보여진다). 16메가(Mega)의 용량을 가진 다이나믹 램의 경우 2킬로 싸이클/64밀리 초(2 Kilo cyles/64ms)의 리프레쉬를 수행하면 발진 주기가 32㎛인 카운터 출력을 필요로 한다. 셀프 리프레쉬 주기를 64ms에서 128ms로 대치 하면 셀프 리프레쉬 전류가 거의 반으로 감소하게 된다. 이것은 전지를 사용하는 시스템에서 상기 전지를 충전하여 짧은 시간 밖에 사용할 수 없으므로 전류소모를 최소화하는 것은 중요하다.
제2도는 종래 기술에 따른 셀프 리프레쉬 수행의 동작 타이밍도이다.
카운터 출력 Q1(주기가 32㎲)인 경우에 대한 동작 타이밍도로 상기 제1도의 메인 신호(main signal)에 대한 동작 타이밍을 도시하였다. 따라서, 셀프 리프레쉬 주기를 결정짓는 카운터 출력 Q1이 선택되는 것은 상기 제1도를 참조하면 통상의 지식을 가진 자에게 명백하므로 설명을 생략한다.
제3도는 종래 기술에 따른 셀프 리프레쉬에서의 지연회로 200의 상세회로도이다. 제3도를 참조하면, 소정의 내부전원전압 VCCH 및 셀프 리프 레쉬 인에이블신호 PSELF를 인버터 체인 21를 통하여 소정시간 지연한 출력신호를 두입력으로 하여 반전논리곱하는 낸드게이트(NAND Gate) 23과, 상기 낸드게이트 23의 출력신호에 응답하여 반전하기 위한 인버터 25와, 상기 인버터 25의 출력단에 하나의 입력단이 접속되며 상기 인버터 25의 출력신호 및 셀프 리프레쉬 인에이블신호 PSELF를 두개의 입력으로 하여 반전논리합하는 노아게이트(NOR Gate) 27과, 상기 노아게이트 27의 출력단에 입력단이 접속되어 PSRAS신호를 출력하는 인버터 29로 구성되어 있다. 저전력 제품에 대응하고자 종래의 기술에서는 레이저(lazer) 퓨우즈를 이용하여 리프레쉬 주기 조정이 가능하도록 하였다. 종래기술의 블럭도(block diagram)인 상기 제1도에서의 도면부호 100 해당하는 회로의 상세한 도면이 제4도이다.
제4도는 종래 기술에 따른 퓨우즈 컷팅(fuse cutting)에 의한 주기선택회로 100의 상세회로도이다. 제4도를 참조하여 설명하면, 퓨우즈 301만 컷팅되면, 카운터 출력 Qi가 입력되는 낸드게이트 중 카운터 출력 Q4를 입력받는 낸드게이트 69를 제외하고 모두 낸드게이트의 게이트(gate) 입력에 논리로우(Low)가 인가되어 주기선택신호 SRFHPB는 카운터 출력 Q4의 주기에 지배를 받아 제어되고, 퓨우즈 302만 컷팅되면 상기 주기선택 신호 SRFHPB는 카운터 출력 Q3의 주기에 지배를 받아 제어되며, 퓨우즈 303만 컷팅되면 카운터 출력 Q1의 주기에 지배를 받아 제어된다. 또한 퓨우즈 301,302만 컷팅되면 카운터 출력 Q2의 주기를 따르고, 어떤 퓨우즈도 컷팅되지 않으면 카운터 출력 Q0의 주기를 따르도록 구성되어 있다.
여기서 카운터 출력 Q0은 16㎲, Q1는 32㎲, Q2는 64㎲, Q3는 128㎲, Q4는 256㎲의 주기를 갖는다. 카운터 출력 Q5는, 초기 256㎲까지는 논리로우로 세팅(setting)이 되고 셀프 리프레쉬 인에이블신호 PSELF가 인에이블(enable)되는 시점(후술될 제5도에서 신호 PSELF는 신호 SRFHPB(Self ReFresh Period Bar)가 논리하이(high)로 인에이블되어야 인에이블되고, 상기 제4도에서 신호 SRFHPB는 카운터 출력 Q5가 논리하이로 인에이블되어야 카운터 출력 Q0의 주기를 따르게 되어있다. 상기 신호 SRFHPB가 카운터 출력 Q0의 주기를 따르므로 상기 CBR 모드로 들어가도 일정시간(256㎲)의 지연후에 셀프 리프레쉬 모드로 들어가도록하는 역할을 한다. 제5도는 제2도의 셀프 리프레쉬 인에이블신호 발생회로의 상세회로도이다. 제5도를 참조하면, 상기 주기선택신호 SRFHPB를 입력으로 하여 반전시킨 신호를 출력하는 인버터 6과, 상기 인버터 6의 출력단에 입력단이 접속되어 소정의 전송을 스위칭하는 전송게이트 16과, 상기 전송게이트 16의 엔모오스(NMOS) 단자에 접속된 인버터 26과, 상기 인버터 26을 통하여 반전된 신호를 게이트 입력으로 하며 상기 전송게이트 16의 출력신호를 드레인(Drain) 입력으로 하는 엔모오스 트랜지스터(NMOS Transistor) 17과, 상기 전송게이트 16의 출력단에 입력단이 접속되어 반전된 신호를 출력하는 인버터 36과, 신호 PTMON을 게이트 입력으로 하며 외부전원전압 Vcc 단자에 소오스(Source)가 접속된 피모오스 트랜지스터 46과, 상기 피모오스 트랜지스터 46의 드레인 단자에 드레인이 접속되고 게이트 입력으로 상기 신호 PTMON을 입력받는 엔모오스 트랜지스터 56과, 상기 인버터 36의 출력단에 게이트가 접속되고 상기 엔모오스 트랜지스터 56의 소오스에 드레인에 접속되며 접지전압 Vss 단자에 소오스가 접속된 엔모오스 트랜지스터 76과, 상기 인버터 36의 출력단에 게이트가 접속되며 상기 외부 전원전압 Vcc 단자에 소오스가 접속되며 드레인이 상기 피모오스 트랜지스터 46의 드레인에 접속되는 피모오스 트랜티스터 66과, 상기 피모오스 트랜지스터 66의 드레인이 접속되는 노드 n1에 접속된 캐패시터 71과, 상기 노드 n1에 입력단이 접속되어 노드 n1상에 출력신호를 소정시간 지연하기 위한 인버터 86,96과, 상기 전송게이트 16의 출력단에 입력단이 접속되어 반전된 신호인 셀프 리프레쉬 인에이블신호 PSELF를 출력하기 위한 인버터 106으로 구성된다.
전술한 바와같이 종래기술은 레이저(laser) 퓨우즈를 선택적으로 컷팅하여 원하는 주기의 카운터 출력을 얻을 수 있다. 종래 기술의 문제점은 레이저 퓨우즈를 사용하여 한번 셋팅된 주기에 대해서는 주기를 늘이거나 줄일 수가 없는 문제점이 있다. 상기 제4도에서 설명된 퓨우즈 301,302,303에 대한 컷팅유무에 따라 선택되는 주기를 정리하면 다음과 같다.
0 : 컷팅함
× : 컷팅하지않음
상기 표 1에서 알수 있듯이 카운터 출력 Q→Q→Q→Q의 흐름을 따라 결함 카운터 출력 Q로 셋팅된 제품을 상기 퓨우즈 301만 잘라서 카운터 출력 Q의 주기를 갖게하고, 다시 퓨우즈 303을 컷팅하여 카운터 출력 Q를 컷팅하여 카운터 출력 Q의 주기를 갖는 제품을 구현할 수는 있으나, 카운터 출력 Q의 주기를 갖는 제품을 구현할 수는 없고 한번 컷팅된 제품은 결함 있는 카운터 출력 Q의 주기로 환원될 수 없는 문제점이 있다. 그리고 레이저 퓨우즈를 사용함으로 패키지(package)상태에서는 상기 흐름에 따른 테스트(test)가 불가능한 문제점이 있다.
따라서, 본 발명의 목적은 퓨우즈 컷팅방식에서 결함을 가지는 카운터 출력에 따른 주기에서 다른 카운터 출력들을 순차적으로 출력되게 하여 모든 주기가 퓨우즈 컷팅을 늘려가면서 가능하도록 하고, 모든 퓨우즈가 컷팅되었을때 결함 주기로 되돌아 갈 수 있도록 하는 셀프 리프레쉬 주기 조정이 가능한 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 소망하는 주기로 주기를 늘이거나 줄일 수 있어 셀프 리프레쉬를 보장하면서 저전력 사용을 극대화 할 수 있는 셀프 리프레쉬 주기를 조정할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또다른 목적은 셀프 리프레쉬가 결함사양의 소자일때에 저전력 사용을 확보하기 위한 것을 패키지(package)후에도 적용하기 위해 퓨우즈를 전기적 퓨우즈로 구현하여 셀프 리프레쉬 주기 조정이 가능한 반도체 메모리 장치를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상은, 독출된 데이타를 재기입하기 위한 셀프 리프레쉬를 수행하는 반도체 메모리 장치에 있어서, 셀프 리프레쉬 주기 조정을 가능하게 하기 위해 일정량 이상의 전류가 흐르면 컷팅되는 전기적 퓨우즈와, 상기 전기적 퓨우즈를 컷팅하기 위한 제어논리로 구성된 다수개의 전기적 퓨우즈 박스와, 일정주기를 갖고 발진하는 발진제어신호을 입력으로 하여 상기 발진제어신호의 주기의 2배가 되는 신호를 출력으로 하는 카운터와, 상기 카운터를 직렬로 다수개의 연결하여 상기 다수개의 전기적 퓨우즈 박스의 출력과 다수개의 상기 카운터의 출력을 조합하여 셀프 리프레쉬 주기를 선택할 수 있는 주기선택회로를 가지는데 있다.
제6도는 본 발명에 따른 셀프 리프레쉬 수행에 대한 구성블럭도이다. 제6도를 참조하면, 셀프 리프레쉬 모드입력에 응답하여 셀프 리프레쉬 및 인에이블신호 PSELF가 발생되고, 상기 셀프 리프레쉬 인에이블신호 PSELF를 입력으로 하여 소정시간 지연시키는 지연회로 110과, 상기 지연회로 110의 출력단에 입력단이 접속되어 신호 PRD를 발생시키는 신호 PRD발생회로 260과, 상기 셀프 리프레쉬 인에이블신호 PSELF를 입력으로 하여 타이밍을 조절하여 발진제어신호 POSC를 출력하는 타이머 120과, 상기 타이머 120의 출력단에 입력단이 접속되어 카운터 출력 Q1∼Qn을 출력하는 카운터 130과, 퓨우즈 컷팅 모드입력 160을 입력으로 하여 전기적 퓨우즈 제어클럭 EFCNTL을 발생시키는 전기적 퓨우즈 제어클럭 발생회로 170과, 상기 전기적 퓨우즈 제어클럭 발생회로 170의 출력단에 입력단이 접속되어 전기적 퓨우즈 마스터클럭 EFMRSB를 출력하는 전기적 퓨우즈 마스터클럭 발생회로 180과, 상기 전기적 퓨우즈 제어클럭 발생회로 170의 출력단에 입력단이 접속되어 어드레스 A0, A1, A2및 상기 전기적 퓨우즈 제어클럭 EFCNTL로 제어되어 퓨우즈 컷팅을 하여 전기적 퓨우즈신호 EF0B, EF1B, EF2B를 각각 출력하는 전기적 제1,제2,제3 퓨우즈 박스 190,210,220과, 상기 카운터 130의 출력단에 입력단이 접속되며 상기 전기적 제1, 제2, 제3 퓨우즈 박스 190,210,220 각각이 접속되고 상기 PRD발생회로 260에 접속되어 상기 신호 PRD발생회로 260에 주기선택신호 SRSPB를 인가하여 제어하며 상기 카운터 출력의 주기를 조절하는 주기선택회로 140과, 상기 주기선택회로 140의 출력단에 입력단이 접속되어 리프레쉬 카운터 인에이블클럭 CNTP를 발생시키는 리프레쉬 카운터 인에이블클럭 발생회로 270과, 상기 리프레쉬 카운터 인에이블클럭 CNTP를 입력으로 하여 리프레쉬 카운팅을 하기 위한 리프레쉬 카운터 280과, 상기 리프레쉬 카운터 280의 출력신호 cnt0∼cntn 및 상기 신호 PRD발생회로 260의 출력신호에 의해 제어받고 상기 리프레쉬 카운터 인에이블클럭 발생회로의 출력신호 PRFH에 응답하여 소정의 로우어드레스를 버퍼링하여 로우어드레스 RAi를 출력하는 로우어드레스 버퍼회로 600으로 구성되어 있다.
제7도는 본 발명에 따른 셀프 리프레쉬 수행의 동작 타이밍도이다. 제6도를 참조하여 제7도를 설명하면, 본 발명이 셀프 리프레쉬에서 주기를 결정하는 카운터 출력을 전기적 퓨우즈 박스를 통해 선택하여 패키지상태에서도 주기조정이 가능하도록 하는 것이므로 셀프 리프레쉬 자체에 대한 설명은 개략적으로 한다. 셀프 리프레쉬 모드로 들어가면 셀프 리프레쉬 인에이블 신호 PSELF가 인에이블된다. 상기 제6도에서의 셀프 리프레쉬 인에이블신호 PSELF가 타이머 120에 입력되면 일정한 주기로 동작하는 상기 타이머 120으로 부터는 발진제어신호 POSC가 발생된다.
제8도는 본 발명에 따른 타이머 120의 상세회로도이다. 제8도를 참조하면, 외부전원전압 Vcc 단자 및 접지전압 Vss 단자사이에 상기 외부전원전압 Vcc 단자측으로 피모오스 트랜지스터 105,205가 직렬연결되고, 상기 접지전압 Vss 단자측으로 엔모오스 트랜지스터 405,505가 직렬연결되어 있다. 또한 상기 피모오스 트랜지스터 105와 205가 접속된 노드에 소오스가 접속된 티모오스 트랜지스터 705와 이에 직렬연결된 피모오스 트랜지스터 805,905와 상기 엔모오스 트랜지스터 305와 405사이에 출력단에 소오스가 접속되며 상기 외부전원전압 Vcc 단자를 드레인에 접속하며 상기 피모오스 트랜지스터 705,805,905의 각각의 게이트와 게이트가 공통접속된 엔모오스 트랜지스터 605와 노드 n2에 입력단이 접속되어 소정시간의 지연 및 반전을 위한 인버터 607,608,609가 직렬접속되어 있다. 또한 상기 인버터 609의 출력단에 각각의 게이트가 접속된 피모오스 트랜지스터 25 및 엔모오스 트랜지스터 35와, 상기 인버터 609의 출력단에 입력단이 접속되어 소정의 지연을 시켜 발진제어신호 POSC를 출력하는 인버터 29,39과, 상기 피모오스 트랜지스터 25의 소오스에 드레인이 접속되고 상기 외부전원전압 Vcc 단자에 소오스가 접속되며 셀프 리프레쉬 인에이블 신호 PSELF의 입력에 응답하여 인버터 49를 통한 반전된 신호를 게이트입력으로 하는 피모오스 트랜지스터 15와, 상기 피모오스 트랜지스터 25 및 엔모오스 트랜지스터 35의 출력단에 드레인이 접속되고 상기 드레인이 상기 피모오스 트랜지스터 105,205,305 및 엔모오스 트랜지스터 405,505의 게이트에 각각 접속되며 소오스가 접지전압 Vss 단자에 접속되는 엔모오스 트랜지스터 45로 구성되어 있다.
제9도는 본 발명의 실시예에 따른 하나의 카운터 상세회로도를 도시한 것이다. 제9도를 참조하면, 카운터 출력 Q1을 입력으로 하여 전송을 제어하는 신호를 출력하는 인버터 111과, 상기 인버터 111의 출력단에 입력단이 접속되며 또한 상기 카운터 출력 Q1을 입력으로 하여 전송을 제어하는 전송게이트 113,115,123,125과, 상기 전송게이트 113의 출력단에 일 입력단이 접속되며 카운터 리셋신호 PCNTRST를 또하나의 입력으로 하여 반전논리곱하는 낸드게이트 119와, 상기 전송게이트 115의 입력단에 출력단이 접속되고 상기 낸드게이트 119의 출력단에 킵력단이 접속된 인버터 117과, 상기 낸드게이트 119의 출력단에 입력단이 접속되어 인버터 121과, 상기 인버터 121의 출력단에 입력단이 접속되어 상기 카운터 출력 Q1 및 상보 카운터 출력을 두개의 제어신호로서 제어되는 전송게이트 123과, 상기 전송게이트 123의 출력 및 상기 리셋신호 PCNTRST를 두개의 입력으로 하여 반전논리곱하는 낸드게비트 127과, 상기 낸드게이트 127의 출력단에 입력단이 접속되어 소정의 카운터 출력 Qj를 출력하는 인버터 131로 구성되어 있다.
제10도는 제9도에 도시한 카운터들의 직렬연결을 보여주는 블럭도이다. 제10도를 참조하면, 상기 발진제어신호 POSC 및 카운터 리셋신호 PCNTRST를 두개의 입력으로 하여 카운터 801,811,821,831,841,851이 직렬 연결된 형태로 구성되며, 상기 라운터 801,811,821,831,841,851은 각각 카운터 출력 Q0,Q1,Q2,Q3,Q4,Q5를 출력한다.
여기서, 발진 주기를 8㎲로 하여 설명하면, 일정한 주기로 발진하는 상기 발진제어신호 POSC는 카운터에 입력되어 2배의 주기를 갖는 카운터 출력 Q을 발생시킨다. 상기 제10도에서 보듯이 첫번째 카운터 출력이 두번째 카운터의 입력으로 들어가 카운터 출력 Q의 주기에 2배되는 카운터 출력 Q을 발생시킨다. 이런 방법으로 상기 카운터 출력 Q, Q, Q, Q가 차례로 발생된다. 여기서 카운터 출력 Q, Q, Q, Q, Q, Q의 주기는 16㎲, 32㎲, 64㎲, 128㎲, 256㎲, 512㎲가 된다.
이하 제15도를 우선 설명하기로 한다. 제15도는 본 발명에 따른 셀프 리프레쉬 주기선택회로 140 입력단에 위치하는 회로도를 도시한 것이다. 제15도 참조하면, 전기적 퓨우즈 박스 출력신호 EF0B, EF1B, EF2B의 상태에 따라 카운터 출력 Q, Q, Q중 한 클럭이 선택되어 출력인 주기선택신호 SRFHP가 상기 선택된 카운터 출력 Qi와 같은 주기로 발진한다. 상기 출력신호 EF0B, EF1B, EF2B가 모두 논리로우(Low)이면 카운터 출력 Q이 선택된다. 그래서 상기 신호 SRFHP는 32㎲의 주기를 가지고 동작한다. 제15도에서 노아게이트 31로 입력되는 PSRAS신호는 셀프 리프레쉬 종료시에 마지막 리프레쉬를 보장하기 위해 인가되는 신호를 나타낸 것이다.
제11도는 본 발명에 따른 주기선택회로 140의 일부로써, 상술한 제15도의 출력신호인 주기선택신호 SRFHP를 입력하여 일정펄스를 발생시키는 펄스발생회로도를 도시한 것이다. 이러한 펄스발생회로는 셀프 리프레쉬 시에 RAS 타임을 보장하기 위한 일정 주기의 SRSPB신호를 발생하여 출력한다. 제11도를 참조하면, 일입력으로 주기선택신호 SRFHP를 입력하고 또 하나의 입력으로 인버터 체인 508을 통과한 출력으로 하여 반전논리합된 신호를 출력하는 노아게이트 509와, 상기 노아게이트 509의 출력단에 입력단이 접속되어 소정시간 지연 및 반전을 하여 셀프 리프레쉬시에 RAS타임을 보장하기 위한 일정 주기의 SRSPB를 출력하기 위한 인버터 511,513,515로 구성되어 있다. 따라서, 상기 주기선택신호 SRFHP는 일정 시간지연을 거친후 상기 RAS타임을 보장하기 위한 신호 SRSPB로 발생되고, 상기 신호 SRSPB는 상기 제6도의 리프레쉬 카운터 280를 동작시키는 상기 클럭 CNTP와 상기 로우어드레스 버퍼회로(row address buffer) 600에 리프레쉬 카운터 280의 출력을 전달하는 전송트랜지스터(transfer transistor)를 턴온(Turn-on)시키는 신호 PRFH를 발생하고, 외부 로우어드레스가 상기 로우어드레스 버퍼회로 600에 전달되지 않도록 경로(path)를 차단하는 상기 신호 PRD를 발생한다. 상기 설명된 내용은 상기 제7도에 동작 타이밍도에 도시되었다.
본 발명에서는 셀프 리프레쉬 주기를 결정짓는 상기 제10도의 카운터 출력 Qi를 전기적 퓨우즈로 선택할 수 있도록 하여 패키지상태에서도 주기선택을 할 수 있는 방식을 구현하는 것이다. 상기 제6도에서 보듯이 셀프 리프레쉬 주기선택 모드로 들어가기 위해서는 동기 다이나믹 램(Synchronous DRAM)에서 사용하는 모드 레지스터 세트(resister set)를 할때, 사용하지 않는 모드 레지스터 세트를 선택하여 셀프 리프레쉬 주기 선택 모드를 할당하면 된다.
제12도는 본 발명에 따른 전기적 퓨우즈 제어클럭 발생회로 170의 상세회로도이다. 제12도를 참조하면, 셀프 리프레쉬 주기선택 모드로 들어 가면 전기적 퓨우즈 제어클럭 EFCNTL이 인에이블되어 퓨우즈 박스의 퓨우즈 컷팅이 가능하도록 한다.
제13도는 본 발명에 따른 전기적 퓨우즈 박스 210의 상세회로도이다.
제13도를 참조하면, 퓨우즈 박스는 상기 클럭 EFCNTL이 인에이블되고 각 퓨우즈 박스에 할당된 어드레스 핀(Address pin)의 어드레스, 예를들면 Ai에 고전압(high voltage)을 인가하면 전기적 퓨우즈 300이 컷팅된다.
제14도는 본 발명에 따른 전기적 퓨우즈 마스터클럭 발생회로 180의 상세회로도이다. 제14도를 참조하면, 낸드게이트 51과 상기 낸드게이트 51에 접속된 인버터 53,61과, 상기 인버터 61에 게이트가 접속된 엔모오스 트랜지스터 65와, 상기 인버터 53의 출력단에 게이트 입력단이 접속된 엔모오스 트랜지스터 63과, 상기 엔모오스 트랜지스터 63의 드레인과 드레인이 접속되며 외부전원전압 Vcc 단자에 소오스가 접속되며 접지전압 Vss 단자에 게이트가 접속된 엔모오스 트랜지스터 55와, 상기 엔모오스 트랜지스터 55 및 63의 출력단인 노드 56에 일측이 접속되며 타측이 접지전압 Vss 단자에 접속된 캐패시터 65, 저항 69, 엔모오스 트랜지스터 71과, 상기 노드 56에 입력단이 접속된 인버터 73과, 상기 인버터 73의 출력단에 입력단이 접속되어 출력신호 EFMSRB를 출력하는 인버터 75로 구성된다. 따라서, 클럭 EFMSRB는 전기적 퓨우즈 300을 원하는 주기선택을 위해 퓨우즈를 컷팅하고 난후 상기 클럭 EFCNTL이 인에이블되고 상기 어드레스 Ai가 논리하이(high)로 인가되는 경우 퓨우즈가 컷팅되는 것을 방지하기 위하여 상기 제13도의 퓨우즈 박스의 퓨우즈 컷팅이 끝난 후에 맨나중에 상기 제14도의 퓨우즈 400은 컷팅되어야 한다. 퓨우즈가 컷팅된 퓨우즈 박스의 출력 EFiB는 논리로우(Low)가 되고, 퓨우즈가 컷팅되지 않는 퓨우즈 박스의 출력 EFiB는 논리하이가되어 상기 제15도에서처럼 상기 출력신호 EFiB의 조합으로 상기 출력 Q1,Q3,Q4 중 하나를 선택하게 된다. 이를 제15도에서 처럼 3개의 퓨우즈 박스에 대한 컷팅유무에 따라 선택되는 주기를 정리하여 설명하면 다음과 같다.
○ : 퓨우즈가 컷팅되지 않은 상태,
× : 퓨우즈가 컷팅된 상태.
우선 전기적 퓨우즈가 하나도 컷팅되지 않았다면 제13도와 같은 구성에 의해 EF0B, EF1B, EF2B 모두는 논리 하이레벨을 가지게 된다. 이에 따라 제15도에 도시된 전송트랜지스터 30을 통해 카운터 출력이 출력되게 되는데, 이때 출력되는 카운터 출력은 Q1의 출력값에 따라 결정된다. 따라서 주기선택신호 SRFHP는 카운터 출력 Q1의 주기(64ms)를 가지게 된다. 그리고 전기적 제1퓨우즈 박스의 퓨우즈만 컷팅되었다면 EF0B는 논리 로우레벨을 가지게 되고 EF1B, EF2B는 논리 하이레벨을 가지게 됨으로써 낸드게이트 20의 출력신호는 카운터 출력 Q4의 출력81에 따라 결정된다. 이에 전기적 제1퓨우즈 박스의 퓨우즈만 컷팅되었다면 상기 주기선택신호 SRFHP는 카운터 출력 Q4의 주기(512ms)로써 출력된다. 상술한 바와 같은 방법으로 전기적 제2, 제3 퓨우즈 박스만 컷팅되면 상기 신호 EF0B, EF1B가 논리 로우레벨이 되고, 상기 신호 EF2B가 논리하이가되어 카운터 출력 Q가 선택되어 2K 동작시 256ms의 셀프 리프레쉬 주기를 갖는다. 그리고 전기적 제1,제2,제3 퓨우즈 박스가 컷팅되면 상기 신호 EF0B, EF1B, EF2B가 모두 논리로우가 되어 다시 카운터 출력 Q이 선택되어 결함값의 주기로 환원이 된다. 상기 설명처럼 퓨우즈 박스의 퓨우즈 컷팅갯수를 늘려가면 카운터 출력 Q(결함)→ Q→ Q→ Q의 순서로 셀프 리프레쉬 주기 테스트가 가능하다.
전술한 본 발명에 따르면, 가장 긴 주기에서 부터 순차적으로 주기 테스트가 가능하여 원하는 주기로 주기를 늘이거나 줄일 수 있어 셀프 리프레쉬를 보장하면서 저전력화를 극대화 할 수 있다. 특히 셀프 리프레쉬가 결함사양인 소자의 경우 저전력제품을 효과적으로 확보할 수 있는 효과가 있다. 또한, 본 발명에서는 레이저 퓨우즈 대신에 전기적 퓨우즈를 사용하기 때문에 웨이퍼상태는 물론 패키지상태에서도 셀프 리프레쉬의 주기를 선택할 수 있는 효과가 있다. 그리고 종래기술에서는 한번 컷팅된 제품은 결함 있는 카운터 출력의 주기로 환원될 수 없지만, 본 발명에서는 모든 퓨우즈가 컷팅되었을때 결함 주기로 다시 환원될 수 있기 때문에 가장 긴 주기에서부터 순차적으로 주기 테스트가 가능하여 원하는 주기를 선택할 수 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (4)

  1. 독출된 데이타를 재기입하기 위한 셀프 리프레쉬를 수행하는 반도체 메모리 장치에 있어서, 셀프 리프레쉬 주기 조정을 가능하게 하기 위해 일정량 이상의 전류가 흐르면 컷팅되는 전기적 퓨우즈와, 상기 전기적 퓨우즈를 컷팅하기 위한 제어논리로 구성된 다수개의 전기적 퓨우즈 박스와, 일정주기를 갖고 발진하는 발진제어신호를 입력으로 하여 상기 발진제어신호의 주기의 2배가 되는 신호를 출력으로 하는 카운터와, 상기 카운터를 직렬로 다수개 연결하여 상기 다수개의 전기적 퓨우즈 박스의 출력과 다수개의 상기 카운터의 출력을 조합하여 셀프 리프레쉬 주기를 선택할 수 있는 주기선택회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 전기적 퓨우즈 박스는 상기 전기적 퓨우즈가 컷팅된 전기적 퓨우즈 박스의 갯수에 따라 리프레쉬 주기가 변하도록 함을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 전기적 퓨우즈 박스가 퓨우즈 컷팅을 위한 입력모드에서 상기 전기적 퓨우즈의 컷팅을 제어하는 신호를 발생하는 전기적 퓨우즈 제어클럭 발생회로와, 상기 전기적 퓨우즈 제어클럭 발생회로에 접속되어 마스터 클럭을 발생하는 전기적 퓨우즈 마스터 클럭 발생회로를 더 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 제1항 내지 제3항중 어느 하나의 항에 있어서, 상기 전기적 퓨우즈 박스가 일정 셀프 리프레쉬 주기를 선택하도록 셋팅된후, 상기 전기적 퓨우즈가 더 이상 컷팅되지 않도록 하기 위해 상기 전기적 퓨우즈를 내장한 상기 전기적 퓨우즈 마스터 클럭 발생회로를 사용하여 상기 전기적 퓨우즈 마스터 클럭 발생회로내의 상기 전기적 퓨우즈가 컷팅되면 더 이상 상기 전기적 퓨우즈 박스의 퓨우즈가 컷팅되지 않도록 함을 특징으로 하는 반도체 메모리 장치.
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