JPH05189960A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05189960A JPH05189960A JP4003328A JP332892A JPH05189960A JP H05189960 A JPH05189960 A JP H05189960A JP 4003328 A JP4003328 A JP 4003328A JP 332892 A JP332892 A JP 332892A JP H05189960 A JPH05189960 A JP H05189960A
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Abstract
(57)【要約】
【構成】 リフレッシュタイマのヒューズＦＳ1、ＦＳ2
に直列に、常時オンとなるＮＭＯＳトランジスタＱ3、
Ｑ6が接続されると共に、Ｌレベルの電圧を印加するこ
とによりこれらのＮＭＯＳトランジスタＱ3、Ｑ6をオフ
とすることができる検査用パッド７ｃ、７ｄが設けられ
た。 【効果】 検査用パッド７ｃ、７ｄに適宜Ｌレベルの電
圧を印加することにより、実際にヒューズＦＳ1、ＦＳ2
の切断を行う前であっても、リフレッシュタイマのクロ
ック信号の周期を変更してセルフリフレッシュモードの
動作試験を行うことができる。
に直列に、常時オンとなるＮＭＯＳトランジスタＱ3、
Ｑ6が接続されると共に、Ｌレベルの電圧を印加するこ
とによりこれらのＮＭＯＳトランジスタＱ3、Ｑ6をオフ
とすることができる検査用パッド７ｃ、７ｄが設けられ
た。 【効果】 検査用パッド７ｃ、７ｄに適宜Ｌレベルの電
圧を印加することにより、実際にヒューズＦＳ1、ＦＳ2
の切断を行う前であっても、リフレッシュタイマのクロ
ック信号の周期を変更してセルフリフレッシュモードの
動作試験を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、擬似ＳＲＡＭ等のセル
フリフレッシュモードを備えた半導体記憶装置に関す
る。
フリフレッシュモードを備えた半導体記憶装置に関す
る。
【０００２】
【従来の技術】擬似ＳＲＡＭは、一般に、外部からリフ
レッシュアドレスを供給してリフレッシュ動作を行わせ
るアドレスモードのほかに、内蔵のアドレスカウンタが
発するリフレッシュアドレスを利用するオートリフレッ
シュモードとセルフリフレッシュモードとを備えてい
る。
レッシュアドレスを供給してリフレッシュ動作を行わせ
るアドレスモードのほかに、内蔵のアドレスカウンタが
発するリフレッシュアドレスを利用するオートリフレッ
シュモードとセルフリフレッシュモードとを備えてい
る。
【０００３】オートリフレッシュモードは、通常のアク
セス動作中に適宜挿入して効率よくリフレッシュ動作を
行わせるためのモードであり、代表的な２５６Ｋビット
擬似ＳＲＡＭでは、ＣＥ（チップ・イネーブル）バー信
号を非活性（アクティブでない）状態にしておき、ＲＦ
ＳＨ（リフレッシュ）バー信号を活性（アクティブ）化
すると、そのたびにアドレスカウンタが発するリフレッ
シュアドレスに基づいて１行分のリフレッシュ動作を行
うようになっている。また、セルフリフレッシュモード
は、待機中等に連続してリフレッシュ動作を行わせるた
めのモードであり、上記と同じ擬似ＳＲＡＭでは、ＣＥ
バー信号を非活性状態にしておき、ＲＦＳＨバー信号を
活性状態にすると、リフレッシュタイマからのクロック
信号をリフレッシュ要求としてアドレスカウンタが発す
るリフレッシュアドレスに基づいて全行のリフレッシュ
動作を連続して行うようになっている。
セス動作中に適宜挿入して効率よくリフレッシュ動作を
行わせるためのモードであり、代表的な２５６Ｋビット
擬似ＳＲＡＭでは、ＣＥ（チップ・イネーブル）バー信
号を非活性（アクティブでない）状態にしておき、ＲＦ
ＳＨ（リフレッシュ）バー信号を活性（アクティブ）化
すると、そのたびにアドレスカウンタが発するリフレッ
シュアドレスに基づいて１行分のリフレッシュ動作を行
うようになっている。また、セルフリフレッシュモード
は、待機中等に連続してリフレッシュ動作を行わせるた
めのモードであり、上記と同じ擬似ＳＲＡＭでは、ＣＥ
バー信号を非活性状態にしておき、ＲＦＳＨバー信号を
活性状態にすると、リフレッシュタイマからのクロック
信号をリフレッシュ要求としてアドレスカウンタが発す
るリフレッシュアドレスに基づいて全行のリフレッシュ
動作を連続して行うようになっている。
【０００４】ただし、オートリフレッシュモードとセル
フリフレッシュモードは、共にＣＥバー信号が非活性状
態でＲＦＳＨバー信号が活性状態になると実行され、開
始条件は同じになる。そこで、これらを区別するため
に、ＲＦＳＨバー信号が活性化すると、まずリフレッシ
ュタイマをセットしてオートリフレッシュモードによる
リフレッシュ動作を行い、ＲＦＳＨバー信号の活性状態
がさらに８μ秒以上継続されると、リフレッシュタイマ
のクロック信号により順次リフレッシュ要求を発してセ
ルフリフレッシュモードに移行するようにしている。従
って、リフレッシュタイマは、ＲＦＳＨバー信号の活性
状態が８μ秒に達しない前にリフレッシュ要求を発して
しまいセルフリフレッシュモードに移行してしまうのを
防止するために、クロック周期を８μ秒以上に設定しな
ければならない。
フリフレッシュモードは、共にＣＥバー信号が非活性状
態でＲＦＳＨバー信号が活性状態になると実行され、開
始条件は同じになる。そこで、これらを区別するため
に、ＲＦＳＨバー信号が活性化すると、まずリフレッシ
ュタイマをセットしてオートリフレッシュモードによる
リフレッシュ動作を行い、ＲＦＳＨバー信号の活性状態
がさらに８μ秒以上継続されると、リフレッシュタイマ
のクロック信号により順次リフレッシュ要求を発してセ
ルフリフレッシュモードに移行するようにしている。従
って、リフレッシュタイマは、ＲＦＳＨバー信号の活性
状態が８μ秒に達しない前にリフレッシュ要求を発して
しまいセルフリフレッシュモードに移行してしまうのを
防止するために、クロック周期を８μ秒以上に設定しな
ければならない。
【０００５】また、上述の２５６Ｋビット擬似ＳＲＡＭ
は、リフレッシュ周期が４ｍ秒に規定され、この時間内
に２５６行の全てのリフレッシュ動作を実行する必要が
ある。このため、セルフリフレッシュモードにおいて
も、少なくとも１５．６２５μ秒（４ｍ秒／２５６行）
に１回の割り合いでリフレッシュ要求を発して各行のリ
フレッシュ動作を行わなければならず、リフレッシュタ
イマのクロック周期をこの１５．６２５μ秒以内に設定
しなければならない。
は、リフレッシュ周期が４ｍ秒に規定され、この時間内
に２５６行の全てのリフレッシュ動作を実行する必要が
ある。このため、セルフリフレッシュモードにおいて
も、少なくとも１５．６２５μ秒（４ｍ秒／２５６行）
に１回の割り合いでリフレッシュ要求を発して各行のリ
フレッシュ動作を行わなければならず、リフレッシュタ
イマのクロック周期をこの１５．６２５μ秒以内に設定
しなければならない。
【０００６】この結果、擬似ＳＲＡＭにおけるリフレッ
シュタイマは、上記の場合で８μ秒から１５．６２５μ
秒までの範囲というように、クロック周期が所定の範囲
内になるように設定する必要がある。しかしながら、実
際に半導体チップ上に形成するリフレッシュタイマは、
製造時のバラツキによって必ずしもクロック周期がこの
範囲内に収まるとは限らない。
シュタイマは、上記の場合で８μ秒から１５．６２５μ
秒までの範囲というように、クロック周期が所定の範囲
内になるように設定する必要がある。しかしながら、実
際に半導体チップ上に形成するリフレッシュタイマは、
製造時のバラツキによって必ずしもクロック周期がこの
範囲内に収まるとは限らない。
【０００７】そこで、従来は、図２に示すようなリフレ
ッシュタイマ半導体チップ上に形成した後にヒューズを
レーザで切断することにより、クロック信号の周期を調
整できるようにしていた。
ッシュタイマ半導体チップ上に形成した後にヒューズを
レーザで切断することにより、クロック信号の周期を調
整できるようにしていた。
【０００８】このリフレッシュタイマは、ＲＦ信号が活
性状態（Ｈレベル）の場合に発振を行う発振器１１と、
発振器１１が発する発振周波数を順次２分の１分周する
４個の分周回路１２〜１５を備えている。また、これら
各分周回路１２〜１５の出力は、それぞれ選択回路１６
に入力され、クロック調整回路１７の出力に応じていず
れかの分周回路１２〜１５の出力を選択し、クロック信
号として出力するようになっている。
性状態（Ｈレベル）の場合に発振を行う発振器１１と、
発振器１１が発する発振周波数を順次２分の１分周する
４個の分周回路１２〜１５を備えている。また、これら
各分周回路１２〜１５の出力は、それぞれ選択回路１６
に入力され、クロック調整回路１７の出力に応じていず
れかの分周回路１２〜１５の出力を選択し、クロック信
号として出力するようになっている。
【０００９】クロック調整回路１７は、入力段に設けら
れた２つの調整用インバータ回路１７ａ、１７ｂの各ヒ
ューズＦＳ1、ＦＳ2がそれぞれ切断されているかどうか
の４つの状態に基づいて、それぞれラッチ回路１７ｅ、
１７ｆを介し出力段のＮＯＲゲート１７ｇ〜１７ｊの４
出力のうちのいずれか１出力のみをＨレベルとするよう
になっている。また、選択回路１６は、このＨレベルと
なったクロック調整回路１７の出力に対応する１つの分
周回路１２〜１５の出力のみを選択するようになってい
る。この結果、発振器１１の発振周波数をｆとすると、
各ヒューズＦＳ1、ＦＳ2の切断／接続状態に対応するク
ロック信号の周波数は、表１に示すようになる。
れた２つの調整用インバータ回路１７ａ、１７ｂの各ヒ
ューズＦＳ1、ＦＳ2がそれぞれ切断されているかどうか
の４つの状態に基づいて、それぞれラッチ回路１７ｅ、
１７ｆを介し出力段のＮＯＲゲート１７ｇ〜１７ｊの４
出力のうちのいずれか１出力のみをＨレベルとするよう
になっている。また、選択回路１６は、このＨレベルと
なったクロック調整回路１７の出力に対応する１つの分
周回路１２〜１５の出力のみを選択するようになってい
る。この結果、発振器１１の発振周波数をｆとすると、
各ヒューズＦＳ1、ＦＳ2の切断／接続状態に対応するク
ロック信号の周波数は、表１に示すようになる。
【００１０】
【表１】
【００１１】従って、このリフレッシュタイマは、半導
体チップ上に形成後、クロック信号の周波数を測定した
結果に応じてヒューズＦＳ1、ＦＳ2を適宜レーザで切断
することにより、クロック信号の周期が所定範囲内とな
るように調整することができる。
体チップ上に形成後、クロック信号の周波数を測定した
結果に応じてヒューズＦＳ1、ＦＳ2を適宜レーザで切断
することにより、クロック信号の周期が所定範囲内とな
るように調整することができる。
【００１２】
【発明が解決しようとする課題】ところが、上記従来の
リフレッシュタイマの発振周波数を測定した結果、クロ
ック信号の周期を変更する必要があるとされたデバイス
については、ヒューズＦＳ1、ＦＳ2を切断する前にセル
フリフレッシュモードの動作試験をして不具合が発生し
たとしても、この不具合の原因がクロック信号の周期が
適当でないためであるのか、又は、他のセルフリフレッ
シュ回路の不良によるものなのかを判断することができ
ない。
リフレッシュタイマの発振周波数を測定した結果、クロ
ック信号の周期を変更する必要があるとされたデバイス
については、ヒューズＦＳ1、ＦＳ2を切断する前にセル
フリフレッシュモードの動作試験をして不具合が発生し
たとしても、この不具合の原因がクロック信号の周期が
適当でないためであるのか、又は、他のセルフリフレッ
シュ回路の不良によるものなのかを判断することができ
ない。
【００１３】このため、従来は、リフレッシュタイマの
クロック信号の周期を変更するデバイスについては、実
際にヒューズＦＳ1、ＦＳ2を切断した後でなければ、セ
ルフリフレッシュモードの動作試験を行うことができ
ず、検査工程の途中にレーザによるヒューズの切断工程
を挿入しなければならないという問題があった。
クロック信号の周期を変更するデバイスについては、実
際にヒューズＦＳ1、ＦＳ2を切断した後でなければ、セ
ルフリフレッシュモードの動作試験を行うことができ
ず、検査工程の途中にレーザによるヒューズの切断工程
を挿入しなければならないという問題があった。
【００１４】本発明は、上記事情に鑑み、リフレッシュ
タイマのヒューズに直列にスイッチ回路を挿入すること
により、実際にヒューズを切断する前であってもヒュー
ズを切断したと同じ状態でセルフリフレッシュモードの
動作試験を行うことができる半導体記憶装置を提供する
ことを目的としている。
タイマのヒューズに直列にスイッチ回路を挿入すること
により、実際にヒューズを切断する前であってもヒュー
ズを切断したと同じ状態でセルフリフレッシュモードの
動作試験を行うことができる半導体記憶装置を提供する
ことを目的としている。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、リフレッシュを必要とする電荷保持型のメモリセル
を有し、リフレッシュタイマのクロック信号によりリフ
レッシュ要求を発してアドレスカウンタからのリフレッ
シュアドレスに基づいて順次リフレッシュ動作を行うセ
ルフリフレッシュモードを備え、該リフレッシュタイマ
の回路中に設けられたヒューズを適宜切断することによ
ってクロック信号の周期を変更することができる半導体
記憶装置であって、該リフレッシュタイマのヒューズに
直列に接続された常閉のスイッチ手段、及び該スイッチ
手段を開とする電圧が印加されることができる制御端子
を備えており、そのことにより上記の目的が達成され
る。
は、リフレッシュを必要とする電荷保持型のメモリセル
を有し、リフレッシュタイマのクロック信号によりリフ
レッシュ要求を発してアドレスカウンタからのリフレッ
シュアドレスに基づいて順次リフレッシュ動作を行うセ
ルフリフレッシュモードを備え、該リフレッシュタイマ
の回路中に設けられたヒューズを適宜切断することによ
ってクロック信号の周期を変更することができる半導体
記憶装置であって、該リフレッシュタイマのヒューズに
直列に接続された常閉のスイッチ手段、及び該スイッチ
手段を開とする電圧が印加されることができる制御端子
を備えており、そのことにより上記の目的が達成され
る。
【００１６】
【作用】上記構成のリフレッシュタイマは、ヒューズに
直列にスイッチ手段が接続されている。このため、制御
端子に適当な電圧を印加してこのスイッチ手段をオフに
すれば、ヒューズを切断した場合と同じ状態になり、ま
た、このスイッチ手段をオンに戻せば、ヒューズが切断
されていない状態となる。
直列にスイッチ手段が接続されている。このため、制御
端子に適当な電圧を印加してこのスイッチ手段をオフに
すれば、ヒューズを切断した場合と同じ状態になり、ま
た、このスイッチ手段をオンに戻せば、ヒューズが切断
されていない状態となる。
【００１７】従って、本発明によれば、制御端子への電
圧の印加状態を変化させてスイッチ手段をオン／オフさ
せるだけで、リフレッシュタイマをヒューズが切断され
た状態と切断されていない状態とに切り換えることがで
きるので、このリフレッシュタイマのクロック信号の周
期を任意に変更して、セルフリフレッシュモードの動作
試験を行うことができる。
圧の印加状態を変化させてスイッチ手段をオン／オフさ
せるだけで、リフレッシュタイマをヒューズが切断され
た状態と切断されていない状態とに切り換えることがで
きるので、このリフレッシュタイマのクロック信号の周
期を任意に変更して、セルフリフレッシュモードの動作
試験を行うことができる。
【００１８】
【実施例】本発明を実施例について以下に説明する。
【００１９】図１に本発明の一実施例を示す。本実施例
は擬似ＳＲＡＭに本発明を適用したものである。本実施
例では、リフレッシュタイマは、ＲＦ信号がＨレベルの
場合に発振を行う発振器１と、この発振器１が発する発
振周波数を順次２分の１分周する４つの分周回路２〜５
を備えている。ＲＦ信号は、擬似ＳＲＡＭのＣＥバー信
号が非活性となりＲＦＳＨバー信号が活性となった場合
にＨレベルとなる信号である。発振器１は、奇数個のイ
ンバータ回路をループ状に接続したロジカルオシレータ
からなり、実際に製造されたものは発振周波数にバラツ
キが生じる。分周回路２は、発振器１の発振周波数ｆを
２分の１分周した１／２ｆの周波数信号を出力する。ま
た、分周回路３は、分周回路２の出力をさらに２分の１
分周した１／４ｆの周波数信号を出力し、同様に、分周
回路４は１／８ｆの周波数信号を出力し、分周回路５は
１／１６ｆの周波数信号を出力する。
は擬似ＳＲＡＭに本発明を適用したものである。本実施
例では、リフレッシュタイマは、ＲＦ信号がＨレベルの
場合に発振を行う発振器１と、この発振器１が発する発
振周波数を順次２分の１分周する４つの分周回路２〜５
を備えている。ＲＦ信号は、擬似ＳＲＡＭのＣＥバー信
号が非活性となりＲＦＳＨバー信号が活性となった場合
にＨレベルとなる信号である。発振器１は、奇数個のイ
ンバータ回路をループ状に接続したロジカルオシレータ
からなり、実際に製造されたものは発振周波数にバラツ
キが生じる。分周回路２は、発振器１の発振周波数ｆを
２分の１分周した１／２ｆの周波数信号を出力する。ま
た、分周回路３は、分周回路２の出力をさらに２分の１
分周した１／４ｆの周波数信号を出力し、同様に、分周
回路４は１／８ｆの周波数信号を出力し、分周回路５は
１／１６ｆの周波数信号を出力する。
【００２０】各分周回路２〜５の出力は、選択回路６に
それぞれ接続されている。選択回路６は、入力段に４個
のＮＡＮＤゲート６ａ〜６ｄを有し、これらのＮＡＮＤ
ゲート６ａ〜６ｄの出力が出力段の１個のＮＡＮＤゲー
ト６ｅに入力されるようになっている。そして、各分周
回路２〜５の出力は、それぞれこの入力段の４個のＮＡ
ＮＤゲート６ａ〜６ｄの一方の入力に接続されている。
また、出力段のＮＡＮＤゲート６ｅの出力からは、リフ
レッシュタイマのクロック信号が出力されるようになっ
ている。
それぞれ接続されている。選択回路６は、入力段に４個
のＮＡＮＤゲート６ａ〜６ｄを有し、これらのＮＡＮＤ
ゲート６ａ〜６ｄの出力が出力段の１個のＮＡＮＤゲー
ト６ｅに入力されるようになっている。そして、各分周
回路２〜５の出力は、それぞれこの入力段の４個のＮＡ
ＮＤゲート６ａ〜６ｄの一方の入力に接続されている。
また、出力段のＮＡＮＤゲート６ｅの出力からは、リフ
レッシュタイマのクロック信号が出力されるようになっ
ている。
【００２１】上記ＲＦ信号は、クロック調整回路７にお
ける入力段の２つの調整用インバータ回路７ａ、７ｂに
もそれぞれ入力される。
ける入力段の２つの調整用インバータ回路７ａ、７ｂに
もそれぞれ入力される。
【００２２】一方の調整用インバータ回路７ａは、ドレ
イン間にヒューズＦＳ1を介して直列に接続された１対
のＰＭＯＳトランジスタＱ1とＮＭＯＳトランジスタＱ2
のゲートにそれぞれＲＦ信号が入力されるようになって
いる。そして、ＰＭＯＳトランジスタＱ1のソースが電
源に接続されると共に、このＰＭＯＳトランジスタＱ1
のドレインを出力とすることにより、ＲＦ信号を反転し
て出力するインバータ回路を構成している。
イン間にヒューズＦＳ1を介して直列に接続された１対
のＰＭＯＳトランジスタＱ1とＮＭＯＳトランジスタＱ2
のゲートにそれぞれＲＦ信号が入力されるようになって
いる。そして、ＰＭＯＳトランジスタＱ1のソースが電
源に接続されると共に、このＰＭＯＳトランジスタＱ1
のドレインを出力とすることにより、ＲＦ信号を反転し
て出力するインバータ回路を構成している。
【００２３】ただし、調整用インバータ回路７ａにおけ
るＮＭＯＳトランジスタＱ2のソースは別のＮＭＯＳト
ランジスタＱ3のドレイン・ソース間を介して接地され
ている。また、ＮＭＯＳトランジスタＱ3のゲートは、
プルアップ抵抗Ｒ1を介して電源に接続されると共に、
半導体チップ上に形成された検査用パッド７ｃにも接続
されている。従って、検査用パッド７ｃが開放されてい
るか外部からＨレベルの電圧が印加されている場合に
は、プルアップ抵抗Ｒ1を介したＨレベルによってＮＭ
ＯＳトランジスタＱ3がオンとなり、調整用インバータ
回路７ａがインバータ回路として機能するが、検査用パ
ッド７ｃにＬレベルの電圧が印加された場合には、ＮＭ
ＯＳトランジスタＱ3がオフとなって、ＲＦ信号がＬレ
ベルのときにのみＨレベルを出力し、ＲＦ信号がＨレベ
ルになると出力がハイインピーダンスになる。
るＮＭＯＳトランジスタＱ2のソースは別のＮＭＯＳト
ランジスタＱ3のドレイン・ソース間を介して接地され
ている。また、ＮＭＯＳトランジスタＱ3のゲートは、
プルアップ抵抗Ｒ1を介して電源に接続されると共に、
半導体チップ上に形成された検査用パッド７ｃにも接続
されている。従って、検査用パッド７ｃが開放されてい
るか外部からＨレベルの電圧が印加されている場合に
は、プルアップ抵抗Ｒ1を介したＨレベルによってＮＭ
ＯＳトランジスタＱ3がオンとなり、調整用インバータ
回路７ａがインバータ回路として機能するが、検査用パ
ッド７ｃにＬレベルの電圧が印加された場合には、ＮＭ
ＯＳトランジスタＱ3がオフとなって、ＲＦ信号がＬレ
ベルのときにのみＨレベルを出力し、ＲＦ信号がＨレベ
ルになると出力がハイインピーダンスになる。
【００２４】また、調整用インバータ回路７ａは、ヒュ
ーズＦＳ1が切断された場合にも、ＮＭＯＳトランジス
タＱ3がオフになった場合と同様に、ＲＦ信号がＬレベ
ルのときにのみＨレベルを出力し、ＲＦ信号がＨレベル
になると出力がハイインピーダンスになる。
ーズＦＳ1が切断された場合にも、ＮＭＯＳトランジス
タＱ3がオフになった場合と同様に、ＲＦ信号がＬレベ
ルのときにのみＨレベルを出力し、ＲＦ信号がＨレベル
になると出力がハイインピーダンスになる。
【００２５】他方の調整用インバータ回路７ｂも、上記
一方の調整用インバータ回路７ａと同様の構成であり、
通常時はＰＭＯＳトランジスタＱ4とＮＭＯＳトランジ
スタＱ5とによってＲＦ信号を反転して出力するインバ
ータ回路として機能し、検査用パッド７ｄにＬレベルの
電圧が印加されてＮＭＯＳトランジスタＱ6がオフにな
るか、又は、ヒューズＦＳ2が切断された場合には、Ｒ
Ｆ信号がＬレベルのときにのみＨレベルを出力し、ＲＦ
信号がＨレベルになると出力がハイインピーダンスにな
る。
一方の調整用インバータ回路７ａと同様の構成であり、
通常時はＰＭＯＳトランジスタＱ4とＮＭＯＳトランジ
スタＱ5とによってＲＦ信号を反転して出力するインバ
ータ回路として機能し、検査用パッド７ｄにＬレベルの
電圧が印加されてＮＭＯＳトランジスタＱ6がオフにな
るか、又は、ヒューズＦＳ2が切断された場合には、Ｒ
Ｆ信号がＬレベルのときにのみＨレベルを出力し、ＲＦ
信号がＨレベルになると出力がハイインピーダンスにな
る。
【００２６】２個の調整用インバータ回路７ａ、７ｂの
出力は、それぞれラッチ回路７ｅ、７ｆに接続されてい
る。ラッチ回路７ｅ、７ｆは、それぞれ２個のインバー
タ回路をループ状に接続して入力信号を保持し、その反
転出力をそのまま出力すると共に、他のインバータ回路
を介して非反転出力として出力するようにした回路であ
る。ラッチ回路７ｅ、７ｆの反転出力と非反転出力は、
それぞれクロック調整回路７における出力段の４個のＮ
ＯＲゲート７ｇ〜７ｊの入力に接続されている。この接
続は、２個のラッチ回路７ｅ、７ｆにおける各出力状態
の４種類の組み合わせに対応して、いずれか１個のＮＯ
Ｒゲート７ｇ〜７ｊのみがＨレベルを出力するようにな
っている。そして、これら４個のＮＯＲゲート７ｇ〜７
ｊの各出力がクロック調整回路７の出力として上記選択
回路６における入力段の４個のＮＡＮＤゲート６ａ〜６
ｄの他方の入力にそれぞれ接続されている。従って、選
択回路６は、クロック調整回路７のいずれの出力がＨレ
ベルとなるかによって、４個の分周回路２〜５のいずれ
かの出力をそのままクロック信号として出力することに
なる。
出力は、それぞれラッチ回路７ｅ、７ｆに接続されてい
る。ラッチ回路７ｅ、７ｆは、それぞれ２個のインバー
タ回路をループ状に接続して入力信号を保持し、その反
転出力をそのまま出力すると共に、他のインバータ回路
を介して非反転出力として出力するようにした回路であ
る。ラッチ回路７ｅ、７ｆの反転出力と非反転出力は、
それぞれクロック調整回路７における出力段の４個のＮ
ＯＲゲート７ｇ〜７ｊの入力に接続されている。この接
続は、２個のラッチ回路７ｅ、７ｆにおける各出力状態
の４種類の組み合わせに対応して、いずれか１個のＮＯ
Ｒゲート７ｇ〜７ｊのみがＨレベルを出力するようにな
っている。そして、これら４個のＮＯＲゲート７ｇ〜７
ｊの各出力がクロック調整回路７の出力として上記選択
回路６における入力段の４個のＮＡＮＤゲート６ａ〜６
ｄの他方の入力にそれぞれ接続されている。従って、選
択回路６は、クロック調整回路７のいずれの出力がＨレ
ベルとなるかによって、４個の分周回路２〜５のいずれ
かの出力をそのままクロック信号として出力することに
なる。
【００２７】上記構成のリフレッシュタイマの動作を説
明する。
明する。
【００２８】ＲＦ信号がＬレベルの場合には、クロック
調整回路７において、調整用インバータ回路７ａ、７ｂ
を介して出力されたＬレベルがラッチ回路７ｅ、７ｆに
ラッチされる。ただし、この場合には発振器１が発振を
停止しているので、クロック調整回路７の出力は意味を
なさず、リフレッシュタイマもクロック信号を発しな
い。
調整回路７において、調整用インバータ回路７ａ、７ｂ
を介して出力されたＬレベルがラッチ回路７ｅ、７ｆに
ラッチされる。ただし、この場合には発振器１が発振を
停止しているので、クロック調整回路７の出力は意味を
なさず、リフレッシュタイマもクロック信号を発しな
い。
【００２９】ＲＦ信号がＨレベルになると、発振器１が
発振を開始して各分周回路２〜５がそれぞれ１／２ｆ、
１／４ｆ、１／８ｆ及び１／１６ｆの周波数信号を出力
する。また、クロック調整回路７において、ヒューズＦ
Ｓ1、ＦＳ2が切断されず検査用パッド７ｃ、７ｄにもＬ
レベルの電圧が印加されていないものとすると、調整用
インバータ回路７ａ、７ｂの出力がそれぞれ反転し、ラ
ッチ回路７ｅ、７ｆもＬレベルがラッチされるので、出
力段のＮＯＲ回路７ｊのみがＨレベルを出力するように
なる。従って、この場合には、選択回路６が分周回路２
の出力を選択して、リフレッシュタイマから１／２ｆの
周波数のクロック信号が発せられることになる。
発振を開始して各分周回路２〜５がそれぞれ１／２ｆ、
１／４ｆ、１／８ｆ及び１／１６ｆの周波数信号を出力
する。また、クロック調整回路７において、ヒューズＦ
Ｓ1、ＦＳ2が切断されず検査用パッド７ｃ、７ｄにもＬ
レベルの電圧が印加されていないものとすると、調整用
インバータ回路７ａ、７ｂの出力がそれぞれ反転し、ラ
ッチ回路７ｅ、７ｆもＬレベルがラッチされるので、出
力段のＮＯＲ回路７ｊのみがＨレベルを出力するように
なる。従って、この場合には、選択回路６が分周回路２
の出力を選択して、リフレッシュタイマから１／２ｆの
周波数のクロック信号が発せられることになる。
【００３０】ここで、外部から検査用電極等を介して検
査用パッド７ｃにのみＬレベルの電圧を印加すると、調
整用インバータ回路７ａの出力がハイインピーダンスと
なってラッチ回路７ｅがＨレベルをラッチしたままにな
るので、出力段のＮＯＲ回路７ｉのみがＨレベルを出力
し、選択回路６が分周回路３の出力を選択して、リフレ
ッシュタイマから１／４ｆの周波数のクロック信号が発
せられることになる。また、検査用パッド７ｄにのみＬ
レベルの電圧を印加すると、ＮＯＲ回路７ｇのみがＨレ
ベルを出力し、１／１６ｆの周波数のクロック信号が発
せられ、さらに、検査用パッド７ｃ、７ｄに共にＬレベ
ルの電圧を印加すると、ＮＯＲ回路７ｈのみがＨレベル
を出力し、１／８ｆの周波数のクロック信号が発せられ
ることになる。そして、これらは、検査用パッド７ｃ、
７ｄにＬレベルの電圧を印加するのに代えて、対応する
ヒューズＦＳ1、ＦＳ2をそれぞれ切断した場合も同じで
あり、前記表１に示した従来のリフレッシュタイマの場
合と同様にクロック信号の周期を変更することができ
る。
査用パッド７ｃにのみＬレベルの電圧を印加すると、調
整用インバータ回路７ａの出力がハイインピーダンスと
なってラッチ回路７ｅがＨレベルをラッチしたままにな
るので、出力段のＮＯＲ回路７ｉのみがＨレベルを出力
し、選択回路６が分周回路３の出力を選択して、リフレ
ッシュタイマから１／４ｆの周波数のクロック信号が発
せられることになる。また、検査用パッド７ｄにのみＬ
レベルの電圧を印加すると、ＮＯＲ回路７ｇのみがＨレ
ベルを出力し、１／１６ｆの周波数のクロック信号が発
せられ、さらに、検査用パッド７ｃ、７ｄに共にＬレベ
ルの電圧を印加すると、ＮＯＲ回路７ｈのみがＨレベル
を出力し、１／８ｆの周波数のクロック信号が発せられ
ることになる。そして、これらは、検査用パッド７ｃ、
７ｄにＬレベルの電圧を印加するのに代えて、対応する
ヒューズＦＳ1、ＦＳ2をそれぞれ切断した場合も同じで
あり、前記表１に示した従来のリフレッシュタイマの場
合と同様にクロック信号の周期を変更することができ
る。
【００３１】この結果、本実施例によれば、外部から検
査用電極等によって検査用パッド７ｃ、７ｄに適宜Ｌレ
ベルの電圧を印加することにより、ヒューズＦＳ1、Ｆ
Ｓ2を切断したのと同様にリフレッシュタイマのクロッ
ク信号の周期を変更することができるので、実際にヒュ
ーズＦＳ1、ＦＳ2の切断を行う前であってもセルフリフ
レッシュモードの動作試験を行うことができる。
査用電極等によって検査用パッド７ｃ、７ｄに適宜Ｌレ
ベルの電圧を印加することにより、ヒューズＦＳ1、Ｆ
Ｓ2を切断したのと同様にリフレッシュタイマのクロッ
ク信号の周期を変更することができるので、実際にヒュ
ーズＦＳ1、ＦＳ2の切断を行う前であってもセルフリフ
レッシュモードの動作試験を行うことができる。
【００３２】
【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置によれば、制御端子への電圧の印加状
態を変化させるだけで、実際にヒューズを切断すること
なく、リフレッシュタイマのクロック信号の周期を変更
してセルフリフレッシュモードの動作試験を行うことが
できる。
の半導体記憶装置によれば、制御端子への電圧の印加状
態を変化させるだけで、実際にヒューズを切断すること
なく、リフレッシュタイマのクロック信号の周期を変更
してセルフリフレッシュモードの動作試験を行うことが
できる。
【図１】本発明の一実施例に於けるリフレッシュタイマ
のブロック図である。
のブロック図である。
【図２】従来例を示すものであって、リフレッシュタイ
マのブロック図である。
マのブロック図である。
７ｃ 検査用パッド ７ｄ 検査用パッド ＦＳ1 ヒューズ ＦＳ2 ヒューズ Ｑ3 ＮＭＯＳトランジスタ Ｑ6 ＮＭＯＳトランジスタ
Claims (1)
- 【請求項１】リフレッシュを必要とする電荷保持型のメ
モリセルを有し、リフレッシュタイマのクロック信号に
よりリフレッシュ要求を発してアドレスカウンタからの
リフレッシュアドレスに基づいて順次リフレッシュ動作
を行うセルフリフレッシュモードを備え、該リフレッシ
ュタイマの回路中に設けられたヒューズを適宜切断する
ことによってクロック信号の周期を変更することができ
る半導体記憶装置であって、 該リフレッシュタイマのヒューズに直列に接続された常
閉のスイッチ手段、及び該スイッチ手段を開とする電圧
が印加されることができる制御端子を備えている半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003328A JPH05189960A (ja) | 1992-01-10 | 1992-01-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003328A JPH05189960A (ja) | 1992-01-10 | 1992-01-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189960A true JPH05189960A (ja) | 1993-07-30 |
Family
ID=11554291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4003328A Withdrawn JPH05189960A (ja) | 1992-01-10 | 1992-01-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189960A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316963B1 (en) | 1999-08-04 | 2001-11-13 | Nec Corporation | Cycle selection circuit and semiconductor memory storage using the same |
| US6366517B1 (en) | 1997-12-25 | 2002-04-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit capable of readily adjusting circuit characteristic |
| JP2006351066A (ja) * | 2005-06-14 | 2006-12-28 | Fujitsu Ltd | 半導体メモリ |
| JP2009020933A (ja) * | 2007-07-10 | 2009-01-29 | Fujitsu Microelectronics Ltd | 発振装置、発振方法及びメモリ装置 |
| JP2009021707A (ja) * | 2007-07-10 | 2009-01-29 | Fujitsu Microelectronics Ltd | 発振装置、その調整方法及びメモリ装置 |
| JP2017157258A (ja) * | 2016-03-01 | 2017-09-07 | 力晶科技股▲ふん▼有限公司 | セルフリフレッシュ制御装置及び揮発性半導体記憶装置 |
-
1992
- 1992-01-10 JP JP4003328A patent/JPH05189960A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366517B1 (en) | 1997-12-25 | 2002-04-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit capable of readily adjusting circuit characteristic |
| US6316963B1 (en) | 1999-08-04 | 2001-11-13 | Nec Corporation | Cycle selection circuit and semiconductor memory storage using the same |
| JP2006351066A (ja) * | 2005-06-14 | 2006-12-28 | Fujitsu Ltd | 半導体メモリ |
| JP2009020933A (ja) * | 2007-07-10 | 2009-01-29 | Fujitsu Microelectronics Ltd | 発振装置、発振方法及びメモリ装置 |
| JP2009021707A (ja) * | 2007-07-10 | 2009-01-29 | Fujitsu Microelectronics Ltd | 発振装置、その調整方法及びメモリ装置 |
| JP2017157258A (ja) * | 2016-03-01 | 2017-09-07 | 力晶科技股▲ふん▼有限公司 | セルフリフレッシュ制御装置及び揮発性半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |