KR100732428B1 - 반도체 장치 및 반도체 장치 초기 설정 방법 - Google Patents

반도체 장치 및 반도체 장치 초기 설정 방법 Download PDF

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Abstract

본 발명은 동작 개시시에 퓨즈 정보 등을 참조하여 내부 회로를 정확히 초기 설정 가능한 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치는 퓨즈의 절단·비절단 상태에 따라 정보를 기억하는 퓨즈 회로와, 전원 투입 직후에 신호 레벨이 변화하는 파워 온 신호를 생성하는 파워 온 회로와, 파워 온 신호의 신호 레벨 변화로부터 소정 시간을 계시(計時)하는 계시 회로와, 계시 회로가 소정 시간을 계시하면 퓨즈 회로의 정보를 참조하여 초기 설정을 행하는 제어 회로를 포함한다.

Description

반도체 장치 및 반도체 장치 초기 설정 방법{SEMICONDUCTOR DEVICE MAKING RELIABLE INITIAL SETTING}
도 1은 본 발명을 적용한 반도체 기억 장치의 구성을 도시하는 구성도.
도 2는 워드선 용장 판정 회로의 일부 및 리프레시 제어 회로의 구성을 도시하는 구성도.
도 3은 리프레시 제어 회로의 동작을 설명하기 위한 신호 파형도.
도 4는 발진기의 회로 구성을 도시하는 회로도.
도 5는 카운터의 회로 구성을 도시하는 회로도.
도 6은 커맨드부의 회로 구성을 도시하는 회로도.
도 7은 초기화부의 회로 구성을 도시하는 회로도.
도 8은 퓨즈 회로의 회로 구성을 도시하는 회로도.
도 9는 퓨즈 회로의 회로 구성을 도시하는 회로도.
도 10은 용장 퓨즈 및 판정 회로의 회로 구성을 도시하는 회로도.
도 11은 파워 온 리셋 회로의 일례를 도시하는 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 반도체 기억 장치
11 : 어드레스 입력 회로
12 : 컬럼선 용장 판정 회로
13 : 컬럼선 선택 회로
14 : 리프레시 제어 회로
15 : 워드선 용장 판정 회로
16 : 워드선 선택 회로
17 : 데이터 기억 셀
18 : 커맨드 입력 회로
19 : 파워 온 리셋 회로
20 : 데이터 입출력 회로
21 : 증폭 회로
본 발명은 일반적으로 반도체 장치에 관한 것으로서, 상세하게는 내부 퓨즈 등에 의해 장치 초기 설정을 행하는 반도체 장치에 관한 것이다.
반도체 기억 장치 등의 반도체 장치에 있어서는, 장치 내부에 설치한 퓨즈 회로의 퓨즈를 적절하게 절단함으로써 어드레스 용장, 입출력 인터페이스 구성, 리프레시 주기 등을 공장 출하시에 설정한다. 동작시에 반도체 장치가 이 퓨즈 정보를 참조하는 방법으로서는, 상시 퓨즈에 전류를 흐르게 하여 항상 퓨즈 정보를 계속 공급하는 방법과, 장치 동작 개시시에 생성되는 스타터 신호(내부 리셋 신호)를 이용하여 퓨즈 정보를 참조하고 이 정보에 기초하여 내부 회로를 초기 설정하는 방법이 있다.
전자의 방법에서는 퓨즈수가 많아지면 소비 전류가 많아지는 결점이 있다. 또한 후자의 방법에서는 동작시에 퓨즈에 전류가 흐르지 않기 때문에 소비 전류를 삭감할 수 있다는 이점이 있지만, 장치 동작 개시시에 생성되는 내부 리셋 신호의 타이밍이 제조 불균일에 의해 장치마다 달라져 버리는 문제가 있다. 이 제조 불균일 때문에, 경우에 따라서는 내부 전원 전압이 충분히 상승되기 전에 내부 회로에 대한 초기 설정 동작이 실행되어 버린다. 이 결과, 내부 회로를 구성하는 트랜지스터에 따라서는 전원 전압이 충분하지 않고, 본래의 초기 설정과는 다른 상태로 설정되어 오동작을 일으킬 가능성이 있다.
이상을 감안하여, 본 발명은 동작 개시시에 퓨즈 정보 등을 참조하여 내부 회로를 정확히 초기 설정할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 있어서는, 반도체 장치는 퓨즈의 절단·비절단 상태에 따라 정보를 기억하는 퓨즈 회로와, 전원 투입 직후에 신호 레벨이 변화하는 파워 온 신호를 생성하는 파워 온 회로와, 이 파워 온 신호의 신호 레벨 변화로부터 소정 시간을 계시하는 계시 회로와, 이 계시 회로가 소정 시간을 계시하면 상기 퓨즈 회로의 정보를 참조하여 초기 설정을 행하는 제어 회로를 포함하는 것을 특징으로 한다.
소정 실시 형태에 있어서, 상기 계시 회로는 발진기 및 카운터를 포함하는 것을 특징으로 한다. 또한, 상기 반도체 장치는 정보를 기억하는 메모리 셀 어레이와, 이 메모리 셀 어레이의 리프레시 동작을 제어하는 리프레시 제어 회로를 더 포함하며, 상기 발진기 및 카운터는 상기 리프레시 제어 회로가 리프레시 주기를 계시하기 위해 이용하는 발진기 및 카운터인 것을 특징으로 한다.
상기 발명의 반도체 기억 장치에 있어서는, 장치 전원 투입시에 생성되는 파워 온 신호에 따라서 발진기가 동작을 개시하고, 발진기의 발진 신호에 의해 소정 시간을 계시하며, 소정 시간이 경과하면 퓨즈 정보를 참조하여 리프레시 주기나 용장 처리 등의 초기 설정을 실행한다. 이와 같이 본 발명에 있어서는, 퓨즈 정보를 참조하는 타이밍을 종래의 파워 온 신호가 아니라, 예컨대 발진기 등의 계시 장치에 의해 계시된 소정 시간에 생성되는 동작 모드 설정 신호에 의해서 결정하도록 하고 있다. 따라서, 장치 동작 개시시에 생성되는 파워 온 신호의 타이밍이 제조 분균일에 의해서 장치마다 달라져 버리더라도, 내부 전원 전압이 충분히 상승되기 전에 초기 설정 동작이 실행되어 버리는 문제를 피할 수 있다. 이 결과, 본래의 초기 설정과는 다른 상태로 설정되어 오동작이 발생하는 것을 회피할 수 있다. 또한 퓨즈 정보 참조 동작을 실행하기 전까지 경과시키는 상기 소정 시간으로는, 전원 전압이 충분히 상승하여 안정된 회로 동작이 가능한 상태가 되는 시간이면 좋다.
이하에 본 발명의 실시예를 첨부 도면을 이용하여 상세히 설명한다.
또한 이하에 있어서는, 반도체 장치의 예로서 반도체 기억 장치를 이용하여 설명하지만, 설명에서 명백한 바와 같이 본 발명은 이 실시예로 한정되는 것이 아니라, 반도체 장치 일반에 적용 가능한 것이다.
도 1은 본 발명을 적용한 반도체 기억 장치의 구성을 도시하는 구성도이다.
도 1의 반도체 기억 장치(10)는 어드레스 입력 회로(11), 컬럼선 용장 판정 회로(12), 컬럼선 선택 회로(13), 리프레시 제어 회로(14), 워드선 용장 판정 회로(15), 워드선 선택 회로(16), 데이터 기억 셀(17), 커맨드 입력 회로(18), 파워 온 리셋 회로(19), 데이터 입출력 회로(20), 및 증폭 회로(21)를 도시한다.
어드레스 입력 회로(11)는 외부로부터 공급되는 어드레스 신호를 입력 신호로서 수신한다. 어드레스 입력 회로(11)는 컬럼선 선택용 어드레스(acez)를 컬럼선 용장 판정 회로(12)에 공급함과 동시에, 워드선 선택용 어드레스(awez)를 워드선 용장 판정 회로(15)에 공급한다.
커맨드 입력 회로(18)는 외부로부터 커맨드 신호를 수신한다. 이 커맨드 신호는 커맨드 입력 회로(18) 내의 커맨드 디코더에서 디코딩되고, 그 디코딩 결과에 따라서 반도체 기억 장치(10)의 각 부가 지정된 동작을 실행하도록 제어된다. 도 1에 있어서는, 이 제어 부분에 관한 상세한 것은 도시를 생략하고 있다.
파워 온 리셋 회로(19)는 반도체 기억 장치(10)가 스위치 온되면 HIGH가 되는 파워 온 신호(sttx)를 생성하여, 리프레시 제어 회로(14), 컬럼선 용장 판정 회로(12), 및 워드선 용장 판정 회로(15)에 공급한다.
리프레시 제어 회로(14)는 파워 온 리셋 회로(19)로부터 공급되는 파워 온 신호(sttx)에 따라서 동작을 개시하며, 내부에 구비한 발진기의 발진 신호에 기초하여 소정 시간을 계시한다. 이 소정 시간이 경과하면, 리프레시 제어 회로(14)는 내부 퓨즈 정보에 기초하여 리프레시 주기의 내부 설정을 행한다. 또한, 리프레시 제어 회로(14)는 상기 소정 시간이 경과하면, 동작 모드 설정 신호(setfz)를 컬럼선 용장 판정 회로(12) 및 워드선 용장 판정 회로(15)에 공급한다. 또한 장치 기동 후의 통상 동작시에는, 상기한 바와 같이 설정된 리프레시 주기를 내부 발진기의 발진 신호에 기초하여 계시하고, 리프레시 주기마다 리프레시 명령 신호(refz)를 생성하여, 워드선 용장 판정 회로(15)에 공급한다. 이 리프레시 명령 신호(refz)에 따라서 데이터 기억 셀(17)에 대한 리프레시 동작이 실행된다.
컬럼선 용장 판정 회로(12)는 파워 온 리셋 회로(19)로부터의 파워 온 신호(sttx) 및 리프레시 제어 회로(14)로부터의 동작 모드 설정 신호(setfz)에 응답하고, 내부 퓨즈 정보를 참조하여 컬럼 용장의 초기 설정을 행한다. 또한 컬럼선 용장 판정 회로(12)는 어드레스 입력 회로(11)로부터 컬럼선 선택용 어드레스(acez)를 수신하고, 비용장시에는 비용장 컬럼선 선택 어드레스(acz)를 컬럼선 선택 회로(13)에 공급한다. 또한 용장시에는 용장 컬럼선 선택 어드레스(comz)를 컬럼선 선택 회로(13)에 공급한다. 컬럼선 선택 회로(13)는 공급된 컬럼선 선택 어드레스에 기초하여 비용장 컬럼선(c1z) 혹은 용장 컬럼선(rc1z)을 선택 활성화한다.
워드선 용장 판정 회로(15)는 파워 온 리셋 회로(19)로부터의 파워 온 신호(sttx) 및 리프레시 제어 회로(14)로부터의 동작 모드 설정 신호(setfz)에 응답하고, 내부 퓨즈 정보를 참조하여 워드 용장의 초기 설정을 행한다. 또한 워드선 용장 판정 회로(15)는 어드레스 입력 회로(11)로부터 워드선 선택용 어드레스(awez)를 수신하고, 비용장시에는 비용장 워드선 선택 어드레스(awz)를 워 드선 선택 회로(16)에 공급한다. 또한 용장시에는 용장 워드선 선택 어드레스(romz)를 워드선 선택 회로(16)에 공급한다. 워드선 선택 회로(16)는 공급된 워드선 선택 어드레스에 기초하여 비용장 워드선(w1z) 혹은 용장 워드선(rw1z)을 선택 활성화한다.
데이터 기억 셀(17)은 지정된 워드 어드레스에 대응하는 워드선이 선택 활성화되면, 그 워드선에 대응하는 메모리 셀과 비트선을 접속하고, 비트선의 데이터를 감지 증폭기에서 증폭한다. 또한 지정된 컬럼 어드레스에 대응하는 컬럼선이 선택 활성화되면, 그 컬럼선에 대응하는 비트선과 데이터 버스(db)를 접속한다. 데이터 판독시에는 판독된 데이터는 증폭 회로(21)에서 증폭되어, 데이터 입출력 회로(20)로부터 반도체 기억 장치(10)의 외부에 공급된다. 데이터 기록시에는 기록 데이터가 반도체 기억 장치(10)의 외부로부터 데이터 입출력 회로(20) 및 증폭 회로(21)를 통해 데이터 기억 셀(17)에 공급되고, 지정된 컬럼 어드레스 및 지정된 워드 어드레스에 대응하는 메모리 셀에 저장된다.
전술한 바와 같이, 본 발명에 따른 반도체 기억 장치에 있어서는, 장치 전원 투입시에 생성되는 파워 온 신호에 따라서 발진기가 동작을 개시하고, 발진기의 발진 신호에 의해 소정 시간을 계시하며, 소정 시간이 경과하면 퓨즈 정보를 참조하여 리프레시 주기나 용장 처리의 초기 설정을 실행한다. 이와 같이 본 발명에 있어서는, 퓨즈 정보를 참조하는 타이밍을 종래의 파워 온 신호가 아니라, 발진기 등의 계시 장치에 의해 계시된 소정 시간에 생성되는 동작 모드 설정 신호에 의해서 결정하도록 하고 있다. 따라서, 장치 동작 개시시에 생성되는 파워 온 신호의 타이밍 이 제조 불균일에 의해 장치마다 달라져 버리더라도, 내부 전원 전압이 충분히 상승하기 전에 초기 설정 동작이 실행되어 버리는 문제를 피할 수 있다. 이 결과, 본래의 초기 설정과는 다른 상태로 설정되어 오동작이 발생하는 것을 회피할 수 있다. 또한 퓨즈 정보 참조 동작을 실행하기 전까지 경과시키는 상기 소정 시간으로는, 전원 전압이 충분히 상승하여 안정된 회로 동작이 가능한 상태가 되는 시간이라면 좋다.
도 2는 워드선 용장 판정 회로(15)의 일부 및 리프레시 제어 회로(14)의 구성을 도시하는 구성도이다.
도 2에 있어서, 리프레시 제어 회로(14)는 초기화부(31), 발진기(32), 퓨즈 회로(33-1 내지 33-j), 카운터(34-1 내지 34-j), 및 커맨드부(35)를 포함한다. 도 2에 도시된 용장 퓨즈 및 판정 회로(40)는 워드선 용장 판정 회로(15)의 용장 판정과 관련된 부분을 나타내고 있으며, 리프레시 제어 회로(14)의 초기화부(31)로부터 동작 모드 설정 신호(setfz)를 수신하는 구성으로 되어 있다.
도 3은 도 2의 리프레시 제어 회로(14)의 동작을 설명하기 위한 신호 파형도이다. 도 2 및 도 3을 참조하여 이하에 리프레시 제어 회로(14)의 동작을 설명한다.
우선 도 1의 파워 온 리셋 회로(19)가 생성하는 파워 온 신호(sttx)가 초기화부(31), 발진기(32), 및 퓨즈 회로(33-1 내지 33-j)에 공급된다. 이 파워 온 신호(sttx)는 도 3(a)에 도시된 바와 같이, 파워 온 시에 내부 전압이 상승해가서 소정 전압에 도달하면 나타나며, 그 후 HIGH 상태를 유지하는 신호이다. 또한 여기 서, 파워 온 시에 내부 전압이 상승해가는 상황은 예컨대, 신호(scs1z){도 3(e)}나 신호(scsjz){도 3(f)}의 상승 부분에서 볼 수 있다.
발진기(32)는 파워 온 신호(sttx)가 공급되면, 도 3(g)에 도시된 바와 같이 발진을 개시하여 소정 주기의 발진 신호(oscz)를 생성한다. 이 발진 신호(oscz)는 카운터(34-1)에 공급된다. 카운터(34-1 내지 34-j)는 각각 바이너리 카운터이며, 입력 주파수를 1/2로 분주하는 1/2 분주기로서 기능한다. 발진기(32)의 발진 신호(oscz)를 입력받은 카운터(34-1)는 1/2 분주 신호(cnt0z){도 3(h)}를 출력한다. 또한 1/2 분주 신호(cnt0z)를 입력받은 카운터(34-2)는 1/4 분주 신호(cnt1z){도 3(i)}를 출력한다. 이하 마찬가지로 카운터(34-j)는 1/2j 분주 신호(cntjz){도 3(j)}를 출력한다.
카운터(34-j)의 출력 신호(cntjz)는 커맨드부(35)에 공급된다. 커맨드부(35)는 신호(cntjz)의 하강에 응답하여, 펄스 신호(refz){도 3(k) : 도 1에서 설명한 리프레시 명령 신호(refz)와 동일}를 생성한다. 이 펄스 신호(refz)는 각 리프레시 주기의 마지막에 매회 HIGH가 되는 신호이다. 펄스 신호(refz)는 커맨드부(35)로부터 초기화부(31)에 공급된다.
초기화부(31)는 펄스 신호(refz)에 응답하여, 동작 모드 설정 신호(setfz)를 생성한다. 펄스 신호(refz)는 신호(cntjz)의 하강에 응답하여 초기 설정시에 생성됨과 동시에, 그 후는 설정된 리프레시 주기의 간격으로 매회 생성되지만, 동작 모드 설정 신호(setfz)는 최초의 펄스 신호(refz)에만 응답하여 생성된다. 따라서, 동작 모드 설정 신호(setfz)는 도 3(c)에 도시한 바와 같이, 장치 동작 개시로부터 소정 시간 후에 한번만 HIGH가 되는 펄스 신호이다. 또한 초기화부(31)는 파워 온 신호(sttx)의 반전 신호에 대응하는 신호와 펄스 신호(refz)와의 OR을 취하여, 전원 투입 초기시에 HIGH로 향하는 동시에 펄스 신호(refz)가 HIGH의 타이밍에서 HIGH가 되는 카운터 리셋 신호(rdfz){도 3(b)}를 생성한다. 이 카운터 리셋 신호(rdfz)에 의해 전원 투입 초기시 및 각 리프레시 주기 후에 모든 카운터(34-1 내지 34-j)가 퓨즈 회로(33-1 내지 33-j)에 따라서 소정 상태로 리셋된다.
퓨즈 회로(33-1 내지 33-j)는 초기화부(31)로부터 동작 모드 설정 신호(setfz)를 수신하고, 내부의 퓨즈의 접속 상태에 따라서 카운터 리셋 신호(scs0z 내지 scsjz){도 3(d) 내지 (f)}를 설정한다. 이 카운터 리셋 신호가 LOW이면 대응하는 카운터는 출력이 LOW가 되도록 리셋되고, 카운터 리셋 신호가 HIGH이면 대응하는 카운터는 출력이 HIGH가 되도록 리셋된다.
이와 같이 하여 본 발명에 따른 반도체 기억 장치에 있어서는, 장치 전원 투입시에 생성되는 파워 온 신호에 따라서 발진기가 동작을 개시하고, 발진기의 발진 신호에 의해 소정 시간을 계시하며, 소정 시간이 경과하면 퓨즈 정보를 참조하여 리프레시 주기의 초기 설정을 실행한다. 즉, 퓨즈 회로(33-1 내지 33-j)가 초기화부(31)로부터 동작 모드 설정 신호(setfz)를 수신하면, 내부의 퓨즈의 접속 상태에 따라서 카운터 리셋 신호(scs0z 내지 scsjz)를 설정한다. 이것에 의해, 카운터(34-1 내지 34-j)가 리셋되었을 때의 초기 상태를 퓨즈의 접속 상태에 따라서 결정하고, 퓨즈 상태로 따른 소정의 리프레시 주기를 설정할 수 있다.
또한, 도 2에 도시된 바와 같이, 동작 모드 설정 신호(setfz)는 용장 퓨즈 및 판정 회로(40)에도 공급된다. 용장 퓨즈 및 판정 회로(40)는 내부의 퓨즈의 접속 상태에 따라서 용장 처리의 초기 설정을 행한다.
이하에 도 2의 각 부의 상세한 회로 구성에 대하여 설명한다.
도 4는 발진기(32)의 회로 구성을 도시하는 회로도이다.
발진기(32)는 PMOS 트랜지스터(50)와, 게이트 기능이 부착된 인버터(51)와, 인버터(52 내지 58)와, NMOS 트랜지스터(59)를 포함한다. 파워 온 신호(sttx)가 HIGH가 되면, 게이트이 기능이 부착된 인버터(51)의 게이트가 개방되고, 인버터(51 내지 55)로 링 발진기가 구성되어, 발진 동작을 개시한다. 발진 신호(oscz)는 카운터(34-1)에 공급된다.
도 5는 카운터(34-1)의 회로 구성을 도시하는 회로도이다. 각 카운터(34-1 내지 34-j)는 도 5에 도시된 회로로 이루어진다.
카운터는 NAND 회로(61 내지 66), 인버터(67 내지 70), 및 트랜스퍼게이트(71 내지 74)를 포함한다. 트랜스퍼게이트(71 내지 74)의 각각은 PMOS 트랜지스터 및 NMOS 트랜지스터의 병렬 접속으로 구성된다.
카운터 동작시에 카운터 리셋 신호(rdfz)는 LOW이며, NAND 회로(61 및 62)는 HIGH를 출력한다. 따라서, NAND 회로(63 내지 66)는 한 쪽 입력이 HIGH로 고정되기 때문에, 다른 한 쪽의 입력에 대한 인버터로서 동작한다. NAND 회로(63 및 64)가 제1 래치를 구성하고, NAND 회로(65 및 66)가 제2 래치를 구성한다. 이 2개의 래치 사이에서 발진 신호(oscz)에 동기하여 트랜스퍼게이트(71 내지 74)를 개폐하여, 래 치에서 래치로의 데이터 전송을 반복한다. 발진 신호(oscz)가 HIGH일 때에는, 제2 래치의 데이터가 카운터 출력 신호(cnt0z)로서 출력되고, 발진 신호(oscz)가 LOW일 때에는, 제1 래치의 데이터가 카운터 출력 신호(cnt0z)로서 출력된다.
카운터 출력 신호(cnt0z)가 제1 래치의 데이터에서 제2 래치의 데이터로 전환될 때에는, 이 출력 신호의 논리치는 변화하지 않는다. 또한 카운터 출력 신호(cnt0z)가 제2 래치의 데이터에서 제1 래치의 데이터로 전환될 때에는, 이 출력 신호의 논리치는 HIGH에서 LOW 혹은 LOW에서 HIGH로 전환된다.
상기 동작에 의해, 카운터 출력 신호(cnt0z)는 발진 신호(oscz)의 1/2 분주 신호가 된다. 또한 카운터(34-2 내지 34-j)의 동작도 동일하며, 단지 발진 신호(oscz)가 아니라 전단(前段) 카운터의 출력이 입력 신호로서 공급된다.
도 6은 커맨드부(35)의 회로 구성을 도시하는 회로도이다.
도 6의 커맨드부(35)는 인버터(81 내지 84), NOR 회로(85), 및 NAND 회로(86)를 포함한다.
카운터(34-j)의 출력 신호(cntjz)가 하강하면, NOR 회로(85)의 출력이 HIGH가 된다. 또한 신호(cntjz)의 하강이 인버터(81 내지 83)에 전파되어 소정의 지연 시간 후에 상승 신호로서 NOR 회로(85)의 다른 한 쪽의 입력에 공급된다. 이것에 의해, NOR 회로(85)의 출력이 하강한다. 즉, NOR 회로(85)의 출력은 카운터(34-j)의 출력 신호(cntjz)의 하강에 응답하여 소정 기간만 HIGH가 되는 펄스 신호이다. 이 펄스 신호가 파워 온 신호(sttx)가 HIGH일 때에, NAND 회로(86) 및 인버터(84)를 통해 펄스 신호(리프레시 명령 신호)(refz)로서 출력된다.
이 펄스 신호(refz)는 초기화부(31)에 공급된다.
도 7은 초기화부(31)의 회로 구성을 도시하는 회로도이다.
도 7의 초기화부(31)는 NAND 회로(91 내지 95) 및 인버터(96 내지 101)를 포함한다.
NAND 회로(94) 및 인버터(97)로 파워 온 신호(sttx) 및 펄스 신호(refz)의 AND를 취한다. 양 신호가 HIGH가 되었을 때에만 NAND 회로(93)의 한 쪽 입력인 인버터(97)의 출력이 HIGH가 된다. 이 때, NAND 회로(93)의 다른 한 쪽 입력인 인버터(96)의 출력이 HIGH인 경우, 인버터(97)의 HIGH 출력이 동작 모드 설정 신호(setfz)로서 출력된다.
인버터(96)의 출력을 결정하는 것은 NAND 회로(91 및 92)로 이루어지는 래치에 저장되는 데이터이다. 전원 투입 후의 초기 상태에서는, 파워 온 신호(sttx)의 초기 LOW 상태에 따라서, NAND 회로(91)의 출력은 HIGH, NAND 회로(92)의 출력은 LOW가 되고, 이것이 유지된다. 즉, 인버터(96)의 출력은 HIGH이다. 이 때 펄스 신호(refz)가 HIGH가 되면, 인버터(97)의 출력이 HIGH가 되고, 이 HIGH 신호가 동작 모드 설정 신호(setfz)로서 출력된다. 또한 이 때, NAND 회로(94)의 출력이 LOW가 됨에 따라서 래치의 상태가 반전되어, NAND 회로(92)의 출력이 HIGH가 되고, 이 상태가 그 후 유지된다. 즉, 그 후는 인버터(96)의 출력은 LOW가 되고, 펄스 신호(refz)가 HIGH로 되어도 동작 모드 설정 신호(setfz)는 출력되지 않는다.
따라서, 동작 모드 설정 신호(setfz)는 펄스 신호(refz)의 최초 펄스에 대해서만 HIGH가 되는 신호이다.
또한 인버터(99 내지 101)와 NAND 회로(95)는 파워 온 신호(sttx)의 반전 신호와 펄스 신호(refz)와의 OR을 취하여, 카운터 리셋 신호(rdfz)로서 출력한다. 즉, 파워 온 신호(sttx)가 HIGH 고정인 상태에서는, 펄스 신호(refz)를 그대로 출력하게 된다.
동작 모드 설정 신호(setfz)는 각 퓨즈 회로(33-1 내지 33-j)에 공급되고, 카운터 리셋 신호(rdfz)는 각 카운터(34-1 내지 34-j)에 공급된다.
도 8은 퓨즈 회로(33-1)의 회로 구성을 도시하는 회로도이다.
도 8의 퓨즈 회로(33-1)는 PMOS 트랜지스터(111 및 112)와, NMOS 트랜지스터(113)와, NAND 회로(114 및 115)와, 퓨즈(116)를 포함한다.
전원 투입 직후의 상태에서는, 동작 모드 설정 신호(setfz)가 LOW이며, NMOS 트랜지스터(113)는 비도통 상태이다. 따라서, 퓨즈(116)의 상태에 관계없이 노드(N)의 전위는 HIGH이다. 또한 파워 온 신호(sttx)의 초기 LOW 상태에 따라서 NAND 회로(114)의 출력이 HIGH가 되고, 카운터 리셋 신호(scs0z)는 LOW가 된다. 이 상태가 NAND 회로(114 및 115)로 이루어지는 래치에 저장된다.
그 후 동작 모드 설정 신호(setfz)가 HIGH가 되면, 퓨즈(116)의 상태에 따라서 노드(N)의 전위가 달라진다. 퓨즈(116)가 절단되어 있을 때에는, 노드(N)의 전위는 그대로 HIGH이며, 카운터 리셋 신호(scs0z)는 LOW로 설정된다(그대로 LOW이다). 퓨즈(116)가 비절단일 때에는, 노드(N)의 전위는 LOW가 되고, 카운터 리셋 신호(scs0z)는 HIGH로 설정된다.
이 카운터 리셋 신호(scs0z)는 리셋시의 카운터 상태를 결정하는 신호로서, 카운터(34-1)에 공급된다.
도 9는 퓨즈 회로(33-j)의 회로 구성을 도시하는 회로도이다. 퓨즈 회로(33-1) 이외의 퓨즈 회로(33-2) 내지 퓨즈 회로(33-j)는 도 9의 구성을 갖는다.
도 9의 퓨즈 회로(33-j)의 회로 구성은 도 8의 퓨즈 회로(33-1)의 회로 구성과 대략 동일하며, 카운터 리셋 신호로서 NAND 회로(115)의 출력이 아니라 NAND 회로(114)의 출력을 이용하는 점만이 다르다. 따라서, 전원 투입 직후이면서 퓨즈 정보를 판독하기 전의 상태에서는, HIGH의 카운터 리셋 신호가 카운터에 공급된다. 따라서, 발진기 발진에 의해 전원 투입 후에 최초로 카운터가 동작할 때에는, 카운터(34-2 내지 34-j)는 출력이 HIGH가 되도록 초기 설정된다.
퓨즈 정보에 기초하여 카운터 리셋 신호를 설정한 후에는, 이 퓨즈 설정에 따라서 리셋시의 카운터 상태가 달라진다. 이와 같이 하여 발진기가 지정하는 타이밍에 있어서 퓨즈 절단 상태를 참조하여 카운터의 초기값을 설정하고, 리프레시 주기를 원하는 값으로 제어하는 것이 가능하게 된다.
도 10은 용장 퓨즈 및 판정 회로(40)의 회로 구성을 도시하는 회로도이다.
도 10의 용장 퓨즈 및 판정 회로(40)는 비트 퓨즈 회로(120-1 내지 120-8), 용장 판정 회로(121), NAND 회로(151 내지 153), 인버터(154), NOR 회로(155 및 156), 및 NAND 회로(157)를 포함한다.
비트 퓨즈 회로(120-1 내지 120-8)는 워드 어드레스의 각 비트에 대하여 퓨즈 정보를 설정하고, 용장 어드레스를 지정하기 위한 회로이다. 비트 퓨즈 회로(120-1 내지 120-8)는 모두 동일한 회로 구성을 갖는다. 용장 판정 회로(121) 는 비트 퓨즈 회로(120-1 내지 120-8)가 설정하는 워드 어드레스에 대하여 용장 처리를 실시하는지의 여부를 설정하는 회로이다.
용장 판정 회로(121)는 PMOS 트랜지스터(141 및 142), NMOS 트랜지스터(143), NAND 회로(144 및 145), 및 퓨즈(f0)를 포함한다.
전원 투입 직후의 상태에서는, 동작 모드 설정 신호(setfz)가 LOW이며, NMOS 트랜지스터(143)는 비도통 상태이다. 따라서, 퓨즈(f0)의 상태에 관계없이, 노드(N)의 전위는 HIGH이다. 또한, 파워 온 신호(sttx)의 초기 LOW 상태에 따라서 NAND 회로(145)의 출력이 HIGH가 되고, 파워 온 신호(sttx)가 HIGH가 되어도 이 상태가 NAND 회로(144 및 145)로 이루어지는 래치에 저장된다. 따라서, 용장 판정 회로(121)는 HIGH를 출력한다.
그 후 동작 모드 설정 신호(setfz)가 HIGH가 되면, 퓨즈(f0)의 상태에 따라서 노드(N)의 전위가 달라진다. 퓨즈(f0)가 절단되어 있을 때에는, 노드(N)의 전위는 그대로 HIGH이며, 용장 판정 회로(121)의 출력은 HIGH로 설정된다(그대로 HIGH이다). 퓨즈(f0)가 비절단일 때에는, 노드(N)의 전위는 LOW가 되고, 용장 판정 회로(121)의 출력은 LOW로 설정된다.
비트 퓨즈 회로(120-1 내지 120-8)가 설정하는 워드 어드레스에 대하여 용장 처리를 실시하는 경우에는, 용장 판정 회로(121)에 있어서 퓨즈(f0)를 절단하고, HIGH 출력을 NAND 회로(151)에 공급한다.
비트 퓨즈 회로(120-1 내지 120-8)는 동일한 구성이기 때문에, 비트 퓨즈 회로(120-1)를 설명한다.
비트 퓨즈 회로(120-1)는 PMOS 트랜지스터(131 및 132), NMOS 트랜지스터(133), NAND 회로(134 및 135), 퓨즈(f1), PMOS 트랜지스터(136 및 137), NMOS 트랜지스터(138 및 139), 및 인버터(140)를 포함한다. PMOS 트랜지스터(131 및 132), NMOS 트랜지스터(133), NAND 회로(134 및 135), 및 퓨즈(f1)로 이루어지는 회로 부분에 관해서는, 용장 판정 회로(121)와 동일하기 때문에 상세한 설명은 생략한다.
퓨즈(f1)가 절단되어 있을 때에는, NAND 회로(134 및 135)의 출력은 각각 LOW 및 HIGH이며, PMOS 트랜지스터(136) 및 NMOS 트랜지스터(138)로 이루어지는 트랜스퍼게이트를 통해 어드레스 신호(ra09x)가 비트 퓨즈 회로(120-1)로부터 출력된다. 또한 퓨즈(f1)가 비절단일 때에는, NAND 회로(134 및 135)의 출력은 각각 HIGH 및 LOW이며, PMOS 트랜지스터(137) 및 NMOS 트랜지스터(139)로 이루어지는 트랜스퍼게이트를 통해 어드레스 신호(ra09x)의 반전 신호가 비트 퓨즈 회로(120-1)로부터 출력된다.
따라서, 어드레스 비트가 0인 상태를 지정할 경우에는 퓨즈(f1)를 비절단으로 하고, 어드레스 비트가 1인 상태를 지정할 경우에는 퓨즈(f0)를 절단함으로써, 비트 퓨즈 회로(120-1)의 출력은 항상 HIGH가 된다.
나머지의 비트 퓨즈 회로의 구성·동작은 모두 동일하다.
이와 같이 하여, 용장 판정 회로(121)에 있어서 퓨즈(f0)를 절단함과 동시에, 비트 퓨즈 회로(120-1 내지 120-8)의 퓨즈 상태에 따라서 어드레스를 지정하면, 지정된 워드 어드레스가 입력된 경우만, NAND 회로(151 내지 153)의 모든 입력 이 HIGH가 된다. 이것에 의해서 NAND 회로(157)의 출력(rom00x)은 LOW가 되고, 용장 워드선을 활성화하는 처리가 실행된다.
이와 같이 본 발명에 있어서는, 퓨즈 절단 상태에서 용장 어드레스를 지정하고, 발진기가 지정하는 타이밍에서 퓨즈 절단 정보를 참조하여 초기 설정함으로써 용장 처리를 제어하는 것이 가능하게 된다. 또한 컬럼 용장에 관해서도 구성은 동일하여 그 설명은 생략한다.
도 11은 파워 온 리셋 회로(19)의 일례를 도시하는 회로도이다.
도 11의 파워 온 리셋 회로(19)는 저항(R1 내지 R3), NMOS 트랜지스터(161 및 162), 인버터(163 내지 165)를 포함한다. 전원 투입에 따라 내부 전원 전압(Vii)이 0 V에서 서서히 상승해 가면, 저항(R1 및 R2)에서 분압되는 전압이 서서히 상승하고, NMOS 트랜지스터(162)의 게이트에 인가된다. 내부 전원 전압(Vii)의 분압 전압이 NMOS 트랜지스터(162)의 임계치 전압에 도달하면, NMOS 트랜지스터(162)가 도통하고, 그때까지 LOW이었던 파워 온 신호(sttx)는 HIGH로 변화한다. 이 때 아직 내부 전원 전압(Vii)의 상승은 종료하지 않았기 때문에, 도 3(a)에 도시된 바와 같이, 파워 온 신호(sttx)의 상승 부분은 전원 전압(Vii)의 완만한 상승을 반영한 파형으로 된다.
이 파워 온 신호(sttx)가 전술한 바와 같이, 리프레시 제어 회로(14), 컬럼선 용장 판정 회로(12), 및 워드선 용장 판정 회로(15)에 공급되어 전원 투입시의 설정 동작을 제어한다.
또한 상기 설명에서는, 리프레시 제어 회로(14) 내의 발진기의 발진 신호를 기초로 하여 동작 모드 설정 신호(setfz)를 발생하는 타이밍을 결정하고 있지만, 이 타이밍 결정을 위해 사용하는 회로는 리프레시 제어용의 발진기로 한정되지 않고, 반도체 장치 내에 설치되는 시간 계시를 실행하는 회로이면 임의의 회로라도 상관없다. 또한 퓨즈에 의해 지정하는 정보는 리프레시 주기 및 용장 처리로서 설명했지만, 이것으로 한정되지 않고, 예컨대 입출력 인터페이스 구성의 선택에 퓨즈 정보를 이용하는 경우에도 본 발명을 적용할 수 있다. 또한 설정 정보를 지정하는 방식으로서는, 퓨즈 회로에 의한 방식으로 한정되지 않고, 예컨대 ROM에 미리 기록된 정보를 참조하여 장치 내의 초기 설정을 하는 경우라도 본 발명을 적용할 수 있음은 통상의 기술력을 가진 당업자라면 명백하다. 그와 같이 퓨즈 이외의 ROM 등의 기억 수단을 이용한 정보를 판독하는 경우에 이용하는 구성은 본 실시예의 기재를 기초로 하면 용이하게 실시할 수 있고, 그와 같은 구성도 본 발명의 의도하는 범위 내에 포함되는 것이다.
이상, 본 발명을 실시예에 기초하여 설명했지만, 본 발명은 상기 실시예로 한정되지 않으며, 특허 청구의 범위에 기재된 범위 내에서 다양한 변형이 가능하다.
본 발명에 있어서는, 장치 전원 투입시에 생성되는 파워 온 신호에 따라서 발진기가 동작을 개시하고, 발진기의 발진 신호에 의해 소정 시간을 계시하며, 소정 시간이 경과하면 퓨즈 정보를 참조하여 리프레시 주기나 용장 처리 등의 초기 설정을 실행한다. 이와 같이 본 발명에 있어서는, 퓨즈 정보를 참조하는 타이밍을 종래의 파워 온 신호가 아니라, 예컨대 발진기 등의 계시 장치에 의해 계시된 소정 시간에 생성되는 동작 모드 설정 신호에 의해서 결정하도록 하고 있다. 따라서, 장치 동작 개시시에 생성되는 파워 온 신호의 타이밍이 제조 불균일에 의해서 장치마다 달라져 버리더라도, 내부 전원 전압이 충분히 상승하기 전에 초기 설정 동작이 실행되어 버리는 문제를 피할 수 있다. 이 결과, 본래의 초기 설정과는 다른 상태로 설정되어 오동작이 발생하는 것을 회피할 수 있다.

Claims (8)

  1. 퓨즈의 절단·비절단 상태에 따라 정보를 기억하는 퓨즈 회로와,
    전원 투입 직후에 신호 레벨이 변화하는 파워 온 신호를 생성하는 파워 온 회로와,
    상기 파워 온 신호의 신호 레벨 변화로부터 소정 시간을 계시(計時)하는 계시 회로와,
    상기 계시 회로가 소정 시간을 계시하면 상기 퓨즈 회로의 정보를 참조하여 초기 설정을 행하는 제어 회로와,
    정보를 기억하는 메모리 셀 어레이와,
    이 메모리 셀 어레이의 리프레시 동작을 제어하는 리프레시 제어 회로
    를 포함하고,
    상기 계시 회로는 상기 리프레시 제어 회로가 리프레시 주기를 계시하기 위해 이용하는 발진기 및 카운터인 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제어 회로는 상기 퓨즈 회로의 정보를 참조하여 상기 리프레시 제어 회로의 리프레시 주기를 초기 설정하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    용장 어드레스를 처리하는 용장 회로를 더 포함하며,
    상기 제어 회로는 상기 퓨즈 회로의 정보를 참조하여 상기 용장 회로를 초기 설정하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제어 회로는 상기 퓨즈 회로의 정보를 참조하여 입출력 인터페이스 구성을 초기 설정하는 것을 특징으로 하는 반도체 장치.
  6. 정보를 기억하는 메모리 셀 어레이와, 이 메모리 셀 어레이의 리프레시 동작을 제어하는 리프레시 제어 회로를 포함하는 반도체 장치에 있어서,
    전원 투입 직후에 신호 레벨이 변화하는 신호를 생성하는 단계와,
    상기 리프레시 제어 회로가 리프레시 주기를 계시하기 위해 이용하는 발진기 및 카운터를 이용하여, 상기 신호의 신호 레벨 변화로부터 소정 시간을 계시하는 단계와,
    상기 소정 시간이 경과하면 미리 설정된 기억 정보를 참조하여 내부 회로를 초기 설정하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 초기 설정 방법.
  7. 제6항에 있어서,
    상기 내부 회로를 초기 설정하는 단계는 메모리 셀의 리프레시 주기를 초기 설정하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 초기 설정 방법.
  8. 제6항에 있어서,
    상기 내부 회로를 초기 설정하는 단계는 용장 처리를 초기 설정하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 초기 설정 방법.
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