JP4500389B2 - ダイナミック・ランダムアクセスメモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ダイナミック・ランダムアクセスメモリ（以下、「ＤＲＡＭ」という）、特にセルフリフレッシュ機能を有するＤＲＡＭのリフレッシュ動作の周期制御に関するものである。
【０００２】
【従来の技術】
図２は、従来のセルフリフレッシュ機能を有するＤＲＡＭの概略の構成図である。
このＤＲＡＭは、時分割多重されたアドレス信号Ａ０〜Ａ９が与えられる行アドレスバッファ１と列アドレスバッファ２を有している。行アドレスバッファ１は、行アドレスを保持するもので、この出力側に行デコーダ３とワードドライバ４を介して、メモリセルアレイ５のワード線が接続されている。メモリセルアレイ５は、記憶内容保持のために周期的に再書き込みが必要なメモリセルを、行列状に配置したものである。
列アドレスバッファ２は、列アドレスを保持するもので、この出力側に列デコーダ６が接続されている。列デコーダ６の出力側にセンスアンプ７を介してメモリセルアレイ５のビット線が接続されている。センスアンプ７は、列デコーダ６で選択されたビット線に対応するメモリセルアレイ５の記憶内容の読み出し及び書き込みを行うものである。センスアンプ７には入出力セレクタ８が接続され、この入出力セレクタ８に、内部データバスを介して入力データバッファ９及び出力データバッファ１０が接続されている。入力データバッファ９と出力データバッファ１０は、外部データバスとの間でデータ信号ＤＱ１〜ＤＱ１６の受け渡しを行うものである。
【０００３】
このＤＲＡＭには、行アドレスと列アドレスを識別するためのＲＡＳ（行アドレス・ストローブ）信号とＣＡＳ（列アドレス・ストローブ）信号の２つの制御信号が与えられるようになっている。ＣＡＳ信号は入出力コントローラ１１とタイミングジェネレータ１２に、ＲＡＳ信号はタイミングジェネレータ１２に与えられている。入出力コントローラ１１は、書き込みイネーブル信号ＷＥと読み出しイネーブル信号ＯＥに従って、入出力セレクタ８、入力データバッファ９、及び出力データバッファ１０の制御を行うものである。
【０００４】
タイミングジェネレータ１２は、ＲＡＳ信号とＣＡＳ信号のタイミング条件に基づいて、メモリセルアレイ５の記憶内容を正しく維持するセルフリフレッシュ動作を開始させるためのセルフリフレッシュ信号ＳＲＦを出力するものである。セルフリフレッシュタイマ回路１３は、例えばリング発振回路等で構成され、セルフリフレッシュ信号ＳＲＦが与えられたときに、セルフリフレッシュ動作を行うためのタイミング信号ＴＩＭを生成するものである。タイミング信号ＴＩＭは、リフレッシュ制御クロック１４に与えられるようになっている。リフレッシュ制御クロック１４は、タイミング信号ＴＩＭと、タイミングジェネレータ１２からの制御とに基づいてリフレッシュ用のクロック信号を生成し、内部アドレスコントローラ１５に与えるものである。内部アドレスコントローラ１５は、セルフリフレッシュ動作時にリフレッシュ用の行アドレスを生成し、生成したリフレッシュ用の行アドレスを行アドレスバッファ１に与えるものである。
このようなＤＲＡＭでは、先ず、ＲＡＳ信号によって行アドレスが行アドレスバッファ１に取り込まれ、行デコーダ３によって解読され、ワードドライバ４によって特定のワード線が選択されて活性化される。次いで、ＣＡＳ信号によって列アドレスが列アドレスバッファ２に取り込まれ、列デコーダ６によって解読され、特定のビット線が選択される。このようにしてアドレス信号Ａ０〜Ａ９で指定された特定のメモリセルの情報がセンスアンプ７で読み出され、入出力セレクタ８を介して出力データバッファ１０に送られる。また、書き込みの場合は、書き込みイネーブル信号ＷＥによって入力データバッファ９が動作して、外部データバス上のデータ信号ＤＱ１〜ＤＱ１６が、入出力セレクタ８を介してアドレス信号Ａ０〜Ａ９で指定された特定のメモリセルに格納される。
【０００５】
一方、ＲＡＳ信号とＣＡＳ信号が所定の条件を満たすと、セルフリフレッシュ動作が開始される。例えば、ＣＡＳ信号が活性化された後、ＲＡＳ信号が活性化され、この活性化状態が１０μｓ継続すると、タイミングジェネレータ１２からセルフリフレッシュ信号ＳＲＦが出力される。これにより、セルフリフレッシュタイマ回路１３が作動し、例えば１００μｓの周期でタイミング信号ＴＩＭが生成される。リフレッシュ制御クロック１４では、タイミングジェネレータ１２の制御とタイミング信号ＴＩＭとに基づいて、リフレッシュ用のクロック信号が生成され、内部アドレスコントローラ１５に与えられる。内部アドレスコントローラ１５では、リフレッシュ制御クロック１４から与えられたクロック信号によってアドレスカウンタがカウントアップされ、そのカウント値が行アドレスバッファ１へ出力される。これにより、メモリセルアレイ５のワード線が順次活性化され、この活性化されたワード線に接続されたメモリセルのリフレッシュ動作が行われる。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来のＤＲＡＭでは、次のような課題があった。
即ち、セルフリフレッシュタイマ回路１３は、所定の周期のタイミング信号ＴＩＭを生成するためにリング発振回路等を用いていた。リング発振回路は、インバータ等の反転増幅回路を奇数段ループ状に接続して帰還回路を構成し、そのループ遅延時間に基づいた周期で発振を行うものである。反転増幅回路の遅延時間は、製造プロセスによるばらつきが多く、かつ一般的に調整は不可能である。このため、タイミング信号ＴＩＭの周期が所定の時間よりも長くなると、メモリセルの記憶内容の維持が困難となって記憶内容が失われてしまうおそれがあり、周期が短くなると必要以上の頻度でリフレッシュ動作が行われて消費電力が増加するという課題があった。
本発明は、前記従来技術が持っていた課題を解決し、セルフリフレッシュ動作の周期の調整が可能なＤＲＡＭを提供するものである。
【０００７】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、外部から入力される制御信号が所定の条件を満たしたときに生成されるセルフリフレッシュ信号が与えられると、メモリセルの記憶内容を維持するために一定周期で内部タイミング信号を生成してリフレッシュ動作を行うＤＲＡＭにおいて、前記内部タイミング信号における周期測定用の起動信号を外部から印加するための入力電極と、前記セルフリフレッシュ信号が与えられたときに、前記一定周期の前記内部タイミング信号を生成し、前記起動信号が印加されたときに、前記内部タイミング信号に対応したモニタ出力信号を出力するタイマ回路と、前記起動信号及び前記モニタ出力信号を入力し、前記起動信号が印加された後、前記タイマ回路で生成された前記内部タイミング信号の最初の１周期に対応した周期測定用出力信号を生成する出力手段と、前記周期測定用出力信号を外部に出力するための出力電極とを備えている。
ここで、前記タイマ回路は、伝搬遅延時間の調整が可能な可変遅延反転増幅器を少なくとも１個含む奇数個の反転増幅器がループ状に接続されて構成され、前記セルフリフレッシュ信号が与えられたとき又は前記起動信号が印加されたときに発振して発振信号を出力するリング発振器と、前記発振信号を分周して前記一定周期の前記内部タイミング信号を出力する分周部と、前記発振信号を入力して前記発振信号に同期したパルス信号を生成して出力するパルス生成部と、前記パルス信号によりリセットされ、前記起動信号によりセットされて前記モニタ出力信号を出力するフリップフロップ（以下「ＦＦ」という）と、を有している。
【０００８】
第２の発明は、前記第１の発明のＤＲＡＭにおいて、前記可変遅延反転増幅器は、キャパシタ並びに直列接続された第１、第２及び第３の抵抗で構成された遅延回路と、前記第１の抵抗に並列接続されて該第１の抵抗を短絡する第１のヒューズと、前記第２の抵抗に並列接続され、第２のヒューズが切断されたときに該第２の抵抗を短絡状態にするヒューズ回路と、を有している。
【０００９】
【発明の実施の形態】
図１は、本発明の実施形態を示すセルフリフレッシュ機能を有するＤＲＡＭの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。このＤＲＡＭは、図２におけるセルフリフレッシュタイマ回路１３に代えて、測定及び調整機能が付加されたタイマ回路（例えば、セルフリフレッシュタイマ回路）１００を設けると共に、リフレッシュ周期測定用の出力信号ＯＵＴを出力する出力手段（例えば、出力回路）２００を追加した構成となっている。
このＤＲＡＭは、図２のＤＲＡＭと同様に、時分割多重されたアドレス信号Ａ０〜Ａ９が与えられる行アドレスバッファ１と列アドレスバッファ２を有している。行アドレスバッファ１は、行アドレスとして与えられたアドレス信号Ａ０〜Ａ９を保持するもので、この出力側に行デコーダ３とワードドライバ４を介してメモリセルアレイ５のワード線が接続されている。メモリセルアレイ５は、記憶内容保持のために周期的に再書き込みが必要なメモリセルを、ワード線とビット線の交差箇所に行列状に配置したものである。行デコーダ３は行アドレスを解読するものであり、ワードドライバ４は解読された行アドレスに対応するメモリセルアレイ５のワード線を駆動するものである。
【００１０】
列アドレスバッファ２は、列アドレスとして与えられたアドレス信号Ａ０〜Ａ９を保持するもので、この出力側に列デコーダ６が接続されている。列デコーダ６は列アドレスを解読するものであり、この出力側にセンスアンプ７を介してメモリセルアレイ５のビット線が接続されている。センスアンプ７は、列デコーダ６で選択されたビット線に対応するメモリセルの記憶内容の読み出しと書き込みを行うものである。センスアンプ７には、メモリセルアレイ５に対するデータの入出力を切り替えるための入出力セレクタ８が接続され、この入出力セレクタ８に、内部データバスを介して入力データバッファ９と出力データバッファ１０が接続されている。入力データバッファ９と出力データバッファ１０は、外部データバスとの間でデータ信号ＤＱ１〜ＤＱ１６の受け渡しを行うものである。
このＤＲＡＭには、外部から行アドレスと列アドレスを識別するためのＲＡＳ信号とＣＡＳ信号の２つの制御信号が与えられるようになっている。ＣＡＳ信号は入出力コントローラ１１とタイミングジェネレータ１２に、ＲＡＳ信号はタイミングジェネレータ１２に、それぞれ与えられている。入出力コントローラ１１は、書き込みイネーブル信号ＷＥ、及び読み出しイネーブル信号ＯＥに従って、入出力セレクタ８、入力データバッファ９及び出力データバッファ１０の制御を行うものである。タイミングジェネレータ１２は、ＲＡＳ信号とＣＡＳ信号のタイミング条件に基づいて、メモリセルアレイ５の記憶内容を正しく維持するセルフリフレッシュ動作を開始させるためのセルフリフレッシュ信号ＳＲＦを出力してセルフリフレッシュタイマ回路１００に与えるものである。
【００１１】
セルフリフレッシュタイマ回路１００は、セルフリフレッシュ信号ＳＲＦが与えられたときに、所定の周期でセルフリフレッシュ動作を行うためのタイミング信号ＴＩＭを生成するものである。また、セルフリフレッシュタイマ回路１００は、外部からこのタイミング信号ＴＩＭの周期を測定するために起動信号（例えば、モニタトリガ信号）ＭＯＮが与えられたときに、そのタイミング信号ＴＩＭに対応したモニタ出力信号ＭＯＴを出力する機能を有している。タイミング信号ＴＩＭはリフレッシュ制御クロック１４に与えられ、モニタ出力信号ＭＯＴは出力回路２００に与えられるようになっている。
リフレッシュ制御クロック１４は、タイミング信号ＴＩＭと、タイミングジェネレータ１２からの制御に基づいてリフレッシュ用のクロック信号を生成し、内部アドレスコントローラ１５に与えるものである。内部アドレスコントローラ１５は、セルフリフレッシュ動作時にリフレッシュ用の行アドレスを生成し、外部からアドレス信号Ａ０〜Ａ９として与えられる行アドレスに代えて、行アドレスバッファ１にこのリフレッシュ用の行アドレスを与えるものである。
出力回路２００は、モニタトリガ信号ＭＯＮ、モニタ出力信号ＭＯＴ、入出力コントローラ１１から出力されるデータ出力イネーブル信号ＤＯＥ、及び内部データバス上のデータ信号ＤＡＴに基づいて、タイミング信号ＴＩＭの周期に対応した出力信号ＯＵＴを生成して出力するものである。
【００１２】
図３は、図１中のセルフリフレッシュタイマ回路１００の一例を示す回路図である。
このセルフリフレッシュタイマ回路１００は、外部からモニタトリガ信号ＭＯＮを印加するための入力電極１０１を備えている。入力電極１０１は、２入力の否定的論理和ゲート（以下、「ＮＯＲ」という）１１０の第１の入力端子に接続され、このＮＯＲ１１０の第２の入力端子にはセルフリフレッシュ信号ＳＲＦが与えられるようになっている。ＮＯＲ１１０の出力側は発振部１２０及び分周部１４０に接続され、このＮＯＲ１１０からリセット信号ＲＳＴが与えられるようになっている。
発振部１２０は、第１の入力端子にリセット信号ＲＳＴが与えられる２入力のＮＯＲ１２１と、このＮＯＲ１２１の出力側に縦続接続された偶数個の反転増幅回路１３０をループ状に接続したリング発振回路で構成されている。最終段の反転増幅回路１３０の出力信号は、ＮＯＲ１２１の第２の入力端子にフィードバックされて発振信号ＯＳＣが生成されると共に、この発振信号ＯＳＣが分周部１４０及びパルス生成部１５０に与えられるようになっている。
【００１３】
分周部１４０は、縦続接続された３段のＦＦ１４１，１４２，１４３で構成されている。各ＦＦ１４１〜１４３のリセット端子にはリセット信号ＲＳＴが共通に与えられ、初段のＦＦ１４１に発振信号ＯＳＣが与えられるようになっている。そして、終段のＦＦ１４３から１／８に分周されたタイミング信号ＴＩＭが出力されるようになっている。
パルス生成部１５０は、縦続接続された４個のインバータ１５１，１５２，１５３，１５４と、２入力の否定的論理積ゲート（以下、「ＮＡＮＤ」という）１５５で構成され、このインバータ１５１の入力側に発振信号ＯＳＣが与えられている。インバータ１５１，１５４の出力側が、ＮＡＮＤ１５５の入力側に接続され、発振信号ＯＳＣの立ち下がり時点で、このＮＡＮＤ１５５の出力側から、インバータ１５２〜１５４の遅延時間に相当するパルス幅のパルス信号ＰＬＳが出力されるようになっている。ＮＡＮＤ１５５の出力側は、ＦＦ１６０のリセット端子に接続されている。
ＦＦ１６０は、２つのＮＡＮＤ１６１，１６２で構成され、セット端子にはモニタトリガ信号ＭＯＮが与えられるようになっている。ＦＦ１６０の出力側にはインバータ１７０が接続され、このインバータ１７０からモニタ出力信号ＭＯＴが出力されるようになっている。
【００１４】
図４は、図３中の反転増幅回路１３０の一例を示す回路図である。
この反転増幅回路１３０は、入力信号Ｉによって導通状態が相補的に制御されるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１３１、及びＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１３２を有している。ＰＭＯＳ１３１とＮＭＯＳ１３２のソースは、それぞれ電源電位ＶＣＣ、及び接地電位ＧＮＤに接続され、ドレインは、直列接続された抵抗１３３ａ，１３３ｂ，１３３ｃを介して接続されている。ＮＭＯＳ１３２のドレインはキャパシタ１３４を介して電源電位ＶＣＣに接続され、このドレインから出力信号Ｏが出力されるようになっている。
抵抗１３３ｂには、ヒューズを切断することによってこの抵抗１３３ｂを短絡するヒューズ回路１３５が、並列に接続されている。ヒューズ回路１３５は、ヒューズ１３５ａを有しており、このヒューズ１３５ａの一端が電源電位ＶＣＣに接続され、他端がＮＭＯＳ１３５ｂ，１３５ｃのドレインに接続されている。ＮＭＯＳ１３５ｂ，１３５ｃのソースは、共通の高抵抗１３５ｄを介して接地電位ＧＮＤに接続されている。ＮＭＯＳ１３５ｂのゲートは電源電位ＶＣＣに接続されている。また、ヒューズ１３５ａの他端が、インバータ１３５ｅを介してＮＭＯＳ１３５ｃのゲートに接続されている。インバータ１３５ｅの出力側には、更にインバータ１３５ｆが接続され、このインバータ１３５ｆの出力側に、ＰＭＯＳ１３５ｇ、ＮＭＯＳ１３５ｈ、及びインバータ１３５ｉで構成されるアナログスイッチが接続されている。そして、アナログスイッチのＰＭＯＳ１３５ｇ及びＮＭＯＳ１３５ｈが、抵抗１３３ｂに並列に接続されている。更に、抵抗１３３ｃには、ヒューズ１３６が並列に接続されている。
【００１５】
このような反転増幅回路１３０では、ヒューズ１３５ａが切断されていない状態で、インバータ１３５ｅの入力信号がレベル“Ｈ”、出力信号がレベル“Ｌ”となり、アナログスイッチのＰＭＯＳ１３５ｇ及びＮＭＯＳ１３５ｈはオフ状態となる。これにより、抵抗１３３ｂは抵抗１３３ａに直列に挿入された状態となる。また、ヒューズ１３５ａを切断することにより、インバータ１３５ｅの入力信号が“Ｌ”、出力信号が“Ｈ”となり、アナログスイッチのＰＭＯＳ１３５ｇ及びＮＭＯＳ１３５ｈはオン状態となって、抵抗１３３ｂは短絡される。
また、ヒューズ１３６が切断されていない状態で抵抗１３３ｃは短絡され、このヒューズ１３６を切断することによって抵抗１３３ｃが抵抗１３３ａに直列に挿入される。従って、ヒューズ１３５ａ，１３６の状態によって直列抵抗１３３ａ〜１３３ｃの値を調整することが可能になり、この直列抵抗１３３ａ〜１３３ｃとキャパシタ１３４による遅延時間を変更することができる。
【００１６】
図５は、図１中の出力回路２００の一例を示す回路図である。
この出力回路２００は、モニタトリガ信号ＭＯＮとモニタ出力信号ＭＯＴが入力されるＮＡＮＤ２０１、及びデータ出力イネーブル信号ＤＯＥとデータ信号ＤＡＴが入力されるＮＡＮＤ２０２を有している。ＮＡＮＤ２０１，２０２の出力側はＮＡＮＤ２０３に接続され、このＮＡＮＤ２０３の出力側がインバータ２０４を介してＰＭＯＳ２０５のゲートに接続されている。
また、データ出力イネーブル信号ＤＯＥとインバータ２０６で反転されたデータ信号ＤＡＴはＮＡＮＤ２０７に入力され、モニタトリガ信号ＭＯＮとインバータ２０８で反転されたモニタ出力信号ＭＯＴがＮＡＮＤ２１０に入力されるようになっている。ＮＡＮＤ２１０の出力側は、ＮＭＯＳ２１１のゲートに接続されている。ＰＭＯＳ２０５及びＮＭＯＳ２１１のソースは、それぞれ電源電位ＶＣＣ及び接地電位ＧＮＤに接続され、これらのＰＭＯＳ２０５及びＮＭＯＳ２１１のドレインが出力電極２２０に共通接続されている。そして、出力電極２２０から出力信号ＯＵＴが出力されるようになっている。
【００１７】
次に、このようなＤＲＡＭの動作を、セルフリフレッシュ周期の測定及び調整時の動作（Ｉ）、通常アクセス時の動作（II）、及びセルフリフレッシュ動作（III)に分けて説明する。
（Ｉ） セルフリフレッシュ周期の測定及び調整時の動作
このセルフリフレッシュ周期の測定及び調整は、ＤＲＡＭの製造工程中のウエハチェックにおいて行われる。
図６は、図１のＤＲＡＭにおけるセルフリフレッシュ周期測定時の信号波形図である。以下、図６を参照しつつ、図１のＤＲＡＭのセルフリフレッシュ周期の測定及び調整時の動作を説明する。
先ず、任意のタイミングで“Ｌ”，“Ｈ”の信号を切り替えて出力することができる治具を用意し、ウエハ上のモニタトリガ信号ＭＯＮ入力用の入力電極１０１に接続する。また、出力回路２００の出力信号ＯＵＴのタイミング等を監視及び測定することができる製品検査用のメモリテスタ等を、出力信号ＯＵＴ用の出力電極２２０に接続する。
【００１８】
次に、図６の時刻ｔ０において、試験対象のＤＲＡＭに所要の電源を投入してこのＤＲＡＭを待機状態にさせると共に、モニタトリガ信号ＭＯＮを“Ｌ”に設定する。これにより、セルフリフレッシュ信号ＳＲＦとデータ出力イネーブル信号ＤＯＥは“Ｌ”となり、データ出力信号ＤＡＴは不定となる。また、セルフリフレッシュタイマ回路１００から出力されるモニタ出力信号ＭＯＴは“Ｌ”となる。これらの信号ＭＯＮ，ＭＯＴ，ＤＯＥ，ＤＡＴは出力回路２００に与えられる。図５の出力回路２００において、インバータ２０４の出力側の信号Ｓ２０４は“Ｈ”に、ＮＡＮＤ２１０の出力側の信号Ｓ２１０は“Ｌ”になるので、この出力回路２００の出力側は、ハイインピーダンス（Ｈｉ−Ｚ）状態となる。
時刻ｔ１において、モニタトリガ信号ＭＯＮを“Ｈ”に立ち上げると、図３のＮＯＲ１１０から出力されるリセット信号ＲＳＴは“Ｈ”から“Ｌ”に変化し、発振部１２０の動作が開始する。これにより、ＮＯＲ１２１の出力側から、所定の周期で“Ｈ”，“Ｌ”を繰り返す信号Ｓ１２１が得られる。また、発振部１２０の出力側には、信号Ｓ１２１とは極性が反転した発振信号ＯＳＣが出力される。更に、発振信号ＯＳＣは分周部１４０によって１／８に分周され、タイミング信号ＴＩＭが生成される。この時刻ｔ１では、ＦＦ１６０の状態は変化せず、モニタ出力信号ＭＯＴは“Ｌ”のままである。一方、出力回路２００において、モニタトリガ信号ＭＯＮが“Ｈ”に変化すると、信号Ｓ２０４，Ｓ２１０は共に“Ｈ”となる。これにより、出力回路２００の出力信号ＯＵＴは“Ｌ”になる。
【００１９】
時刻ｔ２において発振信号ＯＳＣが“Ｈ”に立ち上がった後、時刻ｔ３においてこの発振信号ＯＳＣが“Ｌ”に立ち下がると、パルス生成部１５０から出力されるパルス信号ＰＬＳが一定時間だけ“Ｌ”になる。これにより、ＦＦ１６０の状態が変化し、モニタ出力信号ＭＯＴが“Ｈ”となる。一方、出力回路２００において、モニタ出力信号ＭＯＴが“Ｈ”に変化すると、信号Ｓ２０４，Ｓ２１０は共に“Ｌ”となる。これにより、出力回路２００の出力信号ＯＵＴは“Ｈ”になる。これ以降は、モニタトリガ信号ＭＯＮを変化させない限り、出力信号ＯＵＴは“Ｈ”の状態に維持される。
【００２０】
メモリテスタ等で、出力信号ＯＵＴが“Ｌ”となっている時間、即ち時刻ｔ１〜ｔ３の時間を測定することによって、発振信号ＯＳＣの周期を求めることができる。更に、この発振信号ＯＳＣの周期を８倍することによって、タイミング信号ＴＩＭの周期を算出することができる。
算出したタイミング信号ＴＩＭの周期が所定の範囲にあれば、反転増幅回路１３０の遅延時間を調整する必要はない。もしも、タイミング信号ＴＩＭの周期が所定の範囲よりも長ければ、反転増幅回路１３０内のヒューズ１３５ａを切断する。これにより、抵抗１３３ｂが短絡されて、反転増幅回路１３０の遅延時間が短くなる。また、タイミング信号ＴＩＭの周期が所定の範囲よりも短ければ、反転増幅回路１３０内のヒューズ１３６を切断する。これにより、抵抗１３３ｃが抵抗１３３ａに直列に接続されて遅延時間は長くなる。
このように、発振信号ＯＳＣの１周期の時間を測定しながら、適宜、反転増幅回路１３０内のヒューズを切断することによって、タイミング信号ＴＩＭの周期が所定の範囲に収まるように調整する。調整が完了したＤＲＡＭのチップは、ウエハから切り出され、パッケージに収容されて製品として完成する。
【００２１】
（II） 通常アクセス時の動作
完成したＤＲＡＭがコンピュータ等に組み込まれた時の通常アクセス時の動作は、従来のＤＲＡＭと同様である。即ち、先ず、ＲＡＳ信号によって行アドレスが行アドレスバッファ１に取り込まれ、行デコーダ３によって解読され、ワードドライバ４によって特定のワード線が選択されて活性化される。次いで、ＣＡＳ信号によって列アドレスが列アドレスバッファ２に取り込まれ、列デコーダ６によって解読され、特定のビット線が選択される。このようにしてアドレス信号Ａ０〜Ａ９で指定された特定のメモリセルの情報がセンスアンプ７で読み出され、入出力セレクタ８を介して出力データバッファ１０に送られる。また、書き込みの場合は、書き込みイネーブル信号ＷＥによって入力データバッファ９が動作して、外部データバス上のデータ信号ＤＱ１〜ＤＱ１６が、入出力セレクタ８を介してアドレス信号Ａ０〜Ａ９で指定された特定のメモリセルに格納される。
【００２２】
（III) セルフリフレッシュ動作
ＲＡＳ信号とＣＡＳ信号が所定の条件を満たすと、セルフリフレッシュ動作が開始される。例えば、ＣＡＳ信号が活性化された後、ＲＡＳ信号が活性化され、この活性化状態が１０μｓ継続すると、タイミングジェネレータ１２からセルフリフレッシュ信号ＳＲＦが出力されて、セルフリフレッシュタイマ回路１３に与えられる。これにより、セルフリフレッシュタイマ回路１００が作動し、例えば１００μｓの周期でタイミング信号ＴＩＭが生成されてリフレッシュ制御クロック１４に与えられる。
リフレッシュ制御クロック１４では、タイミングジェネレータ１２の制御とタイミング信号ＴＩＭとに基づいて、リフレッシュ用のクロック信号が生成され、内部アドレスコントローラ１５に出力される。内部アドレスコントローラ１５では、リフレッシュ制御クロック１４から与えられたクロック信号によって内部アドレスカウンタがカウントアップされ、そのカウント値が行アドレスバッファ１へ出力される。これにより、メモリセルアレイ５のワード線が順次活性化され、この活性化されたワード線に接続されたメモリセルのリフレッシュ動作が行われる。
【００２３】
このように、本実施形態のＤＲＡＭは、発振信号ＯＳＣの周期を測定するためにモニタトリガ信号ＭＯＮを外部から与える入力電極と、ヒューズの切断によってこの発振信号ＯＳＣの周期を調整することができる発振部１２０とを備えたセルフリフレッシュタイマ回路１００を有している。更に、このＤＲＡＭは、発振信号ＯＳＣの１周期に相当する出力信号ＯＵＴを出力する出力回路２００と出力電極２２０を有している。これにより、発振信号ＯＳＣの周期を適切な値に調整することができるという利点がある。
【００２４】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｇ）のようなものがある。
（ａ） 動作説明を統一するためにすべて正論理で構成しているが、負論理を用いても良い。実際のＤＲＡＭでは、ＲＡＳ，ＣＡＳ，ＷＥ，ＯＥ等の信号には、負論理が用いられることが多い。
（ｂ） タイミング等は、ＤＲＡＭの記憶容量によって異なる。
（ｃ） セルフリフレッシュタイマ回路１００の構成は、図３に限定されない。
（ｄ） 発振部１２０を構成する反転増幅回路１３０は、すべて図４に示すように遅延時間の調整が可能なものである必要はない。一定範囲で遅延時間の調整が可能であれば、他の反転増幅回路１３０の遅延時間は固定で良い。
（ｅ） 遅延時間の調整が可能な反転増幅回路１３０の構成は、図４の回路に限定されない。例えば、４個以上に分割した直列抵抗１３３を用い、これらの直列抵抗１３３を複数のヒューズ回路１３５やヒューズ１３６で短絡することによって遅延時間を調整するようにしても良い。
（ｆ） 出力回路２００の構成は、図５の回路に限定されない。例えば、図７は他の出力回路２００Ａの回路図である。
【００２５】
この出力回路２００Ａは、モニタ出力信号ＭＯＴが入力されるインバータ２１２と、このインバータ２１２の出力信号とモニタトリガ信号が入力されるＮＡＮＤ２１３で構成されている。そして、このＮＡＮＤ２１３から、出力信号ＯＵＴが出力されるようになっている。
この出力回路２００Ａは、出力回路２００と同様の機能を有しているが、構成要素が少なく簡素化した構成となっている。
（ｇ） 出力回路２００は、出力データバッファ１０とは別回路で構成しているが、この出力データバッファ１０における１ビット（例えば、ＤＱ１）をこの出力回路２００で置き換えても良い。これにより、構成が簡素化されると共に、従来のメモリテストの一連の検査として、セルフリフレッシュ周期の測定を実施することができる。
【００２６】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、起動信号を印加するための入力電極と、起動信号に従って内部タイミング信号を生成するタイマ回路と、内部タイミング信号の最初の１周期に対応した周期測定用出力信号を生成する出力手段と、周期測定用出力信号を外部に出力するための出力電極とを有している。これにより、ＤＲＡＭの製造過程におけるウエハチェック工程で、セルフリフレッシュ周期を簡単に測定することができる。更に、タイマ回路は、リング発振器を構成する反転増幅器に少なくとも１個の可変遅延反転増幅器を用いている。これにより、リフレッシュ周期の測定結果に基づいて内部タイミング信号の周期を調整することができる。
第２の発明によれば、第１の発明中の可変遅延反転増幅器は、遅延回路の抵抗の短絡及び挿入をするための第１及び第２のヒューズを有している。これにより、ウエハチェック工程でヒューズを適宜切断することにより、所定のリフレッシュ周期が得られるように容易に調整することができる。
【図面の簡単な説明】
【図１】本発明の実施形態を示すセルフリフレッシュ機能を有するＤＲＡＭの構成図である。
【図２】従来のセルフリフレッシュ機能を有するＤＲＡＭの概略の構成図である。
【図３】図１中のセルフリフレッシュタイマ回路１００の一例を示す回路図である。
【図４】図３中の反転増幅回路１３０の一例を示す回路図である。
【図５】図１中の出力回路２００の一例を示す回路図である。
【図６】図１のＤＲＡＭにおけるセルフリフレッシュ周期測定時の信号波形図である。
【図７】他の出力回路２００Ａの回路図である。
【符号の説明】
１００ セルフリフレッシュタイマ回路
１０１ 入力電極
１２０ 発振部
１３０ 反転増幅回路
２００ 出力回路
２２０ 出力電極
【発明の属する技術分野】
本発明は、ダイナミック・ランダムアクセスメモリ（以下、「ＤＲＡＭ」という）、特にセルフリフレッシュ機能を有するＤＲＡＭのリフレッシュ動作の周期制御に関するものである。
【０００２】
【従来の技術】
図２は、従来のセルフリフレッシュ機能を有するＤＲＡＭの概略の構成図である。
このＤＲＡＭは、時分割多重されたアドレス信号Ａ０〜Ａ９が与えられる行アドレスバッファ１と列アドレスバッファ２を有している。行アドレスバッファ１は、行アドレスを保持するもので、この出力側に行デコーダ３とワードドライバ４を介して、メモリセルアレイ５のワード線が接続されている。メモリセルアレイ５は、記憶内容保持のために周期的に再書き込みが必要なメモリセルを、行列状に配置したものである。
列アドレスバッファ２は、列アドレスを保持するもので、この出力側に列デコーダ６が接続されている。列デコーダ６の出力側にセンスアンプ７を介してメモリセルアレイ５のビット線が接続されている。センスアンプ７は、列デコーダ６で選択されたビット線に対応するメモリセルアレイ５の記憶内容の読み出し及び書き込みを行うものである。センスアンプ７には入出力セレクタ８が接続され、この入出力セレクタ８に、内部データバスを介して入力データバッファ９及び出力データバッファ１０が接続されている。入力データバッファ９と出力データバッファ１０は、外部データバスとの間でデータ信号ＤＱ１〜ＤＱ１６の受け渡しを行うものである。
【０００３】
このＤＲＡＭには、行アドレスと列アドレスを識別するためのＲＡＳ（行アドレス・ストローブ）信号とＣＡＳ（列アドレス・ストローブ）信号の２つの制御信号が与えられるようになっている。ＣＡＳ信号は入出力コントローラ１１とタイミングジェネレータ１２に、ＲＡＳ信号はタイミングジェネレータ１２に与えられている。入出力コントローラ１１は、書き込みイネーブル信号ＷＥと読み出しイネーブル信号ＯＥに従って、入出力セレクタ８、入力データバッファ９、及び出力データバッファ１０の制御を行うものである。
【０００４】
タイミングジェネレータ１２は、ＲＡＳ信号とＣＡＳ信号のタイミング条件に基づいて、メモリセルアレイ５の記憶内容を正しく維持するセルフリフレッシュ動作を開始させるためのセルフリフレッシュ信号ＳＲＦを出力するものである。セルフリフレッシュタイマ回路１３は、例えばリング発振回路等で構成され、セルフリフレッシュ信号ＳＲＦが与えられたときに、セルフリフレッシュ動作を行うためのタイミング信号ＴＩＭを生成するものである。タイミング信号ＴＩＭは、リフレッシュ制御クロック１４に与えられるようになっている。リフレッシュ制御クロック１４は、タイミング信号ＴＩＭと、タイミングジェネレータ１２からの制御とに基づいてリフレッシュ用のクロック信号を生成し、内部アドレスコントローラ１５に与えるものである。内部アドレスコントローラ１５は、セルフリフレッシュ動作時にリフレッシュ用の行アドレスを生成し、生成したリフレッシュ用の行アドレスを行アドレスバッファ１に与えるものである。
このようなＤＲＡＭでは、先ず、ＲＡＳ信号によって行アドレスが行アドレスバッファ１に取り込まれ、行デコーダ３によって解読され、ワードドライバ４によって特定のワード線が選択されて活性化される。次いで、ＣＡＳ信号によって列アドレスが列アドレスバッファ２に取り込まれ、列デコーダ６によって解読され、特定のビット線が選択される。このようにしてアドレス信号Ａ０〜Ａ９で指定された特定のメモリセルの情報がセンスアンプ７で読み出され、入出力セレクタ８を介して出力データバッファ１０に送られる。また、書き込みの場合は、書き込みイネーブル信号ＷＥによって入力データバッファ９が動作して、外部データバス上のデータ信号ＤＱ１〜ＤＱ１６が、入出力セレクタ８を介してアドレス信号Ａ０〜Ａ９で指定された特定のメモリセルに格納される。
【０００５】
一方、ＲＡＳ信号とＣＡＳ信号が所定の条件を満たすと、セルフリフレッシュ動作が開始される。例えば、ＣＡＳ信号が活性化された後、ＲＡＳ信号が活性化され、この活性化状態が１０μｓ継続すると、タイミングジェネレータ１２からセルフリフレッシュ信号ＳＲＦが出力される。これにより、セルフリフレッシュタイマ回路１３が作動し、例えば１００μｓの周期でタイミング信号ＴＩＭが生成される。リフレッシュ制御クロック１４では、タイミングジェネレータ１２の制御とタイミング信号ＴＩＭとに基づいて、リフレッシュ用のクロック信号が生成され、内部アドレスコントローラ１５に与えられる。内部アドレスコントローラ１５では、リフレッシュ制御クロック１４から与えられたクロック信号によってアドレスカウンタがカウントアップされ、そのカウント値が行アドレスバッファ１へ出力される。これにより、メモリセルアレイ５のワード線が順次活性化され、この活性化されたワード線に接続されたメモリセルのリフレッシュ動作が行われる。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来のＤＲＡＭでは、次のような課題があった。
即ち、セルフリフレッシュタイマ回路１３は、所定の周期のタイミング信号ＴＩＭを生成するためにリング発振回路等を用いていた。リング発振回路は、インバータ等の反転増幅回路を奇数段ループ状に接続して帰還回路を構成し、そのループ遅延時間に基づいた周期で発振を行うものである。反転増幅回路の遅延時間は、製造プロセスによるばらつきが多く、かつ一般的に調整は不可能である。このため、タイミング信号ＴＩＭの周期が所定の時間よりも長くなると、メモリセルの記憶内容の維持が困難となって記憶内容が失われてしまうおそれがあり、周期が短くなると必要以上の頻度でリフレッシュ動作が行われて消費電力が増加するという課題があった。
本発明は、前記従来技術が持っていた課題を解決し、セルフリフレッシュ動作の周期の調整が可能なＤＲＡＭを提供するものである。
【０００７】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、外部から入力される制御信号が所定の条件を満たしたときに生成されるセルフリフレッシュ信号が与えられると、メモリセルの記憶内容を維持するために一定周期で内部タイミング信号を生成してリフレッシュ動作を行うＤＲＡＭにおいて、前記内部タイミング信号における周期測定用の起動信号を外部から印加するための入力電極と、前記セルフリフレッシュ信号が与えられたときに、前記一定周期の前記内部タイミング信号を生成し、前記起動信号が印加されたときに、前記内部タイミング信号に対応したモニタ出力信号を出力するタイマ回路と、前記起動信号及び前記モニタ出力信号を入力し、前記起動信号が印加された後、前記タイマ回路で生成された前記内部タイミング信号の最初の１周期に対応した周期測定用出力信号を生成する出力手段と、前記周期測定用出力信号を外部に出力するための出力電極とを備えている。
ここで、前記タイマ回路は、伝搬遅延時間の調整が可能な可変遅延反転増幅器を少なくとも１個含む奇数個の反転増幅器がループ状に接続されて構成され、前記セルフリフレッシュ信号が与えられたとき又は前記起動信号が印加されたときに発振して発振信号を出力するリング発振器と、前記発振信号を分周して前記一定周期の前記内部タイミング信号を出力する分周部と、前記発振信号を入力して前記発振信号に同期したパルス信号を生成して出力するパルス生成部と、前記パルス信号によりリセットされ、前記起動信号によりセットされて前記モニタ出力信号を出力するフリップフロップ（以下「ＦＦ」という）と、を有している。
【０００８】
第２の発明は、前記第１の発明のＤＲＡＭにおいて、前記可変遅延反転増幅器は、キャパシタ並びに直列接続された第１、第２及び第３の抵抗で構成された遅延回路と、前記第１の抵抗に並列接続されて該第１の抵抗を短絡する第１のヒューズと、前記第２の抵抗に並列接続され、第２のヒューズが切断されたときに該第２の抵抗を短絡状態にするヒューズ回路と、を有している。
【０００９】
【発明の実施の形態】
図１は、本発明の実施形態を示すセルフリフレッシュ機能を有するＤＲＡＭの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。このＤＲＡＭは、図２におけるセルフリフレッシュタイマ回路１３に代えて、測定及び調整機能が付加されたタイマ回路（例えば、セルフリフレッシュタイマ回路）１００を設けると共に、リフレッシュ周期測定用の出力信号ＯＵＴを出力する出力手段（例えば、出力回路）２００を追加した構成となっている。
このＤＲＡＭは、図２のＤＲＡＭと同様に、時分割多重されたアドレス信号Ａ０〜Ａ９が与えられる行アドレスバッファ１と列アドレスバッファ２を有している。行アドレスバッファ１は、行アドレスとして与えられたアドレス信号Ａ０〜Ａ９を保持するもので、この出力側に行デコーダ３とワードドライバ４を介してメモリセルアレイ５のワード線が接続されている。メモリセルアレイ５は、記憶内容保持のために周期的に再書き込みが必要なメモリセルを、ワード線とビット線の交差箇所に行列状に配置したものである。行デコーダ３は行アドレスを解読するものであり、ワードドライバ４は解読された行アドレスに対応するメモリセルアレイ５のワード線を駆動するものである。
【００１０】
列アドレスバッファ２は、列アドレスとして与えられたアドレス信号Ａ０〜Ａ９を保持するもので、この出力側に列デコーダ６が接続されている。列デコーダ６は列アドレスを解読するものであり、この出力側にセンスアンプ７を介してメモリセルアレイ５のビット線が接続されている。センスアンプ７は、列デコーダ６で選択されたビット線に対応するメモリセルの記憶内容の読み出しと書き込みを行うものである。センスアンプ７には、メモリセルアレイ５に対するデータの入出力を切り替えるための入出力セレクタ８が接続され、この入出力セレクタ８に、内部データバスを介して入力データバッファ９と出力データバッファ１０が接続されている。入力データバッファ９と出力データバッファ１０は、外部データバスとの間でデータ信号ＤＱ１〜ＤＱ１６の受け渡しを行うものである。
このＤＲＡＭには、外部から行アドレスと列アドレスを識別するためのＲＡＳ信号とＣＡＳ信号の２つの制御信号が与えられるようになっている。ＣＡＳ信号は入出力コントローラ１１とタイミングジェネレータ１２に、ＲＡＳ信号はタイミングジェネレータ１２に、それぞれ与えられている。入出力コントローラ１１は、書き込みイネーブル信号ＷＥ、及び読み出しイネーブル信号ＯＥに従って、入出力セレクタ８、入力データバッファ９及び出力データバッファ１０の制御を行うものである。タイミングジェネレータ１２は、ＲＡＳ信号とＣＡＳ信号のタイミング条件に基づいて、メモリセルアレイ５の記憶内容を正しく維持するセルフリフレッシュ動作を開始させるためのセルフリフレッシュ信号ＳＲＦを出力してセルフリフレッシュタイマ回路１００に与えるものである。
【００１１】
セルフリフレッシュタイマ回路１００は、セルフリフレッシュ信号ＳＲＦが与えられたときに、所定の周期でセルフリフレッシュ動作を行うためのタイミング信号ＴＩＭを生成するものである。また、セルフリフレッシュタイマ回路１００は、外部からこのタイミング信号ＴＩＭの周期を測定するために起動信号（例えば、モニタトリガ信号）ＭＯＮが与えられたときに、そのタイミング信号ＴＩＭに対応したモニタ出力信号ＭＯＴを出力する機能を有している。タイミング信号ＴＩＭはリフレッシュ制御クロック１４に与えられ、モニタ出力信号ＭＯＴは出力回路２００に与えられるようになっている。
リフレッシュ制御クロック１４は、タイミング信号ＴＩＭと、タイミングジェネレータ１２からの制御に基づいてリフレッシュ用のクロック信号を生成し、内部アドレスコントローラ１５に与えるものである。内部アドレスコントローラ１５は、セルフリフレッシュ動作時にリフレッシュ用の行アドレスを生成し、外部からアドレス信号Ａ０〜Ａ９として与えられる行アドレスに代えて、行アドレスバッファ１にこのリフレッシュ用の行アドレスを与えるものである。
出力回路２００は、モニタトリガ信号ＭＯＮ、モニタ出力信号ＭＯＴ、入出力コントローラ１１から出力されるデータ出力イネーブル信号ＤＯＥ、及び内部データバス上のデータ信号ＤＡＴに基づいて、タイミング信号ＴＩＭの周期に対応した出力信号ＯＵＴを生成して出力するものである。
【００１２】
図３は、図１中のセルフリフレッシュタイマ回路１００の一例を示す回路図である。
このセルフリフレッシュタイマ回路１００は、外部からモニタトリガ信号ＭＯＮを印加するための入力電極１０１を備えている。入力電極１０１は、２入力の否定的論理和ゲート（以下、「ＮＯＲ」という）１１０の第１の入力端子に接続され、このＮＯＲ１１０の第２の入力端子にはセルフリフレッシュ信号ＳＲＦが与えられるようになっている。ＮＯＲ１１０の出力側は発振部１２０及び分周部１４０に接続され、このＮＯＲ１１０からリセット信号ＲＳＴが与えられるようになっている。
発振部１２０は、第１の入力端子にリセット信号ＲＳＴが与えられる２入力のＮＯＲ１２１と、このＮＯＲ１２１の出力側に縦続接続された偶数個の反転増幅回路１３０をループ状に接続したリング発振回路で構成されている。最終段の反転増幅回路１３０の出力信号は、ＮＯＲ１２１の第２の入力端子にフィードバックされて発振信号ＯＳＣが生成されると共に、この発振信号ＯＳＣが分周部１４０及びパルス生成部１５０に与えられるようになっている。
【００１３】
分周部１４０は、縦続接続された３段のＦＦ１４１，１４２，１４３で構成されている。各ＦＦ１４１〜１４３のリセット端子にはリセット信号ＲＳＴが共通に与えられ、初段のＦＦ１４１に発振信号ＯＳＣが与えられるようになっている。そして、終段のＦＦ１４３から１／８に分周されたタイミング信号ＴＩＭが出力されるようになっている。
パルス生成部１５０は、縦続接続された４個のインバータ１５１，１５２，１５３，１５４と、２入力の否定的論理積ゲート（以下、「ＮＡＮＤ」という）１５５で構成され、このインバータ１５１の入力側に発振信号ＯＳＣが与えられている。インバータ１５１，１５４の出力側が、ＮＡＮＤ１５５の入力側に接続され、発振信号ＯＳＣの立ち下がり時点で、このＮＡＮＤ１５５の出力側から、インバータ１５２〜１５４の遅延時間に相当するパルス幅のパルス信号ＰＬＳが出力されるようになっている。ＮＡＮＤ１５５の出力側は、ＦＦ１６０のリセット端子に接続されている。
ＦＦ１６０は、２つのＮＡＮＤ１６１，１６２で構成され、セット端子にはモニタトリガ信号ＭＯＮが与えられるようになっている。ＦＦ１６０の出力側にはインバータ１７０が接続され、このインバータ１７０からモニタ出力信号ＭＯＴが出力されるようになっている。
【００１４】
図４は、図３中の反転増幅回路１３０の一例を示す回路図である。
この反転増幅回路１３０は、入力信号Ｉによって導通状態が相補的に制御されるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１３１、及びＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１３２を有している。ＰＭＯＳ１３１とＮＭＯＳ１３２のソースは、それぞれ電源電位ＶＣＣ、及び接地電位ＧＮＤに接続され、ドレインは、直列接続された抵抗１３３ａ，１３３ｂ，１３３ｃを介して接続されている。ＮＭＯＳ１３２のドレインはキャパシタ１３４を介して電源電位ＶＣＣに接続され、このドレインから出力信号Ｏが出力されるようになっている。
抵抗１３３ｂには、ヒューズを切断することによってこの抵抗１３３ｂを短絡するヒューズ回路１３５が、並列に接続されている。ヒューズ回路１３５は、ヒューズ１３５ａを有しており、このヒューズ１３５ａの一端が電源電位ＶＣＣに接続され、他端がＮＭＯＳ１３５ｂ，１３５ｃのドレインに接続されている。ＮＭＯＳ１３５ｂ，１３５ｃのソースは、共通の高抵抗１３５ｄを介して接地電位ＧＮＤに接続されている。ＮＭＯＳ１３５ｂのゲートは電源電位ＶＣＣに接続されている。また、ヒューズ１３５ａの他端が、インバータ１３５ｅを介してＮＭＯＳ１３５ｃのゲートに接続されている。インバータ１３５ｅの出力側には、更にインバータ１３５ｆが接続され、このインバータ１３５ｆの出力側に、ＰＭＯＳ１３５ｇ、ＮＭＯＳ１３５ｈ、及びインバータ１３５ｉで構成されるアナログスイッチが接続されている。そして、アナログスイッチのＰＭＯＳ１３５ｇ及びＮＭＯＳ１３５ｈが、抵抗１３３ｂに並列に接続されている。更に、抵抗１３３ｃには、ヒューズ１３６が並列に接続されている。
【００１５】
このような反転増幅回路１３０では、ヒューズ１３５ａが切断されていない状態で、インバータ１３５ｅの入力信号がレベル“Ｈ”、出力信号がレベル“Ｌ”となり、アナログスイッチのＰＭＯＳ１３５ｇ及びＮＭＯＳ１３５ｈはオフ状態となる。これにより、抵抗１３３ｂは抵抗１３３ａに直列に挿入された状態となる。また、ヒューズ１３５ａを切断することにより、インバータ１３５ｅの入力信号が“Ｌ”、出力信号が“Ｈ”となり、アナログスイッチのＰＭＯＳ１３５ｇ及びＮＭＯＳ１３５ｈはオン状態となって、抵抗１３３ｂは短絡される。
また、ヒューズ１３６が切断されていない状態で抵抗１３３ｃは短絡され、このヒューズ１３６を切断することによって抵抗１３３ｃが抵抗１３３ａに直列に挿入される。従って、ヒューズ１３５ａ，１３６の状態によって直列抵抗１３３ａ〜１３３ｃの値を調整することが可能になり、この直列抵抗１３３ａ〜１３３ｃとキャパシタ１３４による遅延時間を変更することができる。
【００１６】
図５は、図１中の出力回路２００の一例を示す回路図である。
この出力回路２００は、モニタトリガ信号ＭＯＮとモニタ出力信号ＭＯＴが入力されるＮＡＮＤ２０１、及びデータ出力イネーブル信号ＤＯＥとデータ信号ＤＡＴが入力されるＮＡＮＤ２０２を有している。ＮＡＮＤ２０１，２０２の出力側はＮＡＮＤ２０３に接続され、このＮＡＮＤ２０３の出力側がインバータ２０４を介してＰＭＯＳ２０５のゲートに接続されている。
また、データ出力イネーブル信号ＤＯＥとインバータ２０６で反転されたデータ信号ＤＡＴはＮＡＮＤ２０７に入力され、モニタトリガ信号ＭＯＮとインバータ２０８で反転されたモニタ出力信号ＭＯＴがＮＡＮＤ２１０に入力されるようになっている。ＮＡＮＤ２１０の出力側は、ＮＭＯＳ２１１のゲートに接続されている。ＰＭＯＳ２０５及びＮＭＯＳ２１１のソースは、それぞれ電源電位ＶＣＣ及び接地電位ＧＮＤに接続され、これらのＰＭＯＳ２０５及びＮＭＯＳ２１１のドレインが出力電極２２０に共通接続されている。そして、出力電極２２０から出力信号ＯＵＴが出力されるようになっている。
【００１７】
次に、このようなＤＲＡＭの動作を、セルフリフレッシュ周期の測定及び調整時の動作（Ｉ）、通常アクセス時の動作（II）、及びセルフリフレッシュ動作（III)に分けて説明する。
（Ｉ） セルフリフレッシュ周期の測定及び調整時の動作
このセルフリフレッシュ周期の測定及び調整は、ＤＲＡＭの製造工程中のウエハチェックにおいて行われる。
図６は、図１のＤＲＡＭにおけるセルフリフレッシュ周期測定時の信号波形図である。以下、図６を参照しつつ、図１のＤＲＡＭのセルフリフレッシュ周期の測定及び調整時の動作を説明する。
先ず、任意のタイミングで“Ｌ”，“Ｈ”の信号を切り替えて出力することができる治具を用意し、ウエハ上のモニタトリガ信号ＭＯＮ入力用の入力電極１０１に接続する。また、出力回路２００の出力信号ＯＵＴのタイミング等を監視及び測定することができる製品検査用のメモリテスタ等を、出力信号ＯＵＴ用の出力電極２２０に接続する。
【００１８】
次に、図６の時刻ｔ０において、試験対象のＤＲＡＭに所要の電源を投入してこのＤＲＡＭを待機状態にさせると共に、モニタトリガ信号ＭＯＮを“Ｌ”に設定する。これにより、セルフリフレッシュ信号ＳＲＦとデータ出力イネーブル信号ＤＯＥは“Ｌ”となり、データ出力信号ＤＡＴは不定となる。また、セルフリフレッシュタイマ回路１００から出力されるモニタ出力信号ＭＯＴは“Ｌ”となる。これらの信号ＭＯＮ，ＭＯＴ，ＤＯＥ，ＤＡＴは出力回路２００に与えられる。図５の出力回路２００において、インバータ２０４の出力側の信号Ｓ２０４は“Ｈ”に、ＮＡＮＤ２１０の出力側の信号Ｓ２１０は“Ｌ”になるので、この出力回路２００の出力側は、ハイインピーダンス（Ｈｉ−Ｚ）状態となる。
時刻ｔ１において、モニタトリガ信号ＭＯＮを“Ｈ”に立ち上げると、図３のＮＯＲ１１０から出力されるリセット信号ＲＳＴは“Ｈ”から“Ｌ”に変化し、発振部１２０の動作が開始する。これにより、ＮＯＲ１２１の出力側から、所定の周期で“Ｈ”，“Ｌ”を繰り返す信号Ｓ１２１が得られる。また、発振部１２０の出力側には、信号Ｓ１２１とは極性が反転した発振信号ＯＳＣが出力される。更に、発振信号ＯＳＣは分周部１４０によって１／８に分周され、タイミング信号ＴＩＭが生成される。この時刻ｔ１では、ＦＦ１６０の状態は変化せず、モニタ出力信号ＭＯＴは“Ｌ”のままである。一方、出力回路２００において、モニタトリガ信号ＭＯＮが“Ｈ”に変化すると、信号Ｓ２０４，Ｓ２１０は共に“Ｈ”となる。これにより、出力回路２００の出力信号ＯＵＴは“Ｌ”になる。
【００１９】
時刻ｔ２において発振信号ＯＳＣが“Ｈ”に立ち上がった後、時刻ｔ３においてこの発振信号ＯＳＣが“Ｌ”に立ち下がると、パルス生成部１５０から出力されるパルス信号ＰＬＳが一定時間だけ“Ｌ”になる。これにより、ＦＦ１６０の状態が変化し、モニタ出力信号ＭＯＴが“Ｈ”となる。一方、出力回路２００において、モニタ出力信号ＭＯＴが“Ｈ”に変化すると、信号Ｓ２０４，Ｓ２１０は共に“Ｌ”となる。これにより、出力回路２００の出力信号ＯＵＴは“Ｈ”になる。これ以降は、モニタトリガ信号ＭＯＮを変化させない限り、出力信号ＯＵＴは“Ｈ”の状態に維持される。
【００２０】
メモリテスタ等で、出力信号ＯＵＴが“Ｌ”となっている時間、即ち時刻ｔ１〜ｔ３の時間を測定することによって、発振信号ＯＳＣの周期を求めることができる。更に、この発振信号ＯＳＣの周期を８倍することによって、タイミング信号ＴＩＭの周期を算出することができる。
算出したタイミング信号ＴＩＭの周期が所定の範囲にあれば、反転増幅回路１３０の遅延時間を調整する必要はない。もしも、タイミング信号ＴＩＭの周期が所定の範囲よりも長ければ、反転増幅回路１３０内のヒューズ１３５ａを切断する。これにより、抵抗１３３ｂが短絡されて、反転増幅回路１３０の遅延時間が短くなる。また、タイミング信号ＴＩＭの周期が所定の範囲よりも短ければ、反転増幅回路１３０内のヒューズ１３６を切断する。これにより、抵抗１３３ｃが抵抗１３３ａに直列に接続されて遅延時間は長くなる。
このように、発振信号ＯＳＣの１周期の時間を測定しながら、適宜、反転増幅回路１３０内のヒューズを切断することによって、タイミング信号ＴＩＭの周期が所定の範囲に収まるように調整する。調整が完了したＤＲＡＭのチップは、ウエハから切り出され、パッケージに収容されて製品として完成する。
【００２１】
（II） 通常アクセス時の動作
完成したＤＲＡＭがコンピュータ等に組み込まれた時の通常アクセス時の動作は、従来のＤＲＡＭと同様である。即ち、先ず、ＲＡＳ信号によって行アドレスが行アドレスバッファ１に取り込まれ、行デコーダ３によって解読され、ワードドライバ４によって特定のワード線が選択されて活性化される。次いで、ＣＡＳ信号によって列アドレスが列アドレスバッファ２に取り込まれ、列デコーダ６によって解読され、特定のビット線が選択される。このようにしてアドレス信号Ａ０〜Ａ９で指定された特定のメモリセルの情報がセンスアンプ７で読み出され、入出力セレクタ８を介して出力データバッファ１０に送られる。また、書き込みの場合は、書き込みイネーブル信号ＷＥによって入力データバッファ９が動作して、外部データバス上のデータ信号ＤＱ１〜ＤＱ１６が、入出力セレクタ８を介してアドレス信号Ａ０〜Ａ９で指定された特定のメモリセルに格納される。
【００２２】
（III) セルフリフレッシュ動作
ＲＡＳ信号とＣＡＳ信号が所定の条件を満たすと、セルフリフレッシュ動作が開始される。例えば、ＣＡＳ信号が活性化された後、ＲＡＳ信号が活性化され、この活性化状態が１０μｓ継続すると、タイミングジェネレータ１２からセルフリフレッシュ信号ＳＲＦが出力されて、セルフリフレッシュタイマ回路１３に与えられる。これにより、セルフリフレッシュタイマ回路１００が作動し、例えば１００μｓの周期でタイミング信号ＴＩＭが生成されてリフレッシュ制御クロック１４に与えられる。
リフレッシュ制御クロック１４では、タイミングジェネレータ１２の制御とタイミング信号ＴＩＭとに基づいて、リフレッシュ用のクロック信号が生成され、内部アドレスコントローラ１５に出力される。内部アドレスコントローラ１５では、リフレッシュ制御クロック１４から与えられたクロック信号によって内部アドレスカウンタがカウントアップされ、そのカウント値が行アドレスバッファ１へ出力される。これにより、メモリセルアレイ５のワード線が順次活性化され、この活性化されたワード線に接続されたメモリセルのリフレッシュ動作が行われる。
【００２３】
このように、本実施形態のＤＲＡＭは、発振信号ＯＳＣの周期を測定するためにモニタトリガ信号ＭＯＮを外部から与える入力電極と、ヒューズの切断によってこの発振信号ＯＳＣの周期を調整することができる発振部１２０とを備えたセルフリフレッシュタイマ回路１００を有している。更に、このＤＲＡＭは、発振信号ＯＳＣの１周期に相当する出力信号ＯＵＴを出力する出力回路２００と出力電極２２０を有している。これにより、発振信号ＯＳＣの周期を適切な値に調整することができるという利点がある。
【００２４】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｇ）のようなものがある。
（ａ） 動作説明を統一するためにすべて正論理で構成しているが、負論理を用いても良い。実際のＤＲＡＭでは、ＲＡＳ，ＣＡＳ，ＷＥ，ＯＥ等の信号には、負論理が用いられることが多い。
（ｂ） タイミング等は、ＤＲＡＭの記憶容量によって異なる。
（ｃ） セルフリフレッシュタイマ回路１００の構成は、図３に限定されない。
（ｄ） 発振部１２０を構成する反転増幅回路１３０は、すべて図４に示すように遅延時間の調整が可能なものである必要はない。一定範囲で遅延時間の調整が可能であれば、他の反転増幅回路１３０の遅延時間は固定で良い。
（ｅ） 遅延時間の調整が可能な反転増幅回路１３０の構成は、図４の回路に限定されない。例えば、４個以上に分割した直列抵抗１３３を用い、これらの直列抵抗１３３を複数のヒューズ回路１３５やヒューズ１３６で短絡することによって遅延時間を調整するようにしても良い。
（ｆ） 出力回路２００の構成は、図５の回路に限定されない。例えば、図７は他の出力回路２００Ａの回路図である。
【００２５】
この出力回路２００Ａは、モニタ出力信号ＭＯＴが入力されるインバータ２１２と、このインバータ２１２の出力信号とモニタトリガ信号が入力されるＮＡＮＤ２１３で構成されている。そして、このＮＡＮＤ２１３から、出力信号ＯＵＴが出力されるようになっている。
この出力回路２００Ａは、出力回路２００と同様の機能を有しているが、構成要素が少なく簡素化した構成となっている。
（ｇ） 出力回路２００は、出力データバッファ１０とは別回路で構成しているが、この出力データバッファ１０における１ビット（例えば、ＤＱ１）をこの出力回路２００で置き換えても良い。これにより、構成が簡素化されると共に、従来のメモリテストの一連の検査として、セルフリフレッシュ周期の測定を実施することができる。
【００２６】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、起動信号を印加するための入力電極と、起動信号に従って内部タイミング信号を生成するタイマ回路と、内部タイミング信号の最初の１周期に対応した周期測定用出力信号を生成する出力手段と、周期測定用出力信号を外部に出力するための出力電極とを有している。これにより、ＤＲＡＭの製造過程におけるウエハチェック工程で、セルフリフレッシュ周期を簡単に測定することができる。更に、タイマ回路は、リング発振器を構成する反転増幅器に少なくとも１個の可変遅延反転増幅器を用いている。これにより、リフレッシュ周期の測定結果に基づいて内部タイミング信号の周期を調整することができる。
第２の発明によれば、第１の発明中の可変遅延反転増幅器は、遅延回路の抵抗の短絡及び挿入をするための第１及び第２のヒューズを有している。これにより、ウエハチェック工程でヒューズを適宜切断することにより、所定のリフレッシュ周期が得られるように容易に調整することができる。
【図面の簡単な説明】
【図１】本発明の実施形態を示すセルフリフレッシュ機能を有するＤＲＡＭの構成図である。
【図２】従来のセルフリフレッシュ機能を有するＤＲＡＭの概略の構成図である。
【図３】図１中のセルフリフレッシュタイマ回路１００の一例を示す回路図である。
【図４】図３中の反転増幅回路１３０の一例を示す回路図である。
【図５】図１中の出力回路２００の一例を示す回路図である。
【図６】図１のＤＲＡＭにおけるセルフリフレッシュ周期測定時の信号波形図である。
【図７】他の出力回路２００Ａの回路図である。
【符号の説明】
１００ セルフリフレッシュタイマ回路
１０１ 入力電極
１２０ 発振部
１３０ 反転増幅回路
２００ 出力回路
２２０ 出力電極
Claims (2)
- 外部から入力される制御信号が所定の条件を満たしたときに生成されるセルフリフレッシュ信号が与えられると、メモリセルの記憶内容を維持するために一定周期で内部タイミング信号を生成してリフレッシュ動作を行うダイナミック・ランダムアクセスメモリにおいて、
前記内部タイミング信号における周期測定用の起動信号を外部から印加するための入力電極と、
前記セルフリフレッシュ信号が与えられたときに、前記一定周期の前記内部タイミング信号を生成し、前記起動信号が印加されたときに、前記内部タイミング信号に対応したモニタ出力信号を出力するタイマ回路と、
前記起動信号及び前記モニタ出力信号を入力し、前記起動信号が印加された後、前記タイマ回路で生成された前記内部タイミング信号の最初の１周期に対応した周期測定用出力信号を生成する出力手段と、
前記周期測定用出力信号を外部に出力するための出力電極とを備え、
前記タイマ回路は、
伝搬遅延時間の調整が可能な可変遅延反転増幅器を少なくとも１個含む奇数個の反転増幅器がループ状に接続されて構成され、前記セルフリフレッシュ信号が与えられたとき又は前記起動信号が印加されたときに発振して発振信号を出力するリング発振器と、
前記発振信号を分周して前記一定周期の前記内部タイミング信号を出力する分周部と、
前記発振信号を入力して前記発振信号に同期したパルス信号を生成して出力するパルス生成部と、
前記パルス信号によりリセットされ、前記起動信号によりセットされて前記モニタ出力信号を出力するフリップフロップと、
を有することを特徴とするダイナミック・ランダムアクセスメモリ。 - 前記可変遅延反転増幅器は、
キャパシタ並びに直列接続された第１、第２及び第３の抵抗で構成された遅延回路と、
前記第１の抵抗に並列接続されて該第１の抵抗を短絡する第１のヒューズと、
前記第２の抵抗に並列接続され、第２のヒューズが切断されたときに該第２の抵抗を短絡状態にするヒューズ回路と、
を有することを特徴とする請求項１記載のダイナミック・ランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32841999A JP4500389B2 (ja) | 1999-11-18 | 1999-11-18 | ダイナミック・ランダムアクセスメモリ |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001143465A JP2001143465A (ja) | 2001-05-25 |
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
| JP (1) | JP4500389B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003338177A (ja) | 2002-05-22 | 2003-11-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2017157258A (ja) * | 2016-03-01 | 2017-09-07 | 力晶科技股▲ふん▼有限公司 | セルフリフレッシュ制御装置及び揮発性半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07212197A (ja) * | 1994-01-20 | 1995-08-11 | Casio Comput Co Ltd | クロック発生器及びこのクロック発生器を用いた液晶駆動装置 |
| JPH07220473A (ja) * | 1994-01-27 | 1995-08-18 | Fujitsu Ltd | 同期型半導体記憶装置 |
-
1999
- 1999-11-18 JP JP32841999A patent/JP4500389B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07212197A (ja) * | 1994-01-20 | 1995-08-11 | Casio Comput Co Ltd | クロック発生器及びこのクロック発生器を用いた液晶駆動装置 |
| JPH07220473A (ja) * | 1994-01-27 | 1995-08-18 | Fujitsu Ltd | 同期型半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001143465A (ja) | 2001-05-25 |
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| JP3632443B2 (ja) | 半導体装置 |
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| A621 | Written request for application examination |
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|
| A711 | Notification of change in applicant |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100323 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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| S533 | Written request for registration of change of name |
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