JP4143368B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にCBRリフレッシュ動作回数の削減に関する。
【0002】
【従来の技術】
DRAMの記憶容量は年々増大し、1G容量のDRAMも試作される進展を見せている。一方でDRAMのメモリセルのリーク電流を削減する技術もプロセスの改良努力により目覚しく進歩している。しかしながら、そのリーク電流の削減技術は、製造技術レベルに強く依存するのが実状である。例えば、第1DRAMは200msのホールド時間を有するにすぎないが、第1DRAMと同じ仕様の第2DRAMは800msのホールド時間を有している場合がある。
【0003】
ところが、DRAMのホールド時間の仕様はいずれの製品も達成可能である64msとされている。よって、DRAMを搭載する機器では64ms中にDRAMのアドレス空間分のCBR(column address strobe before row address strobe)リフレッシュコマンドが発行される。この場合、第2DRAMは、第1DRAMの4倍もホールド時間を持っているにもかかわらず、CBRリフレッシュ動作に伴う消費電流は第1DRAMと同等となっている。
【0004】
上記説明と関連して、ダイナミック型半導体記憶装置が特開平7−93971号公報に記載されている。この従来例のダイナミック型半導体記憶装置は、リフレッシュアドレスを一定の周期で発生させるリフレッシュアドレス発生回路を有する。記憶部は、リフレッシュアドレス内のポーズ時間を最短のビットに合せて、リフレッシュアドレスを2種類以上に分類して記憶する。記憶された情報に基づいて、ポーズ時間が最も短いリフレッシュアドレスより2倍以上長くなる分類に属するリフレッシュアドレスに対して、不要な周期のリフレッシュが省略されている。こうして、各アドレスに対する不必要な短い周期のリフレッシュ動作が省略され、リフレッシュ消費電力が低減されている。
【0005】
また、半導体記憶装置が特開平11−39862号公報に説明されている。この従来例では、外部信号の変化周期よりも短い周期で行が選択されている。テスト発振回路は、セルフリフレッシュの周期を指定するリフレッシュ発振回路よりも短い周期で発振して内部ロウアドレスストローブ信号を生成する。特殊動作モードが選択されたとき、テスト発振回路は、外部のロウアドレスストローブ信号(/RAS)に従って活性化され、内部ロウアドレスストローブ信号をセレクタを介して行系制御回路へ与える。このように、ロウアドレスストローブ信号/RASの周期よりも短い周期で内部ロウアドレスストローブ信号が生成され、行が選択される。
【0006】
また、半導体記憶装置が特開平11−120772号公報に説明されている。この従来例では、バイアス電圧発生部は、メモリセルのデータのリフレッシュを自動的に行うセルフリフレッシュ機能を有する。バイアス電圧発生部は、リフレッシュ機能の動作期間のみ間欠的に、活性化信号により活性化される。活性化信号は、活性化された後、セルフリフレッシュ動作を2回以上周期的に行う。こうして、セルフリフレッシュモードでバイアス回路が間欠動作しいい、待ち時間の割合が削減され、あわせて低電流化が実現されている。
【0007】
また、セルフリフレッシュ回路が特開2000−315385号公報に説明されている。この従来例では、セルフリフレッシュ回路は、バイナリカウンタ回路とセレクタ回路とセット/リセット信号発生回路とを備えている。セレクタ回路は、外部アドレス信号と、バイナリカウンタ回路の出力信号とを入力して、リード/ライトサイクル期間に、外部アドレス信号を内部アドレス信号として出力する。また、セレクタ回路は、セルフリフレッシュ期間に、バイナリカウンタ回路の出力信号を内部アドレス信号として出力する。セット/リセット信号発生回路は、外部アドレス信号に基づいて、セット/リセット信号を発生する。バイナリカウンタ回路は、セルフリフレッシュ期間に、セット/リセット信号に基づいて、外部アドレス信号の示すアドレスに連続したアドレスを順次示す出力信号を出力する。
【0008】
また、セルフ・リフレッシュ制御回路が、特開2001−6356号公報に説明されている。この従来例では、セルフ・リフレッシュ後の全ワード集中リフレッシュを不要とすることができ、余分な消費電流を削減している。タイマー回路は、所定の動作タイミングを指示する。内部バイナリカウンタは、タイマー回路の指示するタイミングで動作し、セルフ・リフレッシュで使用するROWアドレスを決定する。カウンタ比較部は、セルフ・リフレッシュ開始時の内部バイナリカウンタの値とセルフ・リフレッシュ実行中の内部バイナリカウンタの値とを比較する。セルフ・リフレッシュ開始時と実行中の内部バイナリカウンタ値が同じ値になったときに、外部I/O端子に対して集中リフレッシュが不要であることを意味する所定の電位が出力される。
【0009】
また、半導体記憶回路が特開2001−283586号公報に説明されている。
この従来れいでは、低消費電流が要求されるセルフリフレッシュを使用した場合であっても、十分なリストアレベルが達成されている。遅延量切換回路ブロックは、セルフリフレッシュ時にワード線の非活性化を規定するRTO信号を遅延させるように、RTO信号の遅延量を切り換える。遅延量切換回路ブロックの経路選択回路により、CBRリフレッシュ時には信号経路Bが選択され、セルフリフレッシュ時には信号経路Aが選択される。セルフリフレッシュ時には、RTO信号は信号経路Aにより所定の時間だけ遅延される。この結果、RASB信号の活性期間が伸ばされ、ワード線の選択期間が延長される。CBRリフレッシュ時には、信号経路Bが選択され、RTO信号は遅延されない。従って、リフレッシュ動作のサイクルの長さに応じてRASB信号の波形が調整され、適切なリストアレベルが達成される。
【特許文献1】
特開平7−93971号公報
【特許文献2】
特開平11−39862号公報
【特許文献3】
特開平11−120772号公報
【特許文献4】
特開2000−315385号公報
【特許文献5】
特開2001−6356号公報
【特許文献6】
特開2001−283586号公報
【0010】
【発明が解決しようとする課題】
従って、本発明の目的は、CBRリフレッシュ動作回数を削減することができる半導体記憶装置を提供することにある。
【0011】
また、本発明の他の目的は、CBRリフレッシュ動作電流の削減を達成することができる半導体記憶装置を提供することにある。
【0012】
また、本発明の他の目的は、メモリセルのホールド特性に基づいてCBRリフレッシュ動作回数を1/m(mは2以上の整数)に削減することができる半導体記憶装置を提供することにある。
【0013】
【課題を解決するための手段】
以下に、[発明の実施の形態]で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、[特許請求の範囲]の記載と発明の実施の形態の記載との対応関係を明らかにするために付加されたものであるが、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
【0014】
本発明の第1の観点では、半導体記憶装置は、複数のメモリセルを有するメモリセルアレイ(127)と、CBR(column address strobe before row address strobe)リフレッシュコマンドのm(mは2以上の整数)回の受信に応答して1回、前記メモリセルアレイに対してリフレッシュ動作を実行するCBRリフレッシュ部(112,114,116,119,120,109,121,122,411,412,409,423,416,418,422,424,428)とを具備する。
【0015】
前記CBRリフレッシュ部(112,114,116,119,120,109,121,122)は、リフレッシュ動作を実行するリフレッシュ部(112,119,120,109,121,122)と、リフレッシュ指示部(116)と、CBRリフレッシュ制御部(114)とを具備する。CBRリフレッシュ制御部(114)は、前記CBRリフレッシュコマンドのm(mは2以上の整数)回の受信に対して1回、前記リフレッシュ指示部(116)を前記有効状態に設定する。リフレッシュ指示部(116)は、無効状態時に前記CBRリフレッシュコマンドを無視し、有効状態時に前記CBRリフレッシュコマンドに応答して前記リフレッシュ部(112,119,120,109,121,122)にリフレッシュ指示信号を出力する。リフレッシュ部(112,119,120,109,121,122)は、リフレッシュ指示信号に応答して前記メモリセルアレイに対してリフレッシュ動作を実行する。
【0016】
ここで、前記CBRリフレッシュ制御部(114)は、制御データを保持するデータ保持回路(113)と、前記制御データに基づいて、前記CBRリフレッシュコマンドのm回の受信に応答して1回前記リフレッシュ指示部(116)を前記有効状態に設定するスキップ部(115)とを具備する。
【0017】
前記スキップ部(115)は、前記制御データが前記データ保持回路(113)に保持されていないとき、常に前記リフレッシュ指示部(116)を前記有効状態に設定する。前記スキップ部(115)は、前記制御データが前記データ保持回路(113)に保持されているとき、前記CBRリフレッシュコマンドをカウントし、前記CBRリフレッシュコマンドをm回カウントしたとき、1回前記リフレッシュ指示部(116)を前記有効状態に設定する。
【0018】
また、本発明の第2の観点では、半導体記憶装置は、複数のメモリセルを有するメモリセルアレイ(426)と、前記メモリセルアレイの前記複数のメモリセルの各々に対してCBR(column address strobe before row address strobe)リフレッシュコマンドのm(mは2以上の整数)回の受信に応答して1回リフレッシュ動作を実行するCBRリフレッシュ部(411,412,409,423,416,418,422,424,428)とを具備する。
【0019】
ここで、前記CBRリフレッシュ部(411,412,409,423,416,418,422,424,428)は、指示信号発生部(416)と、リフレッシュ部(412,418,422,424,428)と、CBRリフレッシュ制御部(114)とを具備しても良い。この場合、CBRリフレッシュ制御部(114)は、前記CBRリフレッシュコマンドのm(mは2以上の整数)回の受信に対して1回、前記各メモリセルに関し前記リフレッシュ部を有効状態に設定する。指示信号発生部(416)は、前記CBRリフレッシュコマンドに応答して、前記各メモリセルに関し前記リフレッシュ指示信号を出力する。リフレッシュ部(412,418,422,424,428)は、前記有効状態時に前記リフレッシュ指示信号に応答して前記メモリセルアレイに対してリフレッシュ動作を実行する。
【0020】
前記CBRリフレッシュ制御部(414)は、制御データを保持するデータ保持回路(413)と、前記制御データに基づいて、前記CBRリフレッシュコマンドのm回の受信に応答して1回前記リフレッシュ部(412,418,422,424,428)を前記有効状態に設定するスキップ部(115)とを具備してもよい。
【0021】
前記スキップ部(115)は、前記制御データが前記データ保持回路(113)に保持されていないとき、常に前記リフレッシュ部(412,418,422,424,428)を前記有効状態に設定しても良い。あるいは、前記スキップ部(115)は、前記制御データが前記データ保持回路(113)に保持されているとき、前記CBRリフレッシュコマンドをカウントし、前記CBRリフレッシュコマンドをm回カウントしたとき、1回前記リフレッシュ部(412,418,422,424,428)を前記有効状態に設定してもよい。
【0022】
本発明の第3の観点では、半導体記憶装置は、複数のメモリセルを有するメモリセルアレイ(327)と、前記メモリセルアレイはm(mは2以上の整数)個のアレイ部を備え、m(mは2以上の整数)回のCBRリフレッシュコマンドの受信に応答して1回、前記m個のアレイ部の各々に対してリフレッシュ動作を実行するCBRリフレッシュ部(112,114,316,119,120,309,331,321,322,333,337)とを具備する。
【0023】
前記CBRリフレッシュ部(112,114,316,119,120,309,331,321,322,333,337)は、m個のリフレッシュ部(112,119,120,309,331,321,322,333,337)と、リフレッシュ指示部(116)と、CBRリフレッシュ制御部(114)とを具備する。CBRリフレッシュ制御部(114)は、前記CBRリフレッシュコマンドの受信に応答して、前記m個のリフレッシュ部(112,119,120,309,331,321,322,333,337)のうちの1つを前記有効状態に設定する。リフレッシュ指示部(116)は、前記CBRリフレッシュコマンドに応答して、前記m個のリフレッシュ部(112,119,120,309,331,321,322,333,337)のうち有効状態にあるものに前記リフレッシュ指示信号を出力する。前記m個のリフレッシュ部(112,119,120,309,331,321,322,333,337)の各々は、リフレッシュ指示信号に応答して前記m個のアレイ部の対応するものに対してリフレッシュ動作を実行する。
【0024】
前記CBRリフレッシュ制御部(114)は、制御データを保持するデータ保持回路(113)と、前記制御データに基づいて、前記m個のリフレッシュ部(112,119,120,309,331,321,322,333,337)のうちの1つを前記有効状態に設定するスキップ部(315)とを具備する。
【0025】
前記スキップ部(315)は、前記制御データが前記データ保持回路(113)に保持されていないとき、前記m個のリフレッシュ部(112,119,120,309,331,321,322,333,337)の全てを常に前記有効状態に設定する。また、前記スキップ部(315)は、前記制御データが前記データ保持回路(113)に保持されているとき、前記CBRリフレッシュコマンドをカウントし、前記m個のリフレッシュ部(112,119,120,309,331,321,322,333,337)を順番に前記有効状態に設定する。
【0026】
ここで、前記データ保持回路(113)は、ヒューズを備え、前記制御データを保持するために前記ヒューズが断されてもよい。このとき、前記メモリセルのデータ保持時間に基づいて前記ヒューズは切断されることが望ましい。
【0027】
ここで、前記データ保持回路(113)は、不揮発性メモリを備え、前記制御データが前記不揮発性メモリに書き込まれてもよい。前記メモリセルのデータ保持時間に基づいて前記不揮発性メモリに前記制御データは書き込まれることが望ましい。
【0028】
本発明の第4の観点では、半導体記憶装置は、複数のメモリセルの各々のデータ保持時間に基づいて、CBR(column address strobe before row address strobe)リフレッシュコマンドの実行が制御される。
【0029】
上記のように、本発明は、セルフリフレッシュ動作とは区別される、メモリ外部のコマンドによりメモリのリフレッシュ動作を実行させるCBRリフレッシュ動作に関する。外部からのm回のCBRリフレッシュコマンドのうち1回を、特に2回のCBRリフレッシュコマンドのうち1回を有効にしている。
【0030】
また、この1/2回の動作に設定するか否かは、プログラムすることが可能である。よって、メモリセルのデータホールド時間が悪く、1/2回の動作設定では誤動作する可能性があるとホールド時間試験結果から判断されるDRAM対しては、1/2回の動作設定は行わなくすることが可能である。
【0031】
逆にメモリ製造初期の設定をCBRリフレッシュコマンド1回に対し内部CBRリフレッシュ動作1回とする従来技術の設定とすれば、ホールド時間試験結果でホールド時間がある基準値より長いという結果が得られたDRAMに対しては、1/2回の動作設定を施すことが可能である。外部から入力されるCBRリフレッシュコマンドを1回おきに無効化することで、CBRリフレッシュ動作電流を半分にすることが可能である。
【0032】
本発明は、携帯型の機器に組み込まれるメモリや、大規模なサーバー等の消費電流を削減することが技術課題となっている機器に組み込むメモリにとって有効である。
【0033】
【発明の実施の形態】
以下に添付図面を参照して、本発明の半導体記録装置について詳細に説明する。
【0034】
図1は、本発明の第1実施の形態による半導体記憶装置の回路構成を示すブロック図である。第1実施の形態による半導体記憶装置は、レシーバ101−104、内部クロック発生回路105、ラッチ回路106−108、RAS(row address strobe)制御回路群109,及びCBR(column address strobe before row address strobe)リフレッシュ制御部114を有する。第1実施の形態による半導体記憶装置は、更に、コマンドデコーダ110,セルフリフレッシュ判定回路111,内部Xアドレス発生回路112,Xアドレスカウンタ回路119,リフレッシュ信号発生回路116,セルフタイマ117,アドレスプリデコーダ回路120,ワード線ドライバ群121,センスアンプ群122及びメモリセル127を有する。CBRリフレッシュ制御部114は、プログラム制御回路113とスキップ制御回路115を有する。プログラム制御回路113には、ヒューズ素子が組み込まれている。半導体記憶装置は、複数のメモリセル127を含むメモリセルアレイを備え、それらのメモリセルにリフレッシュ動作が行われる。
【0035】
レシーバ101は外部クロック信号CLKを受信して内部クロック発生回路105に出力する。内部クロック発生回路105は、信号CLKに応答して、内部クロック信号ICLKを発生し、ラッチ回路106−108,コマンドデコーダ110,セルフリフレッシュ判定回路111に出力する。
【0036】
レシーバ102は、ローアドレスストローブバー信号RASB、カラムアドレスストローブバー信号CASB、ライトイネーブルバー信号WEB、チップセレクトバー信号CSBを受信して、それらの各信号そのもの、あるいはそれらの信号の論理演算結果をラッチ回路106に出力する。ラッチ回路106は、内部クロック信号ICLKに応答してレシーバ102からの出力をラッチし、コマンドデコーダ110に出力する。
【0037】
レシーバ103は、クロックイネーブル信号CKEを受信して、ラッチ回路107に出力する。ラッチ回路107は、内部クロック信号ICLKに応答してレシーバ103からの出力をラッチし、セルフリフレッシュ判定回路111に出力する。レシーバ104は、外部アドレス信号ADDを受信してラッチ回路108に出力する。ラッチ回路108は、内部クロック信号ICLKに応答して、レシーバ103からの出力をラッチし、内部Xアドレス発生回路112に出力する。
【0038】
コマンドデコーダ110は、ラッチ回路106の出力をデコードして、リフレッシュ信号RFとアドレス制御信号EXALを発生する。信号EXALは、CBRリフレッシュコマンドに対しては出力されず、セルフリフレッシュコマンドのとき出力される。リフレッシュ信号RFは、セルフリフレッシュ判定回路111、リフレッシュ信号発生回路116及びスキップ制御回路115に供給される。また、アドレス制御信号EXALは、内部Xアドレス発生回路112とRAS制御回路群109に供給される。
【0039】
スキップ制御回路115は、リフレッシュ信号RFに応答して、プログラム回路113からのフラグ信号FGに基づいて、リフレッシュスキップ信号RFSKIPを発生する。リフレッシュスキップ信号RFSKIPはリフレッシュ信号発生回路116に出力される。セルフリフレッシュ判定回路111は、クロックイネーブル信号CKEとリフレッシュ信号RFに基づいて、外部からの命令がCBRリフレッシュコマンドかセルフリフレッシュコマンドかを判定する。セルフリフレッシュコマンドと判定されたとき、その判定結果をコマンドデコーダ110に知らせる。また、内部クロックICLKに応答してタイマ起動信号を発生し、セルフタイマ117に出力する。セルフタイマ117は、タイマ起動信号に応答して時間を計測し、タイムアップしたとき、割り込み信号を発生する。割り込み信号は、リフレッシュ信号発生回路116に出力される。
【0040】
リフレッシュ信号発生回路116は、リフレッシュ信号RF、セルフタイマ117からの割り込み信号、及びスキップ制御回路115からのリフレッシュスキップ信号RFSKIPに基づいて、リフレッシュ指示信号YRFとアドレス制御信号ACBRを発生する。リフレッシュ指示信号YRFはRAS制御回路群109に供給され、アドレス制御信号ABCRは内部Xアドレス発生回路112に供給される。
【0041】
Xアドレスカウンタ回路119は、内部Xアドレス発生回路112からの指示に基づいて内部アドレスを更新し、内部Xアドレス発生回路112に出力する。内部Xアドレス発生回路112は、コマンドデコーダ110からの信号EXALまたはリフレッシュ信号発生回路116からのアドレス制御信号ACBR、ラッチ回路108からの外部アドレス信号、及びXアドレスカウンタ回路119からの更新されたアドレスに基づいて、内部アドレス信号INTADDを生成する。内部アドレス信号INTADDはアドレスプリデコーダ回路120に供給される。アドレスプリデコーダ回路120内部アドレス信号INTADDをプリデコードし、ワード線ドライバ群121に供給する。
【0042】
RAS制御回路群109は、コマンドデコーダ110からの信号EXALまたはリフレッシュ指示信号YRFに応答して駆動信号を発生し、ワード線ドライバ群121とセンスアンプ群122を駆動する。ワード線ドライバ群121は、アドレスプリデコーダ回路120からのアドレスに基づいてワード線128を駆動する。また、ビット線126が駆動され、メモリセルアレイのなかのメモリセル127がアクセスされる。メモリセル127の信号は、センスアンプ群122により増幅され、再びメモリセル127に書き込まれる。こうして、リフレッシュ動作が行われる。CBRリフレッシュ動作では、メモリセルへのリフレッシュ動作を完了したタイミングでワード線ドライバ群121及びセンスアンプ群122の活性化状態は解除される。
【0043】
次に、図2を参照して、図1のCBRリフレッシュ制御部114を説明する。図2(a)は、プログラム制御回路113の回路構成を示し、図2(b)はスキップ制御回路115の回路構成を示している。
【0044】
最初に図2(a)を参照して、プログラム制御回路113は、ヒューズ(FUSE)502、NAND回路G1、トランジスタTr1,及びインバータIN1とIN2とを備えている。呈上状態では、ヒューズ(FUSE)がカットされているか否かにより、フラグ信号FGのレベルが決定される。ヒューズがカットされていない状態ではフラグ信号FGはロウレベルになり、カットされた状態ではフラグ信号FGはハイレベルになる。
【0045】
図3(a)、(b)、(c)を参照して、ヒューズ502がカットされているときのフラグ信号FGについて説明する。ヒューズ502がカットされているときは、電源オン時に、電圧VDDは徐々に上昇する。このとき、ヒューズ502の接地側端子の電圧は低いので、NAND回路G1の出力はハイレベルとなる。このため、フラグ信号FGは電源電圧の上昇につれて上昇する。電源電圧VDDがある電圧以上になると、信号PONVはハイレベルになる。このため、トランジスタTr1がオンし、ヒューズ502の接地側端子の電圧は更に低くなるので、NAND回路G1の出力はハイレベルとなる。このハイレベルの出力は、インバータIN1とIN2を介してフラグ信号FGとして出力される。
【0046】
次に、図3(d)、(e)、(f)を参照して、ヒューズ502がカットされないときのフラグ信号FGについて説明する。電源オン時に、電圧VDDは徐々に上昇する。ヒューズ502がカットされていないので、このとき、NAND回路G1のヒューズ502側の端子電圧は上昇するが、信号PONVはローレベルであるので、NAND回路G1の出力はハイレベルとなる。このため、フラグ信号FGは電源電圧の上昇につれて上昇する。電源電圧VDDがある電圧以上になると、信号PONVはハイレベルになる。このため、NAND回路G1の出力はローレベルとなる。このローレベルの出力は、インバータIN1とIN2を介してフラグ信号FGとして出力される。
【0047】
次に、図2(b)は、スキップ制御回路115の回路構成を示している。図2(b)を参照して、スキップ制御回路115は、NAND回路G2,G3、トランスファーゲートT1,T2、ラッチIN5とIN6、In7とIn8、インバータIn3、In4、In9とを備えている。トランスファーゲートT1,T2、ラッチIN5とIN6、In7とIn8、インバータIn4とを備える回路はカウンタとして機能している。
【0048】
フラグ信号FGがローレベルのとき、すなわちヒューズがカットされていないとき、NAND回路G3の出力は必ずハイレベルとなり、信号RFSKIPはローレベルとなる。
【0049】
一方、フラグ信号FGがハイレベルのとき、すなわちヒューズがカットされているとき、信号RFSKIPのレベルは、インバータIN7とIN8からなるラッチの出力に依存する。インバータIN7とIN8からなるラッチの出力がハイレベルにあるとすると、インバータIN4の出力はローレベルにある。この場合、インバータIN5とIN6からなるラッチの出力はローレベルである。フラグ信号FGはハイレベルにあるので、信号RFがハイレベルになると、NAND回路G2の出力はローレベルになる。このため、NAND回路G2とインバータIN3の出力によりトランスファゲートT1がオンとなり、トランスファゲートT2はオフとなる。この結果、インバータIN4のローレベル出力は、インバータIN5とIN6からなるラッチにラッチされる。次に、信号RFがハイレベルからローレベルに変化すると、トランスフーゲートT1はオフになり、トランスファゲートt2がオンとなる。これにより、インバータIN5とIN6からなるラッチの出力は、インバータIN4のローレベル出力のため、ハイレベルになる。トランスファゲートT2がオンしているので、インバータIN7とIN8からなるラッチの出力はローレベルになる。こうして、信号RFが入力されるごとに、信号RFSKIPの出力は、ハイレベルとローレベル間で交互に変化する。
【0050】
すなわち、図2(b)に示される例では、インバータIN5とIN6からなるラッチとインバータIN7とIN8からなるラッチを含む回路は、トグルスイッチまたはカウンタとして働いて、2回のCBRリフレッシュコマンドのうち1回を有効にしている。しかしながら、ラッチの段数を増やせば、任意のカウンタとして働くことになり、m(mは2以上の整数)回のCBRリフレッシュコマンドのうち1回を有効にすることも可能である。
【0051】
次に、本発明の第1実施の形態の半導体記憶装置の動作について説明する。図4は、半導体記憶装置の各部の波形を示す。この例では、ヒューズ502は、カットされていて、図4(a)に示されるように、信号FGはハイレベルのままである。
【0052】
同期型メモリの場合、図4(b)に示されるように、半導体記憶装置には外部からレシーバ101に外部クロック信号CLKが入力される。内部クロック発生回路105は、外部クロック信号CLKから内部クロック信号ICLKを生成する。また、図4(c)に示されるように、ハイレベルのクロックイネーブル信号CKEがレシーバ103に供給されている。ラッチ回路107は、内部クロック信号ICLKに応答して、信号CKEをラッチし、セルフリフレッシュ判定回路111に出力する。また、図4(e)に示されるように、クロック信号CLKに同期して半導体記憶装置の動作指示を与えるコマンド信号CMD(RASB、CASB、WEB)がレシーバ102に与えられる。ラッチ回路106は、内部クロック信号ICLKのロウレベルからハイレベルに遷移するタイミングでコマンド信号CMDをラッチし、コマンドデコーダ110に出力する。このとき、コマンド信号CMDは複数の半導体記憶装置に共通に与えられるので、どの半導体記憶装置単体に発せられたコマンド信号CMDかを区別することが必要である。そこで図4(d)に示されるように、半導体記憶装置毎にチップセレクトバー信号CSBが入力されている。チップセレクトバー信号CSBがロウレベルである場合、半導体記憶装置は上記タイミングでコマンド信号CMDを内部にとりこむ。コマンドデコーダ110は、コマンド信号CMDに基づいてリフレッシュ信号RFと信号EXALを発生する。リフレッシュ信号RFは、CBRリフレッシュ制御部114のスキップ制御回路115、リフレッシュ信号発生回路116、セルフリフレッシュ判定回路111に供給される。
【0053】
ここでリフレッシュコマンドが入力されたとする。ただし、リフレッシュコマンドには、本発明が関係するCBRリフレッシュコマンドとセルフリフレッシュコマンドの2種類がある。コマンド信号CMDはCBRリフレッシュもセルフリフレッシュも同じであるが、クロックイネーブル信号CKEの状態により区別される。すなわち、クロックイネーブル信号CKEがハイレベルにあるときに入力されるリフレッシュコマンドはCBRリフレッシュコマンドと判定され、クロックイネーブル信号CKEがロウレベルであるとき入力されるリフレッシュコマンドは、セルフリフレッシュコマンドと判定される。図4(e)には、CBRリフレッシュコマンドが示されている。
【0054】
セルフリフレッシュ判定回路111は、クロックイネーブルバー信号CKEをラッチ回路107から受信し、図4(c)に示されるように、信号CKEがハイレベルの時、リフレッシュ信号RFはCBRリフレッシュコマンドであると判定する。このときには、タイマ起動信号はセルフタイマ117に出力されない。リフレッシュ信号RFはセルフリフレッシュコマンドであると判定すると、タイマ起動信号をセルフタイマ117に出力する。セルフタイマ117は、タイマ起動信号に応答して時間を計測し、タイムアップしたとき、割り込み信号を発生する。割り込み信号は、リフレッシュ信号発生回路116に出力される。セルフリフレッシュコマンドの場合は、セルフタイマ117からの出力によりリフレッシュ信号発生回路116は制御される。
【0055】
一方、本発明に関係するCBRリフレッシュコマンドの場合は、CBRリフレッシュコマンドが入力される度に出力されるリフレッシュ信号RFによりリフレッシュ信号発生回路116が駆動され、信号YRFおよびACBR信号を制御する。ここで、本発明のCBRリフレッシュ制御部114では、図2を参照して説明したように、リフレッシュ信号RFが入力される毎に反転するリフレッシュスキップ信号RFSKIPを出力する。図4(f)と(g)に示されるように、リフレッシュ信号RFがハイからロウに遷移するごとにリフレッシュスキップ信号RFSKIPのレベルは変化する。こうして、リフレッシュ信号発生回路116は、有効状態と無効状態の間でスイッチされる。無効状態では、リフレッシュ信号発生回路116は、コマンドデコーダ110からのリフレッシュ信号RFを無視し、有効状態にあるときにリフレッシュ信号RFに基づいて動作する。ただし、スキップ制御回路115がこの動作を実行するのは、プログラム回路113の出力でスキップ制御回路115へ入力される信号FGがハイレベルにある場合に限る。また、セルフリフレッシュの場合には、セルフタイマ117からの信号により、信号RFSKIPはマスクされる(ディスエーブルとされる)。
【0056】
リフレッシュ信号発生回路116は半導体記憶装置内部でリフレッシュを実行させるのに必要な信号YRFと内部Xアドレスを変化させるために必要な信号ACBRをリフレッシュ指示信号として、図4(g)、(h)、(i)に示されるように、前記RFSKIPがロウレベルにある場合に出力する。
【0057】
コマンドにはアクティブコマンドというものがあり、これは半導体記憶装置で読み(リードコマンド)または書き(ライトコマンド)が行われる前に所望のアドレスのメモリセルを活性化させるコマンドである。図1ではアクティブコマンドに対しコマンドデコーダ110から内部Xアドレス発生回路112及びRAS制御回路群109へ信号EXALが出力される。CBRリフレッシュコマンドに対しては信号EXALは出力されない。
【0058】
CBRリフレッシュコマンドのときに、リフレッシュ信号発生回路116より発せられた信号ACBRは内部Xアドレス発生回路112に供給される。内部Xアドレス発生回路112は、信号ACBRに応答して、Xアドレス(INTADD)をインクリメントして出力する。インクリメント動作は、Xアドレスカウンタ回路119において処理され、インクリメントされた内部アドレスINTADDは、内部Xアドレス発生回路112からアドレスプリデコーダ回路120へ伝達される。アドレスプリデコード回路120では内部アドレスINTADDをデコードしてワード線ドライバ群121に出力する。
【0059】
リフレッシュ信号発生回路116から出力される信号YRFに応答して、RAS制御回路群109は、ワード線ドライバ群121およびセンスアンプ群122を活性化する。ただし、ワード線ドライバ群121は前記プリデコードされたアドレスにより選ばれたものだけが活性化する。活性化されたワード線に接続されたメモリセル127の信号がセンスアンプ群122により増幅され、再びメモリセル127に蓄えられることがリフレッシュ動作に相当する。CBRリフレッシュ動作では、メモリセルへのリフレッシュ動作を完了したタイミングでワード線ドライバ群121及びセンスアンプ群122の活性化状態は解除されるが、本発明の説明に直接関係しないので、説明は省略する。
【0060】
本発明の第1実施の形態の半導体記憶装置では、CBRリフレッシュコマンド動作で消費される電流は、主にワード線が活性化され、ビット線にのった微小信号を増幅し、ビット線を所望のレベルに充電または放電し、その後ワード線をリセットする際に消費されている。そのため、これらの動作回数を半減することにより、消費電流を削減することが可能である。言うまでも無く、消費電流の減少は半導体記憶装置を搭載する機器の特性向上につながり、常に要求される重要な事項である。
【0061】
また、電流消費が半減するということは、半導体記憶装置の熱発生を半減することでもあり、半導体記憶装置内部の温度上昇を緩和し、メモリセルのホールド時間を長くすることやさらには、半導体記憶装置内部のみならず、半導体記憶装置が搭載される機器の内部温度の上昇を緩和し、搭載機器の誤動作を防ぐ効果が考えられる。
【0062】
次に、本発明の第2実施の形態による半導体記憶装置について説明する。
【0063】
本発明の第2実施の形態による半導体記憶装置は、基本的構成において、第1実施の形態の半導体記憶装置と同様である。異なる点は、図1に示されるRAS制御回路群が2つに分けられ、それぞれに対してワード線ドライバ群321と333及びセンスアンプ群322と337が設けられている。コマンドデコーダ110は、図1に示されるリフレッシュ信号RFと信号EXALに加えて、信号EXALAとEXALCを発生し、RAS制御回路群318と319に供給している。CBRリフレッシュ制御部114のスキップ制御回路329は、2つの信号SELAとSELCを交互に出力する。リフレッシュ信号発生回路316は、信号YRFAとYRFCとを発生し、RAS制御回路群318と319に供給している。第2実施形態による半導体記憶装置において、その他の回路構成は第1実施の形態と同じである。
【0064】
スキップ制御回路329の回路構成は、図2(b)に示される回路と同様であるが、インバータIN10とNOR回路NORが追加されている。信号FGはインバータIN10により反転され、NOR回路の一入力端子に供給されている。インバータIN7とIN8からなるラッチの出力が他入力端子に供給されている。インバータIN9からは信号SELAが出力され、NOR回路からは信号SELCが出力される。信号FGがロウレベルにある場合、信号SELA及びSELCは共にロウレベル固定である。また信号ACBRは、リフレッシュ信号発生回路316に信号RFが2回入力される毎に、1回出力される。これは、2領域に分けられたそれぞれのアドレス空間すべてがリフレッシュされることを意味している。
【0065】
次に、図7(a)から(l)を参照して、第2実施の形態による半導体記憶装置の動作を説明する。図4は、半導体記憶装置の各部の波形を示す。この例では、ヒューズは、カットされていて、図7(a)に示されるように、信号FGはハイレベルのままである。
【0066】
同期型メモリの場合、図7(b)に示されるように、半導体記憶装置には外部からレシーバ101に外部クロック信号CLKが入力される。内部クロック発生回路105は、外部クロック信号CLKから内部クロック信号ICLKを生成する。また、図7(c)に示されるように、ハイレベルのクロックイネーブル信号CKEがレシーバ103に供給されている。ラッチ回路107は、内部クロック信号ICLKに応答して、信号CKEをラッチし、セルフリフレッシュ判定回路111に出力する。また、図7(e)に示されるように、クロック信号CLKに同期して半導体記憶装置の動作指示を与えるコマンド信号CMD(RASB、CASB、WEB)がレシーバ102に与えられる。ラッチ回路106は、内部クロック信号ICLKのロウレベルからハイレベルに遷移するタイミングでコマンド信号CMDをラッチし、コマンドデコーダ110に出力する。このとき、コマンド信号CMDは複数の半導体記憶装置に共通に与えられるので、どの半導体記憶装置単体に発せられたコマンド信号CMDかを区別することが必要である。そこで図7(d)に示されるように、半導体記憶装置毎にチップセレクトバー信号CSBが入力されている。チップセレクトバー信号CSBがロウレベルである場合、半導体記憶装置は上記タイミングでコマンド信号CMDを内部にとりこむ。
【0067】
コマンドデコーダ110は、コマンド信号CMDに基づいてリフレッシュ信号RFと信号EXALを発生する。リフレッシュ信号RFは、CBRリフレッシュ制御部114のスキップ制御回路115、リフレッシュ信号発生回路116、セルフリフレッシュ判定回路111に供給される。
【0068】
ここでリフレッシュコマンドが入力されたとする。ただし、リフレッシュコマンドには、本発明が関係するCBRリフレッシュコマンドとセルフリフレッシュコマンドの2種類がある。コマンド信号CMDはCBRリフレッシュもセルフリフレッシュも同じであるが、クロックイネーブル信号CKEの状態により区別される。すなわち、クロックイネーブル信号CKEがハイレベルにあるときに入力されるリフレッシュコマンドはCBRリフレッシュコマンドと判定され、クロックイネーブル信号CKEがロウレベルであるとき入力されるリフレッシュコマンドは、セルフリフレッシュコマンドと判定される。図7(e)には、CBRリフレッシュコマンドが示されている。
【0069】
セルフリフレッシュ判定回路111は、クロックイネーブルバー信号CKEをラッチ回路107から受信し、図7(c)に示されるように、信号CKEがハイレベルの時、リフレッシュ信号RFはCBRリフレッシュコマンドであると判定する。このときには、タイマ起動信号はセルフタイマ117に出力されない。リフレッシュ信号RFはセルフリフレッシュコマンドであると判定すると、タイマ起動信号をセルフタイマ117に出力する。セルフタイマ117は、タイマ起動信号に応答して時間を計測し、タイムアップしたとき、割り込み信号を発生する。割り込み信号は、リフレッシュ信号発生回路116に出力される。セルフリフレッシュコマンドの場合は、セルフタイマ117からの出力によりリフレッシュ信号発生回路116は制御される。
【0070】
一方、本発明に関係するCBRリフレッシュコマンドの場合は、CBRリフレッシュコマンドが入力される度に出力されるリフレッシュ信号RFによりリフレッシュ信号発生回路316が駆動され、信号YRFAとYRFCおよびアドレス制御信号ACBRを出力する。ここで、本発明のCBRリフレッシュ制御部114では、図7(h)、(i)に示されるように、リフレッシュ信号RFが入力される毎に、リフレッシュスキップ信号として、交互に信号SELAとSELCを出力する。また、図7(k)に示されるように、2回リフレッシュ信号RFが入力される毎に、1回信号ACBRが出力される。こうして、リフレッシュ信号発生回路116の出力YRFAとYRFCの各々は、有効状態と無効状態の間でスイッチされる。無効状態では、リフレッシュ信号発生回路116は、コマンドデコーダ110からのリフレッシュ信号RFを無視し、有効状態にあるときにリフレッシュ信号RFに基づいて動作する。ただし、スキップ制御回路115がこの動作を実行するのは、プログラム回路113の出力でスキップ制御回路115へ入力される信号FGがハイレベルにある場合に限る。また、セルフリフレッシュの場合には、セルフタイマ117からの信号により、信号RFSKIPはマスクされる(ディスエーブルとされる)。
【0071】
リフレッシュ信号発生回路116は半導体記憶装置内部でリフレッシュを実行させるのに必要な信号YRFAとYRFCと内部Xアドレスを変化させるために必要な信号ACBRをリフレッシュ指示信号として、図7(i)、(j)、(k)に示されるように、前記RFSKIPがロウレベルにある場合に出力する。
【0072】
コマンドにはアクティブコマンドというものがあり、これは半導体記憶装置で読み(リードコマンド)または書き(ライトコマンド)が行われる前に所望のアドレスのメモリセルを活性化させるコマンドである。図5に示される半導体記憶装置では、アクティブコマンドに対しコマンドデコーダ110から内部Xアドレス発生回路112及びRAS制御回路群109へ信号EXALが出力される。CBRリフレッシュコマンドに対しては信号EXALは出力されない。
【0073】
CBRリフレッシュコマンドのときに、リフレッシュ信号発生回路116より発せられた信号ACBRは内部Xアドレス発生回路112に供給される。内部Xアドレス発生回路112は、信号ACBRに応答して、Xアドレス(INTADD)をインクリメントして出力する。インクリメント動作は、Xアドレスカウンタ回路119において処理され、インクリメントされた内部アドレスINTADDは、内部Xアドレス発生回路112からアドレスプリデコーダ回路120へ伝達される。アドレスプリデコード回路120では内部アドレスINTADDをデコードしてワード線ドライバ群121に出力する。
【0074】
リフレッシュ信号発生回路116から出力される信号YRFAとYRFCに応答して、RAS制御回路群318と319は、ワード線ドライバ群321と333及びセンスアンプ群322と337を活性化する。ただし、ワード線ドライバ群321と333は前記プリデコードされたアドレスにより選ばれたものだけが活性化する。活性化されたワード線に接続されたメモリセル327と335の信号がセンスアンプ群322と337により増幅され、再びメモリセル327と335に蓄えられることがリフレッシュ動作に相当する。CBRリフレッシュ動作では、メモリセル327と335へのリフレッシュ動作を完了したタイミングでワード線ドライバ群321と333及びセンスアンプ群322と337の活性化状態は解除されるが、本発明の説明に直接関係しないので、説明は省略する。
【0075】
本発明の第2実施の形態の半導体記憶装置では、外部からのCBRリフレッシュコマンドに対し、必ず内部のリフレッシュ動作が遂行されるのであるが、スキップ制御回路315からの出力でリフレッシュされるメモリセルの個数が図1の場合の半分の量になっている。先にのべたように、メモリセルのリフレッシュ動作に対し、CBRリフレッシュ動作の消費電流の大半が使われるのであるから、図1の場合と同様、CBRリフレッシュ時の消費電流を約半減させる効果を有する。
【0076】
CBRリフレッシュコマンド動作で消費される電流は、主にワード線が活性化され、ビット線にのった微小信号を増幅し、ビット線を所望のレベルに充電または放電し、その後ワード線をリセットする際に消費されている。そのため、これらの動作回数を半減することにより、消費電流を削減することが可能である。言うまでも無く、消費電流の減少は半導体記憶装置を搭載する機器の特性向上につながり、常に要求される重要な事項である。
【0077】
また、電流消費が半減するということは、半導体記憶装置の熱発生を半減することでもあり、半導体記憶装置内部の温度上昇を緩和し、メモリセルのホールド時間を長くすることやさらには、半導体記憶装置内部のみならず、半導体記憶装置が搭載される機器の内部温度の上昇を緩和し、搭載機器の誤動作を防ぐ効果が考えられる。
【0078】
次に、本発明の第3実施の形態の半導体記憶装置について説明する。第3実施の形態による半導体記憶装置は、レシーバ401、402,403,404、内部クロック発生回路405,ラッチ回路406,407,408,コマンドデコーダ410、セルフリフレッシュ判定回路411,内部Xアドレス発生回路412,RAS制御回路群409,リフレッシュ信号発生回路416,セルフタイマ417,Xアドレスカウンタ回路418,アドレスプリデコーダ回路422,414CBRリフレッシュ制御部、ワード線ドライバ424,センスアンプ428を備える。半導体記憶装置は、複数のメモリセル426を有するメモリセルアレイを備えており、リフレッシュ動作はそれらのメモリセルに対して実行される。
【0079】
第3実施の形態では、第1実施の形態における参照番号が変更されているが、第3実施の形態による半導体記憶装置は、基本的に第1実施の形態による半導体記憶装置と同様である。第1実施の形態と同じ名称の回路又はユニットは、第1実施の形態と同様の動作を行うので、詳細な説明は省略する。
【0080】
異なる点は、第3実施の形態では、CBRリフレッシュ制御部414がRAS制御回路群409とワード線ドライバ群424及びセンスアンプ群428の間に設けられている点である。また、CBRリフレッシュ制御部414は、複数のプログラム制御回路413とそれらに対応する複数のスキップ制御回路415を有している。RAS制御回路群409は、信号EXALまたは信号YRFに基づいて選択信号を発生し、CBRリフレッシュ制御部414の複数のスキップ制御回路415に出力する。複数のスキップ制御回路415の各々は、RAS制御回路群409からの選択信号を、第1実施の形態におけるリフレッシュ信号RFと同様に受信し、リフレッシュスキップ信号をワード線ドライバ群424とセンスアンプ群428の対応するものに出力する。こうして、第1実施の形態と同様に、メモリセル426がアクセスされる。
【0081】
以上説明した本発明の半導体記憶装置において、スキップ制御回路で信号RFの2回の入力に対し1回信号RFSKIPが出力されている。しかしながら、m(mは2以上の整数)回の信号RFの入に対し信号RFSKIPが1回出力されるように装置を変更することは当業者には容易であろう。例えば、スキップ制御回路内のラッチ回路構成をカウンタ回路に変更すればよいことは明らかであろう。こうして、第2実施の形態でメモリセルアレイの領域を任意の数に分割することは同様に容易にできる。
【0082】
さらに、図2(a)に示したプログラム制御回路を他の形態で置き換えることができることは容易である。例えば、ヒューズ502が、レーザーで切断するタイプから電気的に溶断するタイプ、または容量素子を電気的に破壊するタイプにより形成されてもよい。あるいは、ヒューズ502が不揮発性のメモリ素子によって形成されてもよい。この場合には、製造時ばかりでなく、半導体記憶装置の使用時に上位装置により書き換え可能となる。
【0083】
【発明の効果】
以上述べたように、本発明の半導体記憶装置によれば、消費電流を約半分にすることが可能である。CBRリフレッシュコマンド動作で消費する電流は、主にワード線が活性化され、ビット線にのった微小信号を増幅し、ビット線を所望のレベルに充電または放電し、その後ワード線をリセットする際に消費されている。その為これらの動作回数を半減することは、約半分の消費電流にすることを可能とする。言うまでも無く、消費電流の減少は半導体記憶装置を搭載する機器の特性向上につながり、常に要求される重要な事項である。
【0084】
また、電流消費が半減することは、半導体記憶装置の熱発生を半減することでもあり、半導体記憶装置内部の温度上昇を緩和し、メモリセルのホールド時間を長くすることやさらには、半導体記憶装置内部のみならず、半導体記憶装置が搭載される機器の内部温度の上昇を緩和し、搭載機器の誤動作を防ぐ効果が考えられる。
【図面の簡単な説明】
【図1】図1は、本発明の第1実施形態による半導体記憶装置の回路構成を示すブロック図である。
【図2】図2(a),(b)は、本発明の第1実施形態による半導体記憶装置において、プログラム制御回路とスキップ制御回路の回路構成を示すブロック図である。
【図3】図3(a)から(f)は、本発明の第1実施形態による半導体記憶装置において、ヒューズがカットされた場合と、ヒューズがカットされない場合のフラグ信号FGの状態を示す波形図である。
【図4】図4(a)から(j)は、本発明の第1実施形態による半導体記憶装置において、ヒューズがカットされた場合の各部の動作を示すタイムチャートである。
【図5】図5は、本発明の第2実施形態による半導体記憶装置の回路構成を示すブロック図である。
【図6】図6は、本発明の第2実施形態による半導体記憶装置において、スキップ制御回路の回路構成を示すブロック図である。
【図7】図7(a)から(l)は、本発明の第2実施形態による半導体記憶装置において、ヒューズがカットされた場合の各部の動作を示すタイムチャートである。
【図8】図8は、本発明の第3実施形態による半導体記憶装置において、スキップ制御回路の回路構成を示すブロック図である。
【符号の説明】
101,102,103,104,401,402,403,404:レシーバ
105,405:内部クロック発生回路
106,107,108,406,407,408:ラッチ回路
109,309,331,409:RAS制御回路群
110,410:コマンドデコーダ
111,411:セルフリフレッシュ判定回路
112,412:内部Xアドレス発生回路
113,413:プログラム制御回路
114,414:CBRリフレッシュ制御部
115,315,415:スキップ制御回路
116,316,416:リフレッシュ信号発生回路
117,417:セルフタイマ
119,418:内部Xアドレスカウンタ回路
120,422:アドレスプリデコーダ
121,321,333,424:ワード線ドライバ群
122,322,337,428:センスアンプ群
IN1〜IN10:インバータ
G1〜G3:ナンド回路
Tr1:トランジスタ
T1,T2:トランスファゲート
NR:NOR回路
Claims (3)
- CBR(CAS Before RAS)リフレッシュを行う半導体記憶装置において、
複数のメモリセルを有するメモリセルアレイと、
リフレッシュ指示信号に応答して、前記メモリセルアレイに対してリフレッシュ動作を実行するリフレッシュ部と、
無効状態時には、CBRリフレッシュコマンドに基づく前記リフレッシュ指示信号を出力せずに前記リフレッシュ動作をスキップさせ、有効状態時には、前記CBRリフレッシュコマンドに基づいて前記リフレッシュ部に前記リフレッシュ指示信号を出力するリフレッシュ指示部と、
前記CBRリフレッシュコマンドのm(mは2以上の整数)回の受信に対して、前記受信のうち1回は前記リフレッシュ指示部を前記有効状態に設定し、前記受信のうち(m−1)回は前記リフレッシュ指示部を前記無効状態に設定するCBRリフレッシュ制御部と
を具備する半導体記憶装置。 - 請求項1に記載の半導体記憶装置おいて、
前記CBRリフレッシュ制御部は、
制御データを保持するデータ保持回路と、
前記制御データが一方の論理レベルのときには、前記CBRリフレッシュコマンドのm回の受信に応答して1回前記リフレッシュ指示部を前記有効状態に設定し、前記制御データが他方の論理レベルのときには、常に前記リフレッシュ指示部を前記有効状態部に設定するスキップ部と
を具備する半導体記憶装置。 - 請求項2に記載の半導体記憶装置おいて、
前記スキップ部は、前記制御データが前記一方の論理レベルのときには、前記CBRリフレッシュコマンドをカウントし、前記CBRリフレッシュコマンドをm回カウントしたとき、1回前記リフレッシュ指示部を前記有効状態に設定する半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002259448A JP4143368B2 (ja) | 2002-09-04 | 2002-09-04 | 半導体記憶装置 |
US10/653,160 US6950363B2 (en) | 2002-09-04 | 2003-09-03 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002259448A JP4143368B2 (ja) | 2002-09-04 | 2002-09-04 | 半導体記憶装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007107192A Division JP4911510B2 (ja) | 2007-04-16 | 2007-04-16 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004103051A JP2004103051A (ja) | 2004-04-02 |
JP4143368B2 true JP4143368B2 (ja) | 2008-09-03 |
Family
ID=31973075
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002259448A Expired - Fee Related JP4143368B2 (ja) | 2002-09-04 | 2002-09-04 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6950363B2 (ja) |
JP (1) | JP4143368B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100620643B1 (ko) * | 2004-04-12 | 2006-09-13 | 주식회사 하이닉스반도체 | 리프레쉬를 수행하는 반도체 메모리 장치 및 그 방법 |
JP2006012357A (ja) * | 2004-06-29 | 2006-01-12 | Fujitsu Ltd | メモリ装置 |
JP5554476B2 (ja) | 2008-06-23 | 2014-07-23 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置および半導体記憶装置の試験方法 |
US8307270B2 (en) * | 2009-09-03 | 2012-11-06 | International Business Machines Corporation | Advanced memory device having improved performance, reduced power and increased reliability |
JP2011258259A (ja) * | 2010-06-07 | 2011-12-22 | Elpida Memory Inc | 半導体装置 |
KR101577721B1 (ko) * | 2010-07-09 | 2015-12-29 | 삼성전자주식회사 | 메모리 시스템 및 그것의 리프레쉬 방법 |
KR20130084369A (ko) * | 2012-01-17 | 2013-07-25 | 삼성전자주식회사 | 메모리 장치, 이의 동작 방법, 및 상기 메모리 장치를 포함하는 장치 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4933907A (en) * | 1987-12-03 | 1990-06-12 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory device and operating method therefor |
JP2617779B2 (ja) * | 1988-08-31 | 1997-06-04 | 三菱電機株式会社 | 半導体メモリ装置 |
JPH04109488A (ja) * | 1990-08-29 | 1992-04-10 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
JPH0793971A (ja) | 1993-09-21 | 1995-04-07 | Toshiba Corp | ダイナミック型半導体記憶装置 |
KR960009960B1 (ko) * | 1994-03-12 | 1996-07-25 | 금성일렉트론 주식회사 | 디램의 리프레쉬 콘트롤회로 |
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JP3489906B2 (ja) * | 1995-04-18 | 2004-01-26 | 松下電器産業株式会社 | 半導体メモリ装置 |
JPH1139862A (ja) | 1997-07-16 | 1999-02-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH11120772A (ja) | 1997-10-15 | 1999-04-30 | Nec Corp | 半導体記憶装置 |
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JP2000315385A (ja) | 1999-04-30 | 2000-11-14 | Nec Ic Microcomput Syst Ltd | セルフリフレッシュ回路及びセルフリフレッシュ方法 |
JP2001006356A (ja) | 1999-06-18 | 2001-01-12 | Nec Ic Microcomput Syst Ltd | セルフ・リフレッシュ制御回路およびセルフ・リフレッシュ制御方法 |
JP3745185B2 (ja) * | 2000-03-13 | 2006-02-15 | 沖電気工業株式会社 | ダイナミックランダムアクセスメモリ |
JP3495312B2 (ja) | 2000-03-29 | 2004-02-09 | 日本電気株式会社 | 半導体記憶回路 |
KR100631935B1 (ko) * | 2000-06-30 | 2006-10-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 셀프 리프레시 회로 |
-
2002
- 2002-09-04 JP JP2002259448A patent/JP4143368B2/ja not_active Expired - Fee Related
-
2003
- 2003-09-03 US US10/653,160 patent/US6950363B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004103051A (ja) | 2004-04-02 |
US20040042330A1 (en) | 2004-03-04 |
US6950363B2 (en) | 2005-09-27 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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