JP2740941B2 - スタティックランダムアクセスメモリ素子 - Google Patents
スタティックランダムアクセスメモリ素子Info
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関するも
ので、詳しくはスタティックランダムアクセスメモリ
（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍ
ｏｒｙ）素子に関するものである。
ので、詳しくはスタティックランダムアクセスメモリ
（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍ
ｏｒｙ）素子に関するものである。
【０００２】
【従来の技術】一般に、スタティックランダムアクセス
メモリ素子において、読取サイクルまたは書込サイクル
の間には電源供給源間に直流電圧が印加され電流が続け
て流れる。これにより、スタティックランダムアクセス
メモリ素子での電力消耗が大きいというのはよく知られ
ており、、スタティックランダムアクセスメモリ素子の
消耗電力を減らそうとする要求が増加してきた。
メモリ素子において、読取サイクルまたは書込サイクル
の間には電源供給源間に直流電圧が印加され電流が続け
て流れる。これにより、スタティックランダムアクセス
メモリ素子での電力消耗が大きいというのはよく知られ
ており、、スタティックランダムアクセスメモリ素子の
消耗電力を減らそうとする要求が増加してきた。
【０００３】そのような低電力への要求を解消するため
に提案されたものとして、米合衆国特許第４，９４７，
４８７号（特許登録日、１９９０年１０月９日）は書込
サイクル中の消耗電流を減らすことに関して記述してい
る。ここで、実際の書込動作を遂行する期間は外部の制
御信号により決定される書込サイクル期間によらず、パ
ルス信号発生信号が所定のパルス信号を発生する期間に
より決定される。これにより、実際の書込動作が終了さ
れると前述したパルス信号発生手段により、書込サイク
ルであってもパワーダウンモード（ｐｏｗｅｒ−ｄｏｗ
ｎ ｍｏｄｅ）に転換される。
に提案されたものとして、米合衆国特許第４，９４７，
４８７号（特許登録日、１９９０年１０月９日）は書込
サイクル中の消耗電流を減らすことに関して記述してい
る。ここで、実際の書込動作を遂行する期間は外部の制
御信号により決定される書込サイクル期間によらず、パ
ルス信号発生信号が所定のパルス信号を発生する期間に
より決定される。これにより、実際の書込動作が終了さ
れると前述したパルス信号発生手段により、書込サイク
ルであってもパワーダウンモード（ｐｏｗｅｒ−ｄｏｗ
ｎ ｍｏｄｅ）に転換される。
【０００４】一方、米合衆国特許第４，９４７，３７９
号（特許登録日、１９９０年８月７日）では、ワードラ
インとビットラインに連結されたデータ出力回路が、ワ
ードライン活性化パルスとセンスアンプ活性化パルスが
終了された後、非活性化されることにより、読取サイク
ルでの電流消耗を減らす。
号（特許登録日、１９９０年８月７日）では、ワードラ
インとビットラインに連結されたデータ出力回路が、ワ
ードライン活性化パルスとセンスアンプ活性化パルスが
終了された後、非活性化されることにより、読取サイク
ルでの電流消耗を減らす。
【０００５】図５は最近開示された低電力消耗のための
回路を示す。図５で、パワーダウンタイマ１５は、アド
レス遷移感知部５から複数のアドレス遷移感知信号ＡＴ
Ｄ１〜ＡＴＤｋが入力され、チップ選択／書込モード感
知部１３からチップ選択感知信号ＣＳＤおよび書込モー
ド感知信号ＷＴＤが入力され、データ遷移感知部３３か
らデータ入力感知信号ＤＴＤ１〜ＤＴＤｎが入力され、
図６に示すパルス延長回路５０により設定されたパルス
幅を有するパワーダウン信号ＰＤを発生する。パワーダ
ウンタイマ１５が、アドレス遷移感知信号ＡＴＤ１〜Ａ
ＴＤｋおよびデータ入力感知信号ＤＴＤ１〜ＤＴＤｎと
チップ選択感知信号ＣＳＤおよび書込モード感知信号Ｗ
ＴＤが入力されるＮＡＮＤゲート４２，４４および４６
とそのＮＡＮＤゲート４２，４４および４６の出力信号
が入力されるＮＡＮＤゲート４８とを有することによ
り、パワーダウン信号ＰＤは前述した感知信号のうちど
れか１つの遷移に応答してその相補信号に変換される。
図５に示すように、パワーダウン信号ＰＤは、複数のワ
ードラインＷＬ１〜ＷＬｎを活性させ、データ入力回路
２９をデータライン対ＤＬおよびＤＬＢに連結するため
の書込切換信号ＳＷＥを活性させ、センスアンプ活性化
信号ＳＡＥを発生させるとともにデータ入力回路２９を
制御する。
回路を示す。図５で、パワーダウンタイマ１５は、アド
レス遷移感知部５から複数のアドレス遷移感知信号ＡＴ
Ｄ１〜ＡＴＤｋが入力され、チップ選択／書込モード感
知部１３からチップ選択感知信号ＣＳＤおよび書込モー
ド感知信号ＷＴＤが入力され、データ遷移感知部３３か
らデータ入力感知信号ＤＴＤ１〜ＤＴＤｎが入力され、
図６に示すパルス延長回路５０により設定されたパルス
幅を有するパワーダウン信号ＰＤを発生する。パワーダ
ウンタイマ１５が、アドレス遷移感知信号ＡＴＤ１〜Ａ
ＴＤｋおよびデータ入力感知信号ＤＴＤ１〜ＤＴＤｎと
チップ選択感知信号ＣＳＤおよび書込モード感知信号Ｗ
ＴＤが入力されるＮＡＮＤゲート４２，４４および４６
とそのＮＡＮＤゲート４２，４４および４６の出力信号
が入力されるＮＡＮＤゲート４８とを有することによ
り、パワーダウン信号ＰＤは前述した感知信号のうちど
れか１つの遷移に応答してその相補信号に変換される。
図５に示すように、パワーダウン信号ＰＤは、複数のワ
ードラインＷＬ１〜ＷＬｎを活性させ、データ入力回路
２９をデータライン対ＤＬおよびＤＬＢに連結するため
の書込切換信号ＳＷＥを活性させ、センスアンプ活性化
信号ＳＡＥを発生させるとともにデータ入力回路２９を
制御する。
【０００６】図７のタイミング図に基づいて図５の回路
の読取および書込動作に関して説明する。書込サイクル
中には、チップ選択信号ＣＳＢおよび書込活性化信号Ｗ
ＥＢはローレベルを維持し出力活性化信号ＯＥＢはハイ
またはローレベルを維持する。書込サイクルが開始され
るとき、チップ選択信号ＣＳＤはローレベルに下がるチ
ップ選択信号ＣＳＤに応答してハイレベルに上がり、ア
ドレス遷移感知信号ＡＤＴｉ（ｉは１ｋ）はアドレスビ
ットＡｉ（ｉは１ｋ）の遷移に応答してハイレベルにな
る。書込モード感知信号ＷＴＤはローレベルに下がる書
込活性化信号ＷＥＢに応答してハイレベルになり、デー
タ入力感知信号ＤＴＤｉ（ｉは１ｎ）は入力データビッ
トの遷移に応答してハイレベルになる。したがって、パ
ワーダウン信号ＰＤは前述した感知信号ＣＳＤ，ＷＴ
Ｄ，ＡＴＤｉおよびＤＴＤｉの論理状態に応じてパワー
ダウンタイマ１５から発生される。
の読取および書込動作に関して説明する。書込サイクル
中には、チップ選択信号ＣＳＢおよび書込活性化信号Ｗ
ＥＢはローレベルを維持し出力活性化信号ＯＥＢはハイ
またはローレベルを維持する。書込サイクルが開始され
るとき、チップ選択信号ＣＳＤはローレベルに下がるチ
ップ選択信号ＣＳＤに応答してハイレベルに上がり、ア
ドレス遷移感知信号ＡＤＴｉ（ｉは１ｋ）はアドレスビ
ットＡｉ（ｉは１ｋ）の遷移に応答してハイレベルにな
る。書込モード感知信号ＷＴＤはローレベルに下がる書
込活性化信号ＷＥＢに応答してハイレベルになり、デー
タ入力感知信号ＤＴＤｉ（ｉは１ｎ）は入力データビッ
トの遷移に応答してハイレベルになる。したがって、パ
ワーダウン信号ＰＤは前述した感知信号ＣＳＤ，ＷＴ
Ｄ，ＡＴＤｉおよびＤＴＤｉの論理状態に応じてパワー
ダウンタイマ１５から発生される。
【０００７】パワーダウン信号ＰＤがパルス延長信号５
０により所定のパルス幅を有しローレベルを維持する
間、ワードラインＷＬｉ（ｉは１ｎ）は活性化できるの
で、ワードラインＷＬｉのための活性化はパワーダウン
信号ＰＤがハイレベルに上がるときに収容される。この
際に、データ入力回路は非活性化状態になり、書込切換
信号ＳＷＥはローレベルになる。その結果、メモリセル
から、かつデータ入力回路２９から流れる電流は遮断さ
れる。
０により所定のパルス幅を有しローレベルを維持する
間、ワードラインＷＬｉ（ｉは１ｎ）は活性化できるの
で、ワードラインＷＬｉのための活性化はパワーダウン
信号ＰＤがハイレベルに上がるときに収容される。この
際に、データ入力回路は非活性化状態になり、書込切換
信号ＳＷＥはローレベルになる。その結果、メモリセル
から、かつデータ入力回路２９から流れる電流は遮断さ
れる。
【０００８】読取サイクルでは、チップ選択信号ＣＳＢ
と書込活性化信号ＷＥＢおよび出力活性化信号ＯＥＢは
それぞれロー、ハイおよびローレベルにおかれる。そし
て、センスアンプ活性化信号ＳＡＥは既に設定されたパ
ルス幅だけの期間ローレベルを維持するパワーダウン信
号ＰＤによる。したがって、選択されたワードラインＷ
Ｌｉとセンスアンプ３５は、ハイレベルに上昇するパワ
ーダウン信号ＰＤに応答して、データ出力バッファ３７
によるラッチ動作後に非活性化される。
と書込活性化信号ＷＥＢおよび出力活性化信号ＯＥＢは
それぞれロー、ハイおよびローレベルにおかれる。そし
て、センスアンプ活性化信号ＳＡＥは既に設定されたパ
ルス幅だけの期間ローレベルを維持するパワーダウン信
号ＰＤによる。したがって、選択されたワードラインＷ
Ｌｉとセンスアンプ３５は、ハイレベルに上昇するパワ
ーダウン信号ＰＤに応答して、データ出力バッファ３７
によるラッチ動作後に非活性化される。
【０００９】
【発明が解決しようとする課題】しかしながら、図５に
示す回路は、読取サイクルから生じる非正常的機能に関
する問題点を有する。電源電圧の外部からの印加が開始
される初期状態でのタイミング様態を示す図８を参照す
ると、チップ選択信号ＣＳＢ、書込活性化信号ＷＥＢ、
アドレスビット、出力活性化信号ＯＥＢおよび入力デー
タビットのいずれの遷移も発生しない。これは、感知信
号ＡＴＤｉ，ＣＳＤ，ＷＴＤおよびＤＴＤｉの全部がそ
れらの現在状態から変わらないことによりパワーダウン
信号ＰＤが非活性化されないようにするのである。した
がって、パワーダウン信号の無能状態によりどのワード
ラインまたはデータラインも駆動されないため、正常的
アドレスに対応するメモリセルにデータを書込むことが
不可能になる。これにより予想し得る結果は、読取サイ
クルの間に有効でないメモリセルから非正常的データが
読取られるということがあるというものである。
示す回路は、読取サイクルから生じる非正常的機能に関
する問題点を有する。電源電圧の外部からの印加が開始
される初期状態でのタイミング様態を示す図８を参照す
ると、チップ選択信号ＣＳＢ、書込活性化信号ＷＥＢ、
アドレスビット、出力活性化信号ＯＥＢおよび入力デー
タビットのいずれの遷移も発生しない。これは、感知信
号ＡＴＤｉ，ＣＳＤ，ＷＴＤおよびＤＴＤｉの全部がそ
れらの現在状態から変わらないことによりパワーダウン
信号ＰＤが非活性化されないようにするのである。した
がって、パワーダウン信号の無能状態によりどのワード
ラインまたはデータラインも駆動されないため、正常的
アドレスに対応するメモリセルにデータを書込むことが
不可能になる。これにより予想し得る結果は、読取サイ
クルの間に有効でないメモリセルから非正常的データが
読取られるということがあるというものである。
【００１０】したがって、本発明の目的は、読取および
書込サイクルの間に低い消耗電力を有するスタティック
ランダムアクセスメモリ素子を提供することにある。
書込サイクルの間に低い消耗電力を有するスタティック
ランダムアクセスメモリ素子を提供することにある。
【００１１】本発明の他の目的は、読取および書込サイ
クルの間に非正常的データアクセス動作がない低電力の
スタティックランダムアクセスメモリ素子を提供するこ
とにある。
クルの間に非正常的データアクセス動作がない低電力の
スタティックランダムアクセスメモリ素子を提供するこ
とにある。
【００１２】
【課題を解決するための手段】前述した本発明の目的を
達成するために、本発明の請求項１に係るスタティック
ランダムアクセスメモリ素子は、複数のアドレス遷移感
知信号およびデータ入力感知信号とチップ選択感知信号
および書込モード感知信号に応答してパワーダウン信号
を発生するパワーダウンタイマを有するスタティックラ
ンダムアクセスメモリ素子において、電源電圧の上昇に
応答してパワーダウン信号を駆動するパワーアップ感知
信号を発生するパワーアップ感知部を設けたものであ
る。
達成するために、本発明の請求項１に係るスタティック
ランダムアクセスメモリ素子は、複数のアドレス遷移感
知信号およびデータ入力感知信号とチップ選択感知信号
および書込モード感知信号に応答してパワーダウン信号
を発生するパワーダウンタイマを有するスタティックラ
ンダムアクセスメモリ素子において、電源電圧の上昇に
応答してパワーダウン信号を駆動するパワーアップ感知
信号を発生するパワーアップ感知部を設けたものであ
る。
【００１３】請求項２に係るスタティックランダムアク
セスメモリ素子は、請求項１のスタティックランダムア
クセスメモリ素子において、上記パワーアップ感知部
は、電源電圧と第１ノード間に連結されたキャパシタ
と、第１ノードと第２ノード間に連結されたスレッショ
ルドスイッチと、第２ノードとパワーアップ感知信号が
発生される出力ターミナル間に連結されたインバータチ
ェーンと、所定期間後にパワーアップ感知信号の電位を
安定化させる手段とを設けたものである。
セスメモリ素子は、請求項１のスタティックランダムア
クセスメモリ素子において、上記パワーアップ感知部
は、電源電圧と第１ノード間に連結されたキャパシタ
と、第１ノードと第２ノード間に連結されたスレッショ
ルドスイッチと、第２ノードとパワーアップ感知信号が
発生される出力ターミナル間に連結されたインバータチ
ェーンと、所定期間後にパワーアップ感知信号の電位を
安定化させる手段とを設けたものである。
【００１４】請求項３に係るスタティックランダムアク
セスメモリ素子は、請求項２のスタティックランダムア
クセスメモリ素子において、上記スレッショルドスイッ
チは、ゲートとドレインが前記第２ノードに共通接続さ
れ、ソースが前記第１ノードに接続されたＰＭＯＳトラ
ンジスタである。
セスメモリ素子は、請求項２のスタティックランダムア
クセスメモリ素子において、上記スレッショルドスイッ
チは、ゲートとドレインが前記第２ノードに共通接続さ
れ、ソースが前記第１ノードに接続されたＰＭＯＳトラ
ンジスタである。
【００１５】請求項４に係るスタティックランダムアク
セスメモリ素子は、請求項２のスタティックランダムア
クセスメモリ素子において、上記手段は、ゲートが上記
出力ターミナルに接続され、電源電圧と第２ノード間に
連結されたＰＭＯＳトランジスタからなる。
セスメモリ素子は、請求項２のスタティックランダムア
クセスメモリ素子において、上記手段は、ゲートが上記
出力ターミナルに接続され、電源電圧と第２ノード間に
連結されたＰＭＯＳトランジスタからなる。
【００１６】請求項５に係るスタティックランダムアク
セスメモリ素子は、請求項２のスタティックランダムア
クセスメモリ素子において、電源電圧と第１ノード間に
連結されて常にターンオン状態にあるＰＭＯＳトランジ
スタと、第２ノードと接地電圧間に連結されたキャパシ
タとをさらに設けたものである。
セスメモリ素子は、請求項２のスタティックランダムア
クセスメモリ素子において、電源電圧と第１ノード間に
連結されて常にターンオン状態にあるＰＭＯＳトランジ
スタと、第２ノードと接地電圧間に連結されたキャパシ
タとをさらに設けたものである。
【００１７】
【実施例】図１に示すように、本発明によるスタティッ
クランダムアクセスメモリ素子は、パワーダウンタイマ
４２に印加されるパワーアップ感知信号ＰＷＲＵＰＢを
発生するパワーアップ感知部１００を有する。
クランダムアクセスメモリ素子は、パワーダウンタイマ
４２に印加されるパワーアップ感知信号ＰＷＲＵＰＢを
発生するパワーアップ感知部１００を有する。
【００１８】図１において、パワーアンプ感知部１００
とパワーダウンタイマ４０を除いた残りの構成は図５の
ものと同じである。すなわち、チップ選択信号ＣＳＢと
書込活性化信号ＷＥＢと出力活性化信号ＯＥＢを入力す
る読取／書込制御回路１１は、チップ選択信号ＣＳ（こ
れはチップ選択信号ＣＳＢの論理的反対信号である）を
アドレス入力回路１に印加し、書込活性化信号ＷＥ（こ
れは書込活性化信号ＷＥＢの論理的反対信号である）を
データ入力回路２９に印加する。チップ選択／書込モー
ド感知部１３は、読取／書込制御回路１１でチップ選択
信号および書込活性化信号の遷移状態に応答して、チッ
プ選択感知信号ＣＳＤと書込モード感知信号ＷＴＤをパ
ワーダウンタイマ４０に印加する。複数のアドレスビッ
トＡ１〜Ａｋを入力するアドレス入力回路１は、ローデ
コーダ３とコラムデコーダ７にアドレスを提供する。ア
ドレス遷移感知部５は複数のアドレス遷移感知信号ＡＤ
Ｔ１〜ＡＤＴｋをパワーダウンタイマ４０に提供する。
ローデコーダ３は複数のローデコーディング信号を複数
のインバータＩ１〜Ｉｎを通じて複数のＮＯＲゲートＮ
ＯＲ１〜ＮＯＲｎに印加する。ＮＯＲゲートＮＯＲ１〜
ＮＯＲｎはすべてパワーダウンタイマ４０からパワーダ
ウン信号ＰＤを入力される。ＮＯＲゲートＮＯＲ１〜Ｎ
ＯＲｎの各出力は複数のメモリセルＭＣ１１…，ＭＣ１
ｍ…，ＭＣｎ１…，ＭＣｎｍ（以下、“ＭＣ１１〜ＭＣ
ｎｍ”と略称する）に連結された複数のワードラインＷ
Ｌ１〜ＷＬｎの各々に連結される。コラムデコーダ７
は、複数のビットライン対ＢＬ１／ＢＬ１Ｂ〜ＢＬｍ／
ＢＬｍＢとデータライン対ＤＬ／ＤＬＢ間に連結された
複数のコラム選択トランジスタ対Ｎ１／Ｎ１Ｂ〜Ｎｍ／
ＮｍＢのゲートに印加される複数のコラム選択信号ＣＳ
Ｌ１〜ＣＳＬｍを発生する。データライン対ＤＬ／ＤＬ
Ｂ上のデータビット対は、センスアンプ活性化信号ＳＡ
Ｅにより制御されるセンスアンプ３５に伝送される。セ
ンスアンプ信号対ＳＡＯ／ＳＡＯＢはデータ出力バッフ
ァ３７を通じてデータ入出力バッファ３９に伝送され
る。センスアンプ活性化信号ＳＡＥは、パワーダウン信
号ＰＤと書込活性化信号ＷＥを入力するＮＯＲゲート３
１から発生される。書込活性化信号ＷＥはインバータ１
９を通じてＮＯＲゲート１７に印加され、ＮＯＲゲート
１７は書込活性化信号ＷＥとともにパワーダウン信号Ｐ
Ｄを入力してデータライン対ＤＬ／ＤＬＢとデータ入力
ライン対ＤＩＮ／ＤＩＮＢ間に連結された選択トランジ
スタ対２１／２３のゲートに印加される書込切換信号Ｓ
ＷＥを発生する。データ入力ライン対ＤＩＮ／ＤＩＮＢ
上にはデータ入力回路２９からの入力データビット対が
インバータ対２５／２７を通じて載せられる。データ遷
移感知部３３はデータ入力回路２９内の入力データビッ
トの遷移に応答してパワーダウンタイマ４０に供給され
るデータ入力感知信号ＤＴＤ１〜ＤＴＤｎを発生する。
とパワーダウンタイマ４０を除いた残りの構成は図５の
ものと同じである。すなわち、チップ選択信号ＣＳＢと
書込活性化信号ＷＥＢと出力活性化信号ＯＥＢを入力す
る読取／書込制御回路１１は、チップ選択信号ＣＳ（こ
れはチップ選択信号ＣＳＢの論理的反対信号である）を
アドレス入力回路１に印加し、書込活性化信号ＷＥ（こ
れは書込活性化信号ＷＥＢの論理的反対信号である）を
データ入力回路２９に印加する。チップ選択／書込モー
ド感知部１３は、読取／書込制御回路１１でチップ選択
信号および書込活性化信号の遷移状態に応答して、チッ
プ選択感知信号ＣＳＤと書込モード感知信号ＷＴＤをパ
ワーダウンタイマ４０に印加する。複数のアドレスビッ
トＡ１〜Ａｋを入力するアドレス入力回路１は、ローデ
コーダ３とコラムデコーダ７にアドレスを提供する。ア
ドレス遷移感知部５は複数のアドレス遷移感知信号ＡＤ
Ｔ１〜ＡＤＴｋをパワーダウンタイマ４０に提供する。
ローデコーダ３は複数のローデコーディング信号を複数
のインバータＩ１〜Ｉｎを通じて複数のＮＯＲゲートＮ
ＯＲ１〜ＮＯＲｎに印加する。ＮＯＲゲートＮＯＲ１〜
ＮＯＲｎはすべてパワーダウンタイマ４０からパワーダ
ウン信号ＰＤを入力される。ＮＯＲゲートＮＯＲ１〜Ｎ
ＯＲｎの各出力は複数のメモリセルＭＣ１１…，ＭＣ１
ｍ…，ＭＣｎ１…，ＭＣｎｍ（以下、“ＭＣ１１〜ＭＣ
ｎｍ”と略称する）に連結された複数のワードラインＷ
Ｌ１〜ＷＬｎの各々に連結される。コラムデコーダ７
は、複数のビットライン対ＢＬ１／ＢＬ１Ｂ〜ＢＬｍ／
ＢＬｍＢとデータライン対ＤＬ／ＤＬＢ間に連結された
複数のコラム選択トランジスタ対Ｎ１／Ｎ１Ｂ〜Ｎｍ／
ＮｍＢのゲートに印加される複数のコラム選択信号ＣＳ
Ｌ１〜ＣＳＬｍを発生する。データライン対ＤＬ／ＤＬ
Ｂ上のデータビット対は、センスアンプ活性化信号ＳＡ
Ｅにより制御されるセンスアンプ３５に伝送される。セ
ンスアンプ信号対ＳＡＯ／ＳＡＯＢはデータ出力バッフ
ァ３７を通じてデータ入出力バッファ３９に伝送され
る。センスアンプ活性化信号ＳＡＥは、パワーダウン信
号ＰＤと書込活性化信号ＷＥを入力するＮＯＲゲート３
１から発生される。書込活性化信号ＷＥはインバータ１
９を通じてＮＯＲゲート１７に印加され、ＮＯＲゲート
１７は書込活性化信号ＷＥとともにパワーダウン信号Ｐ
Ｄを入力してデータライン対ＤＬ／ＤＬＢとデータ入力
ライン対ＤＩＮ／ＤＩＮＢ間に連結された選択トランジ
スタ対２１／２３のゲートに印加される書込切換信号Ｓ
ＷＥを発生する。データ入力ライン対ＤＩＮ／ＤＩＮＢ
上にはデータ入力回路２９からの入力データビット対が
インバータ対２５／２７を通じて載せられる。データ遷
移感知部３３はデータ入力回路２９内の入力データビッ
トの遷移に応答してパワーダウンタイマ４０に供給され
るデータ入力感知信号ＤＴＤ１〜ＤＴＤｎを発生する。
【００１９】図２（Ａ）は図１のパワーアップ感知部１
００の詳細回路を示す。電源電圧Ｖｃｃとノード１１０
間にチャンネルが連結されたＰＭＯＳトランジスタ１０
１のゲートは接地電圧Ｖｓｓに接続される。ノード１１
０と電源電圧Ｖｃｃ間にはキャパシタ１０２が連結され
る。また、ノード１１０にはＰＭＯＳトランジスタ１０
３のソースが接続される。ＰＭＯＳトランジスタ１０３
のゲートとドレインはノード１２０に共通接続され、ノ
ード１２０はキャパシタ１０４を通じて接地電圧Ｖｓｓ
に連結される。電源電圧Ｖｃｃとノード１２０間にチャ
ネルが連結されたＰＭＯＳトランジスタ１０５のゲート
はパワーアップ感知信号ＰＷＲＵＰが発生される出力タ
ーミナル１４０に接続される。ノード１２０はインバー
タ１０７を通じてノード１３０に連結され、ノード１３
０はキャパシタ１０６を通じて電源電圧Ｖｃｃに連結さ
れる。ノード１３０から出力ターミナル１４０までは２
つのインバータ１０８および１０９が直列連結される。
キャパシタ１０２および１０６の各々は、ノード１１０
および１３０の各々が電源電圧Ｖｃｃの上昇により増加
する電圧で充電されるようにする。
００の詳細回路を示す。電源電圧Ｖｃｃとノード１１０
間にチャンネルが連結されたＰＭＯＳトランジスタ１０
１のゲートは接地電圧Ｖｓｓに接続される。ノード１１
０と電源電圧Ｖｃｃ間にはキャパシタ１０２が連結され
る。また、ノード１１０にはＰＭＯＳトランジスタ１０
３のソースが接続される。ＰＭＯＳトランジスタ１０３
のゲートとドレインはノード１２０に共通接続され、ノ
ード１２０はキャパシタ１０４を通じて接地電圧Ｖｓｓ
に連結される。電源電圧Ｖｃｃとノード１２０間にチャ
ネルが連結されたＰＭＯＳトランジスタ１０５のゲート
はパワーアップ感知信号ＰＷＲＵＰが発生される出力タ
ーミナル１４０に接続される。ノード１２０はインバー
タ１０７を通じてノード１３０に連結され、ノード１３
０はキャパシタ１０６を通じて電源電圧Ｖｃｃに連結さ
れる。ノード１３０から出力ターミナル１４０までは２
つのインバータ１０８および１０９が直列連結される。
キャパシタ１０２および１０６の各々は、ノード１１０
および１３０の各々が電源電圧Ｖｃｃの上昇により増加
する電圧で充電されるようにする。
【００２０】図２（Ｂ）に示すように、パワーアップ感
知信号ＰＷＲＵＰＢは、時刻ｔ0 から電源電圧Ｖｃｃが
それ自体の駆動レベルに上昇する間、ハイレベルに進行
する。ノード１１０および１３０の各々の電圧レベル
は、キャパシタ１０２および１０６の各々のカップリン
グ効果により電源電圧の上昇につれてそれぞれ増加す
る。そして、電源電圧Ｖｃｃが時刻ｔH までもっと高い
レベルに上昇する間、ＰＭＯＳトランジスタ１０５の伝
導性は出力ターミナル１４０上の電圧レベルの上昇によ
りもっと下がることとなる。仮に、電源電圧Ｖｃｃが時
刻ｔH 内で正常的駆動レベル（ＣＭＯＳ論理でのハイレ
ベル）に到達すると、電源電圧の上昇に従っていたパワ
ーアップ感知信号ＰＷＲＵＰＢは時刻ｔ1 でハイレベル
になる。時刻ｔ1 と時刻ｔH 間のこのような時間間隔は
インバータ１０８および１０９により遅延された時間を
考慮したものである。時刻ｔ1 で、ＰＭＯＳトランジス
タ１０５は完全にターンオフされる。一方、ノード１１
０上の電圧がＰＭＯＳトランジスタ１０３のスレッショ
ルド電圧を超える程度のレベルにまだ到達しなければ、
ノード１２０はローレベルにおかれ、パワーアップ感知
信号ＰＷＲＵＰＢは時刻ｔ1 と時刻ｔH 間の期間中にハ
イレベルを維持する。
知信号ＰＷＲＵＰＢは、時刻ｔ0 から電源電圧Ｖｃｃが
それ自体の駆動レベルに上昇する間、ハイレベルに進行
する。ノード１１０および１３０の各々の電圧レベル
は、キャパシタ１０２および１０６の各々のカップリン
グ効果により電源電圧の上昇につれてそれぞれ増加す
る。そして、電源電圧Ｖｃｃが時刻ｔH までもっと高い
レベルに上昇する間、ＰＭＯＳトランジスタ１０５の伝
導性は出力ターミナル１４０上の電圧レベルの上昇によ
りもっと下がることとなる。仮に、電源電圧Ｖｃｃが時
刻ｔH 内で正常的駆動レベル（ＣＭＯＳ論理でのハイレ
ベル）に到達すると、電源電圧の上昇に従っていたパワ
ーアップ感知信号ＰＷＲＵＰＢは時刻ｔ1 でハイレベル
になる。時刻ｔ1 と時刻ｔH 間のこのような時間間隔は
インバータ１０８および１０９により遅延された時間を
考慮したものである。時刻ｔ1 で、ＰＭＯＳトランジス
タ１０５は完全にターンオフされる。一方、ノード１１
０上の電圧がＰＭＯＳトランジスタ１０３のスレッショ
ルド電圧を超える程度のレベルにまだ到達しなければ、
ノード１２０はローレベルにおかれ、パワーアップ感知
信号ＰＷＲＵＰＢは時刻ｔ1 と時刻ｔH 間の期間中にハ
イレベルを維持する。
【００２１】その後、ＰＭＯＳトランジスタ１０３をタ
ーンオンさせ得る十分な電圧がノード１１０に一旦現れ
ると、ノード１２０がハイレベルになり、これによりパ
ワー感知信号ＰＷＲＵＰＢは時刻ｔ2 でローレベルに下
がる。ローレベルの出力ターミナル１４０によりＰＭＯ
Ｓトランジスタ１０５がターンオンされることにより、
時刻ｔ2 以後にパワーアップ感知信号ＰＷＲＵＰＢは安
定なローレベルを維持することとなる。
ーンオンさせ得る十分な電圧がノード１１０に一旦現れ
ると、ノード１２０がハイレベルになり、これによりパ
ワー感知信号ＰＷＲＵＰＢは時刻ｔ2 でローレベルに下
がる。ローレベルの出力ターミナル１４０によりＰＭＯ
Ｓトランジスタ１０５がターンオンされることにより、
時刻ｔ2 以後にパワーアップ感知信号ＰＷＲＵＰＢは安
定なローレベルを維持することとなる。
【００２２】図３に示すように、本発明によるパワーダ
ウンタイマ４０はパワーダウン信号ＰＤを発生するＮＯ
Ｒゲート５４を通じてパワー感知信号ＰＷＲＵＰＢが入
力される。パワーアップ感知信号ＰＷＲＵＰＢが入力さ
れる入力ターミナルを除いたＯＲゲート５４の残りの入
力ターミナルはパルス延長回路５０の出力ターミナルに
連結される。図６の回路のように、アドレス遷移感知信
号ＡＴＤ１〜ＡＴＤｋはＮＯＲゲート４２に入力され、
データ入力感知信号ＤＴＤ１〜ＤＴＤｎはＮＯＲゲート
４４に入力され、チップ選択感知信号ＣＳＤおよび書込
モード感知信号ＷＴＤがＮＯＲゲート４６に入力され
る。ＮＯＲゲート４２，４４および４６の出力ターミナ
ルは、パルス延長回路５０に論理組合せ信号を印加する
ＮＡＮＤゲート４８の入力ターミナルに連結される。し
たがって、パワーダウン信号ＰＤは、パワーアップ感知
信号ＰＷＲＵＰＢがＮＯＲゲート５４にハイレベルで印
加されるときだけ有効な値として発生できる。ローレベ
ルのパワーアップ感知信号ＰＷＲＵＰＢは当然ＮＯＲゲ
ート５４を非活性化状態にする。
ウンタイマ４０はパワーダウン信号ＰＤを発生するＮＯ
Ｒゲート５４を通じてパワー感知信号ＰＷＲＵＰＢが入
力される。パワーアップ感知信号ＰＷＲＵＰＢが入力さ
れる入力ターミナルを除いたＯＲゲート５４の残りの入
力ターミナルはパルス延長回路５０の出力ターミナルに
連結される。図６の回路のように、アドレス遷移感知信
号ＡＴＤ１〜ＡＴＤｋはＮＯＲゲート４２に入力され、
データ入力感知信号ＤＴＤ１〜ＤＴＤｎはＮＯＲゲート
４４に入力され、チップ選択感知信号ＣＳＤおよび書込
モード感知信号ＷＴＤがＮＯＲゲート４６に入力され
る。ＮＯＲゲート４２，４４および４６の出力ターミナ
ルは、パルス延長回路５０に論理組合せ信号を印加する
ＮＡＮＤゲート４８の入力ターミナルに連結される。し
たがって、パワーダウン信号ＰＤは、パワーアップ感知
信号ＰＷＲＵＰＢがＮＯＲゲート５４にハイレベルで印
加されるときだけ有効な値として発生できる。ローレベ
ルのパワーアップ感知信号ＰＷＲＵＰＢは当然ＮＯＲゲ
ート５４を非活性化状態にする。
【００２３】図４は本発明によるパワーアップ感知機能
を有する書込および読取サイクルでの動作タイミングを
示す。書込サイクルにおいて、パワーアップ感知信号Ｐ
ＷＲＵＰＢが、図２（Ａ）および図２（Ｂ）に関して前
述したように、時刻ｔ2 でローレベルになると、パワー
ダウンタイマ４０のＮＯＲゲート５４が活性化される。
したがって、パワーダウン信号ＰＤがパワーアップ感知
信号ＰＷＲＵＰＢとローレベルの他の感知信号に応答し
てハイレベルとして発生される。
を有する書込および読取サイクルでの動作タイミングを
示す。書込サイクルにおいて、パワーアップ感知信号Ｐ
ＷＲＵＰＢが、図２（Ａ）および図２（Ｂ）に関して前
述したように、時刻ｔ2 でローレベルになると、パワー
ダウンタイマ４０のＮＯＲゲート５４が活性化される。
したがって、パワーダウン信号ＰＤがパワーアップ感知
信号ＰＷＲＵＰＢとローレベルの他の感知信号に応答し
てハイレベルとして発生される。
【００２４】これに先立って、ローデコーダ３から発生
されたローデコーディング信号により選択されたワード
ラインＷＬｉ（ｉは１ｎ）はハイレベルのパワーアップ
感知信号ＰＷＲＵＰＢにより時刻ｔ1 から時刻ｔ2 まで
の期間十分に活性化される。そして、時刻ｔ1 からｔ2
までハイレベルを維持するパワーアップ感知信号ＰＷＲ
ＵＰＢがＮＯＲゲート１７とデータ入力回路２９を活性
化させるので、書込切換信号ＳＷＥとデータライン対Ｄ
Ｌ／ＤＬＢとビットライン対ＢＬｉ／ＢＬｉＢがすべて
活性化されて正常的書込動作が進行される。この際に、
ハイレベルのパワーアップ感知信号ＰＷＲＵＰＢがＮＯ
Ｒゲート３１を活性化させても、書込活性化信号ＷＥが
ハイレベル（ＷＥＢはローレベル）を維持するため、セ
ンスアンプ活性化信号ＳＡＥは有効な値として発生され
ずローレベルとして捕らわれている。
されたローデコーディング信号により選択されたワード
ラインＷＬｉ（ｉは１ｎ）はハイレベルのパワーアップ
感知信号ＰＷＲＵＰＢにより時刻ｔ1 から時刻ｔ2 まで
の期間十分に活性化される。そして、時刻ｔ1 からｔ2
までハイレベルを維持するパワーアップ感知信号ＰＷＲ
ＵＰＢがＮＯＲゲート１７とデータ入力回路２９を活性
化させるので、書込切換信号ＳＷＥとデータライン対Ｄ
Ｌ／ＤＬＢとビットライン対ＢＬｉ／ＢＬｉＢがすべて
活性化されて正常的書込動作が進行される。この際に、
ハイレベルのパワーアップ感知信号ＰＷＲＵＰＢがＮＯ
Ｒゲート３１を活性化させても、書込活性化信号ＷＥが
ハイレベル（ＷＥＢはローレベル）を維持するため、セ
ンスアンプ活性化信号ＳＡＥは有効な値として発生され
ずローレベルとして捕らわれている。
【００２５】したがって、書込サイクルに連続する書込
サイクルにおいても、選択されたメモリセルから読取ら
れたデータビットは正常的アドレシングおよびデータア
クセシングにより以前に遂行された書込サイクルで貯蔵
された有効なデータである。パワーアップ感知信号ＰＷ
ＲＵＰＢに係る信号発生後の後続動作は図８の場合と同
じであることを理解し得る。
サイクルにおいても、選択されたメモリセルから読取ら
れたデータビットは正常的アドレシングおよびデータア
クセシングにより以前に遂行された書込サイクルで貯蔵
された有効なデータである。パワーアップ感知信号ＰＷ
ＲＵＰＢに係る信号発生後の後続動作は図８の場合と同
じであることを理解し得る。
【００２６】本発明は添付した図面に基づいて実施例と
して説明されたが、本発明の技術分野の通常の知識を有
するものであれば、本発明の思想を外れずに他の可能実
施例としても実現できる。
して説明されたが、本発明の技術分野の通常の知識を有
するものであれば、本発明の思想を外れずに他の可能実
施例としても実現できる。
【００２７】
【発明の効果】以上詳細に説明したように、本発明は、
信頼性があるパワーアップ感知信号発生により、電源電
圧が初期に印加されるとき、非正常的読取および書込動
作の発生なしに低消費電力のスタティックランダムアク
セスメモリ素子を具現し得るようにする効果がある。
信頼性があるパワーアップ感知信号発生により、電源電
圧が初期に印加されるとき、非正常的読取および書込動
作の発生なしに低消費電力のスタティックランダムアク
セスメモリ素子を具現し得るようにする効果がある。
【図１】本発明によるスタティックランダムアクセスメ
モリ素子の機能的構成を示すブロック図である。
モリ素子の機能的構成を示すブロック図である。
【図２】（Ａ）は図１のパワーアップ感知部１００の回
路図である。（Ｂ）はパワーアップ感知信号ＰＷＲＵＰ
Ｂと電源電圧Ｖｃｃの波形を示す図である。
路図である。（Ｂ）はパワーアップ感知信号ＰＷＲＵＰ
Ｂと電源電圧Ｖｃｃの波形を示す図である。
【図３】図１のパワーダウンタイマ４０の回路図であ
る。
る。
【図４】本発明による図１の回路に外部から初期の電源
電圧Ｖｃｃが印加されたときのタイミング図である。
電圧Ｖｃｃが印加されたときのタイミング図である。
【図５】従来のスタティックランダムアクセスメモリ素
子の機能的構成を示すブロック図である。
子の機能的構成を示すブロック図である。
【図６】図５のパワーダウンタイマ１５の構成を示す回
路図である。
路図である。
【図７】図５の回路の読取および書込動作を示すタイミ
ング図である。
ング図である。
【図８】図５の回路に外部から初期の電源電圧Ｖｃｃが
印加されるときの非正常的状態を示すタイミング図であ
る。
印加されるときの非正常的状態を示すタイミング図であ
る。
１ アドレス入力回路 ３ ローデコーダ ５ アドレス遷移感知部 ７ コラムデコーダ １１ 読取／書込制御回路 １３ チップ選択／書込モード感知部 １５，４０ パワーダウンタイマ ２９ データ入力回路 ３３ データ遷移感知部 ３５ センスアンプ ３７ 出力バッファ １００ パワーアップ感知部
Claims (5)
- 【請求項１】 複数のアドレス遷移感知信号およびデー
タ入力感知信号とチップ選択感知信号および書込モード
感知信号に応答してパワーダウン信号を発生するパワー
ダウンタイマを有するスタティックランダムアクセスメ
モリ素子において、 電源電圧の上昇に応答して前記パワーダウン信号を駆動
するパワーアップ感知信号を発生するパワーアップ感知
部を備えることを特徴とするスタティックランダムアク
セスメモリ素子。 - 【請求項２】 前記パワーアップ感知部は、 前記電源電圧と第１ノード間に連結されたキャパシタ
と、 第１ノードと第２ノード間に連結されたスレッショルド
スイッチと、 前記パワーアップ感知信号が発生される出力ターミナル
と前記第２ノード間に連結されたインバータチェーン
と、 所定期間後にパワーアップ感知信号の電圧レベルを安定
化させる手段とを備えることを特徴とする請求項１に記
載のスタティックランダムアクセスメモリ素子。 - 【請求項３】 前記スレッショルドスイッチは、ゲート
とドレインが前記第２ノードに共通接続され、ソースが
前記第１ノードに接続されたＰＭＯＳトランジスタであ
ることを特徴とする請求項２に記載のスタティックラン
ダムアクセスメモリ素子。 - 【請求項４】 前記手段は、ゲートが前記出力ターミナ
ルに接続され、前記電源電圧と前記第２ノード間に連結
されたＰＭＯＳトランジスタからなることを特徴とする
請求項２に記載のスタティックランダムアクセスメモリ
素子。 - 【請求項５】 前記電源電圧と前記第１ノード間に連結
されて常にターンオン状態にあるＰＭＯＳトランジスタ
と、 前記第２ノードと接地電圧間に連結されたキャパシタと
をさらに備えることを特徴とする請求項２に記載のスタ
ティックランダムアクセスメモリ素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940026835A KR0141933B1 (ko) | 1994-10-20 | 1994-10-20 | 저전력의 스테이틱 랜덤 억세스 메모리장치 |
| KR94P26835 | 1994-10-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08124383A JPH08124383A (ja) | 1996-05-17 |
| JP2740941B2 true JP2740941B2 (ja) | 1998-04-15 |
Family
ID=19395500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7007139A Expired - Lifetime JP2740941B2 (ja) | 1994-10-20 | 1995-01-20 | スタティックランダムアクセスメモリ素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5646902A (ja) |
| JP (1) | JP2740941B2 (ja) |
| KR (1) | KR0141933B1 (ja) |
| TW (1) | TW276361B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4198201B2 (ja) * | 1995-06-02 | 2008-12-17 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5724294A (en) * | 1996-12-30 | 1998-03-03 | Intel Corporation | Self-tracking sense amplifier strobing circuit and method |
| KR100253282B1 (ko) * | 1997-04-01 | 2000-05-01 | 김영환 | 메모리소자의소모전력자동감소회로 |
| FR2766594B1 (fr) * | 1997-07-24 | 2000-01-28 | Sgs Thomson Microelectronics | Dispositif de re-initialisation a commande externe pour une memoire non volatile en circuit integre |
| KR100269313B1 (ko) * | 1997-11-07 | 2000-12-01 | 윤종용 | 대기시전류소모가적은반도체메모리장치 |
| WO1999027537A1 (en) * | 1997-11-21 | 1999-06-03 | Macronix International Co., Ltd. | On chip voltage generation for low power integrated circuits |
| US6002630A (en) * | 1997-11-21 | 1999-12-14 | Macronix International Co., Ltd. | On chip voltage generation for low power integrated circuits |
| KR100272164B1 (ko) * | 1997-12-30 | 2000-11-15 | 윤종용 | 모드레지스터셋회로를갖는반도체장치 |
| US6084446A (en) * | 1998-03-30 | 2000-07-04 | Macronix International Co., Ltd. | Power on reset circuit |
| US6101143A (en) * | 1998-12-23 | 2000-08-08 | Xilinx, Inc. | SRAM shutdown circuit for FPGA to conserve power when FPGA is not in use |
| US6240030B1 (en) | 1998-12-30 | 2001-05-29 | Samsung Electronics Co., Ltd. | Integrated circuit devices having mode selection circuits that generate a mode signal based on the magnitude of a mode control signal when a power supply signal transitions from a first state to a second state |
| US6560158B2 (en) * | 2001-04-27 | 2003-05-06 | Samsung Electronics Co., Ltd. | Power down voltage control method and apparatus |
| JP3959341B2 (ja) * | 2002-02-18 | 2007-08-15 | 株式会社東芝 | 半導体集積回路装置 |
| KR100560942B1 (ko) | 2004-12-30 | 2006-03-14 | 주식회사 하이닉스반도체 | Ｐｖｔ 변화에 무관하게 안정적으로 동작하는 파워-업검출 회로 및 이를 포함하는 반도체 장치 |
| US7602222B2 (en) * | 2005-09-30 | 2009-10-13 | Mosaid Technologies Incorporated | Power up circuit with low power sleep mode operation |
| JP6050804B2 (ja) * | 2014-11-28 | 2016-12-21 | 力晶科技股▲ふん▼有限公司 | 内部電源電圧補助回路、半導体記憶装置及び半導体装置 |
| CN110060720A (zh) * | 2019-04-08 | 2019-07-26 | 苏州汇峰微电子有限公司 | 动态随机存储器的晶体管闩锁预防系统 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812756B2 (ja) * | 1987-06-22 | 1996-02-07 | 松下電子工業株式会社 | スタチックｒａｍ回路 |
| JPH01251496A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| US5247164A (en) * | 1989-01-26 | 1993-09-21 | Hitachi Maxell, Ltd. | IC card and portable terminal |
| JP3142414B2 (ja) * | 1993-05-06 | 2001-03-07 | 株式会社東芝 | 消費電流削減機能を有する半導体集積回路 |
| US5329491A (en) * | 1993-06-30 | 1994-07-12 | Intel Corporation | Nonvolatile memory card with automatic power supply configuration |
| US5363335A (en) * | 1993-09-28 | 1994-11-08 | Intel Corporation | Nonvolatile memory with automatic power supply configuration |
-
1994
- 1994-10-20 KR KR1019940026835A patent/KR0141933B1/ko not_active IP Right Cessation
- 1994-12-22 TW TW083112062A patent/TW276361B/zh active
-
1995
- 1995-01-20 JP JP7007139A patent/JP2740941B2/ja not_active Expired - Lifetime
-
1996
- 1996-07-03 US US08/675,511 patent/US5646902A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5646902A (en) | 1997-07-08 |
| TW276361B (ja) | 1996-05-21 |
| KR960015590A (ko) | 1996-05-22 |
| KR0141933B1 (ko) | 1998-07-15 |
| JPH08124383A (ja) | 1996-05-17 |
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