KR100253285B1

KR100253285B1 - 번-인 모드를 고려한 자동 전력 감소 펄스폭 제어회로

Info

Publication number: KR100253285B1
Application number: KR1019970015308A
Authority: KR
Inventors: 박종훈; 성하민
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-04-24
Filing date: 1997-04-24
Publication date: 2000-04-15
Also published as: KR19980077960A

Abstract

본 발명은 번-인 모드를 고려한 자동 전력 감소 펄스폭 제어회로에 관한 것으로, 종래 기술은 자동 전력 감소 기능 유무에 관계없이 메모리 소자를 패키지화한 후 또는 웨이퍼(wafer) 제작 후 초기 불량 제품을 제거하기 위하여 번인함에 있어서, 도4 와 같은 구조의 메모리 셀 및 주변 회로를 대부분 고전압을 인가하여 동작시킴으로써 반도체 소자의 취약함 특히, 트랜지스터의 게이트 옥사이드(Gate Oxide) 결함을 걸러내지만, 자동 전력 감소 기능을 구비한 소자의 경우는 상대적으로 짧은 시간동안만 메모리 셀 및 주변회로중 일부만이 번인 효과를 볼 수 있어 전체적으로 번인 효과가 저하되는 문제점이 있다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로 페케지(package)후 초기불량제품을 제거하기 위한 자동 전력 감소 기능을 구비한 메모리 소자를 번인하는 경우, 자동 전력 감소(Auto Power Down) 펄스폭을 증가시켜 메모리 셀에 고전위 레벨의 전압이 인가되는 시간을 연장하는 자동 전력 감소 펄스폭 제어회로를 제공하여 정상모드 동작의 경우 라이트 싸이클시 메모리 셀에 데이터 라이트 후 워드 라인을 디스에이블시킴으로써 리드 싸이클시 메모리 셀의 데이터를 리드한 후 워드 라인 및 센스앰프를 디스에이블시킴으로써, 전류 경로를 차단하여 전력 소모를 줄일 수 있는 효과가 있다.

또한, 본 발명은 번인모드 동작의 경우 자동 전력 감소 기능 유무에 관계없이 자동 전력 감소(Auto Power Down) 펄스폭을 증가시켜 메모리 셀에 고전위 레벨의 전압이 인가되는 시간을 연장하므로로써, 메모리 소자의 초기불량을 제거하여 제품의 신뢰성을 향상시킬 수 있는 효과가 있다.

Description

번-인 모드를 고려한 자동 전력 감소 펄스폭 제어회로

본 발명은 번-인 모드를 고려한 자동 전력 감소 펄스폭 제어회로에 관한 것으로, 특히 페케지(package)후 초기불량제품을 제거하기 위한 번-인 모드시 자동 전력 감소(Auto Power Down) 펄스폭을 증가시켜 메모리 셀에 고전위 레벨의 전압이 인가되는 시간을 연장하는 자동 전력 감소 펄스폭 제어회로에 관한 것이다.

일반적으로 메모리 소자는 소모 전력 자동 감소 기능의 유무에 관계없이 패키지화한 후 웨이퍼(wafer) 제작 후 초기 불량 제품을 제거하기 위해 번인(Burn In)하게 된다.

번인 모드시 인가 전압은 대부분 고전압으로서 메모리 셀과 그 주변 회로를 동작시킴으로써 메모리 소자의 취약함을 걸러내고 있다.

일반적으로 스태틱 랜덤 액세스 메모리 소자(이하, "에스램0c이라 약칭함)는 정상동작 모드와 마찬가지로 번인 모드의 경우에도 읽기 싸이클이나 쓰기 싸이클동안 전원공급원사이에 직류전압이 계속 흐르게 된다.

이로 인하여 에스램에서의 전력 소모가 크다는 것은 잘 알려져 있다.

따라서, 에스램의 소모전력을 줄이려는 요구가 커져 왔다.

그러한 저전력에의 요구를 해소하기 위하여 제안된 것으로서, 미합중국 특허번호 제 4,947,487호(특허등록일: 1990년 10월 9일)는 쓰기 싸이클동안의 소모 전류를 줄이는 것에 관하여 기술하고 있다.

여기서는, 실제적인 쓰기동작을 수행하는 기간은 외부의 제어신호에 의해 결정되는 쓰기 싸이클기간에 따르지 않고 펄스신호발생수단이 소정의 펄스신호를 발생하는 기간에 의해 결정되어진다.

그리하여, 실제적인 쓰기 동작기간이 종료되면 전술한 펄스신호발생수단에 의해 쓰기 싸이클중이더라도 파워다운모드(power-down mode)로 전환된다.

그리고, 미합중국 특허번호 제 4,947,379호(특허등록일: 1990년 8월 7일)는 워드라인들과 비트라인들에 연결된 데이타출력회로들이 워드라인활성화펄스와 센스앰프활성화펄스가 종료된 후에 비활성화됨으로써 읽기 싸이클에서의 전류소모를 줄인다.

최근에 제시된 소모전력 감소 회로는 도1 의 블록도에 도시된 바와 같다.

도1 에서, 파워다운타이머(15)는 어드레스천이감지부(5)로부터 복수개의 어드레스천이감지신호들(ATD1.. ATDk)을 입력받고 칩선택/쓰기모드 감지부(13)로부터 칩선택감지신호(CSD) 및 쓰기모드감지신호(WTD)를 입력받으며 데이타천이감지부(33)로부터 데이타입력감지신호들(DTD1.. DTDn)을 입력받아 임의로 설정된 펄스폭을 가지는 파워다운신호(PD)를 발생시킨다.

상기 파워다운타이머(15)는 도2 의 회로도에 도시된 바와 같이, 어드레스천이감지신호들(ATD1..ATDk) 및 데이타입력감지신호들(DTD1..DTDn)과 칩선택감지신호(CSD) 및 쓰기모드감지신호(WTD)를 노아게이트들(42)(44)(46)로 입력받고 그 노아게이트들(42)(44)(46)의 출력신호들을 낸드게이트(48)에서 입력받아 그 낸드 게이트(48)의 출력 신호를 입력으로 하는 자동전력다운펄스발생부(60)에서 상기 감지신호들중 어느 하나의 천이에 응답한 파워다운신호(PD)를 발생시키는 것이다.

또한, 도1 에 도시된 바와 같이, 상기 파워다운신호(PD)는 데이터 입력 회로(29)를 제어하는 한편 노아 게이트(NOR1∼NORn)에 입력되어 복수개의 워드라인들(WL1.. WLn)을 활성화시키고, 노아 게이트(17)에 입력되어 데이타입력회로(29)를 데이타라인쌍(DL)(DLB)에 연결하기 위한 쓰기절환신호(SWE)를 활성화시키며, 또한 노아 게이트(31)에 입력되어 센스앰프활성화신호(SAE)를 발생시키게 된다.

도3 의 타이밍도를 참조하여 도1 의 회로에 대한 읽기 및 쓰기 동작을 설명하면 다음과 같다.

먼저, 쓰기싸이클동안에는 칩선택신호(CSB) 및 쓰기활성화신호(WEB)는 도3 (a)(c)와 같이 로우레벨을 유지하고 출력활성화신호(OEB)는 하이 또는 로우레벨을 유지한다.

쓰기싸이클이 시작할 때, 칩선택감지신호(CSD)는 칩선택신호(CSB)의 레벨 천이에 응답하여 도3 (f)와 같이 하이 펄스로 출력되고, 어드레스천이감지신호(ATDi ; i는 1..k)는 어드레스비트(Ai ; i는 1..k)의 천이에 응답하여 도3 (h)와 같이 하이 펄스로 출력된다.

그리고, 쓰기모드감지신호(WTD)는 쓰기활성화신호(WEB)가 로우 레벨로 천이함에 응답하여 도3 (g)와 같이 하이 펄스로 출력되고, 데이터입력감지신호(DTDi ; i는 1.. n)는 입력데이타비트가 천이함에 응답하여 도3 (i)와 같이 하이 펄스로 출력된다.

따라서, 파워다운신호(PD)는 전술한 감지신호들(CSD, WTD, ATDi 및 DTDi)의 논리상태에 따라 파워다운타이머(15)로부터 도3 (j)와 같이 발생된다.

이때, 파워다운신호(PD)가 자동전력다운펄스발생기(50)에 의해 소정의 펄스폭을 갖고 로우레벨을 유지하고 있는 동안 선택된 워드라인(WLi ; i는 1.. n)는 활성화되고 이 후, 상기 파워다운신호(PD)가 하이레벨로 될 때 상기 워드라인(WLi)을 위한 활성화가 종료된다.

이에 따라, 데이타입력회로(29)는 비활성화상태로 되고 쓰기절환신호(SWE)는 로우레벨로 되어 그 결과 상기 데이타입력회로(29)로부터 메모리 셀들로 흐르는 전류는 차단된다.

한편, 읽기싸이클에서는 칩선택신호(CSB)와 쓰기활성화신호(WEB) 및 출력활성화신호(OEB)는 도3 (a)(c)(d)와 같이 각각 로우, 하이 및 로우 레벨을 유지한다.

이때, 센스앰프활성화신호(SAE)는 도3 (j)와 같이 이미 설정된 펄스폭만큼의 기간동안 로우레벨을 유지하는 파워다운신호(PD)에 의해 도3 (o)와 같은 하이 펄스로 출력된다.

따라서, 선택되었던 워드라인(WLi)과 센스앰프(35)는 파워다운신호(PD)가 하이레벨로 상승함에 응답하여 데이타출력버퍼(37)에 의한 래치 동작후에 비활성화된다.

즉, 도1 의 회로는 번인 모드에서도 쓰기 싸이클시 메모리 셀에 데이터 쓰기한 후 워드라인을 디스에이블시키고 읽기 싸이클시 메모리 셀의 데이터를 읽기한 후 워드라인 및 감지증폭기를 디스에이블시킴으로써 전류 경로를 차단하여 궁극적으로 전력 소모를 줄일 수 있다.

상기와 같이 종래 기술은 자동 전력 감소 기능 유무에 관계없이 메모리 소자를 패키지화한 후 또는 웨이퍼(wafer) 제작 후 초기 불량 제품을 제거하기 위하여 번인함에 있어서, 도4 와 같은 구조의 메모리 셀 및 주변 회로를 대부분 고전압을 인가하여 동작시킴으로써 반도체 소자의 취약함 특히, 트랜지스터의 게이트 옥사이드(Gate Oxide) 결함을 걸러내지만, 자동 전력 감소 기능을 구비한 소자의 경우는 상대적으로 짧은 시간동안만 메모리 셀 및 주변회로중 일부만이 번인 효과를 볼 수 있어 전체적으로 번인 효과가 저하되는 문제점이 있다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로 페케지(package)후 초기불량제품을 제거하기 위한 자동 전력 감소 기능을 구비한 메모리 소자를 번인하는 경우, 자동 전력 감소(Auto Power Down) 펄스폭을 증가시켜 메모리 셀에 고전위 레벨의 전압이 인가되는 시간을 연장하는 자동 전력 감소 펄스폭 제어회로를 제공함에 목적이 있다.

도 1은 종래 메모리 소자의 블록도.

도 2는 도 1에서 파워다운타이머의 회로도.

도 3은 도 1에서의 쓰기 및 읽기 동작을 위한 타이밍도.

도 4는 메모리 소자에서 메모리 셀의 구성을 보인 회로도.

도 5는 본 발명에 따른 번-인 모드를 고려한 자동 전력 감소 펄스폭 제어회로의 블록도.

도 6은 도 5에서 파워다운타이머의 회로도.

도 7은 도 5에서 번인전압감지부의 구성을 보인 회로도.

도 8은 본 발명에서 정상모드 동작시의 타이밍도.

도 9는 본 발명에서 번인모드 동작시의 타이밍도.

도 10은 도 7에서 번인모드감지를 보인 파형도.

* 도면의 주요 부분에 대한 부호의 설명

1 : 어드레스입력회로 3 : 로우디코더

5 : 어드레스천이감지부 7 : 칼럼디코더

11 : 읽기/쓰기제어회로 13 : 칩선택/쓰기모드감지부

15,40 : 파워다운타이머 29 : 데이터입력회로

33 : 데이터천이감지부 35 : 센스앰프

37 : 출력버퍼 60 : 자동전압다운펄스발생부

100 : 번인모드감지부

이와 같은 목적을 달성하기 위한 본 발명의 구성은 복수개의 어드레스천이감지신호들 및 데이타입력감지신호들과 칩선택감지신호 및 쓰기모드감지신호에 응답하여 파워다운신호를 발생하는 파워다운타이머를 가지는 메모리 소자에 있어서, 번-인 모드시 자동 전력 감소(Auto Power Down) 펄스폭을 증가시켜 메모리 셀에 고전위 레벨의 전압이 인가되는 시간을 연장시키는 번인모드감지신호를 발생시키는 번인모드감지부를 구비함을 특징으로 한다.

상기 번인모드감지부는 제어 신호에 의해 선택적으로 번인전압을 감지하는 전압감지수단과, 이 전압감지수단의 출력 신호를 반전하는 인버터와, 이 인버터의 출력 신호를 래치하여 번인모드감지신호로 출력하는 래치 수단으로 구성함을 특징으로 한다.

상기 전압감지수단은 제어신호를 순차적으로 반전하는 제1,제2 인버터와, 상기 제1 인버터의 출력 신호에 선택적으로 번인전압을 감지하도록 번인접압과 접지사이에 순차적으로 직렬 연결한 피모스트랜지스터, 복수개의 다이오드 및 제1 엔모스트랜지스터와, 번인모드시 상기 제2 인버터의 출력 신호에 의해 상기 제1 엔모스트랜지스터의 드레인단자를 접지시키는 제2 엔모스트랜지스터로 구성함을 특징으로 한다.

상기 복수개의 다이오드는 게이트와 드레인을 공통 접속한 엔모스 트랜지스터로 각기 구성한다.

이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도5 는 본 발명에 따른 소모 전력 감소 회로의 블록도로서 이에 도시한 바와 같이, 번인모드시 하이인 제어신호(CTL)에 의해 번인전압을 감지하여 번인모드감지신호(BIMD)를 파워다운타이머(40)에 출력하는 번인모드감지부(100)를 포함하여 구성한다.

이러한 도5 의 블록도에서 파워다운타이머(40)와 번인모드감지부(100)를 제외한 나머지 구성은 도1 의 블록도와 동일하다.

상기 번인모드감지부(100)는 도7 의 회로도에 도시한 바와 같이, 제어신호(CTL)가 인가된 인버터(101)의 출력단자를 소스에 전원전압(Vcc)이 인가된 피모스트랜지스터(102)의 게이트와 소스에 접지전압(Vss)이 인가된 엔모스트랜지스터(106)의 게이트에 공통 접속하여 상기 피모스트랜지스터(102)와 엔모스트랜지스터(106)사이에 드레인과 게이트가 공통접속된 다이오드(103∼105)를 직렬접속하고 상기 인버터(101)의 출력신호가 인가된 인버터(107)의 출력단자를 소스에 접지전압(Vss)이 인가된 엔모스트랜지스터(108)의 게이트에 접속하며 상기 엔모스트랜지스터(108)의 드레인을 상기 다이오드(105)와 엔모스트랜지스터(106)의 접속점에 접속하여 그 접속점을 피모스트랜지스터와 엔모스트랜지스터로 이루어진 인버터(109)를 통해 2개의 인버터가 상호 반대 방향으로 병렬접속된 래치(110)에 접속하고 그 래치(110)로부터 번인모드감지신호(BIMD)를 발생시키도록 구성한다.

상기 파워다운타이머(40)는 도6 의 회로도에 도시한 바와 같이, 어드레스천이감지신호들(ATD1..ATDk)을 입력으로 하는 노아게이트(42)와, 데이터입력감지신호들(DTD1..DTDn)을 입력으로 하는 노아게이트(44)와, 칩선택감지신호(CSD) 및 쓰기모드감지신호(WTD)를 입력으로 하는 노아게이트(46)와, 상기 노아게이트(42,44,46)의 출력신호를 입력으로 하는 낸드게이트(48)와, 상기 낸드게이트(48)의 출력신호를 입력으로 하는 자동전력다운펄스발생부(60)와, 상기 자동전력다운펄스발생부(50)에서 출력한 신호를 반전하여 파워다운신호(PD)를 출력하는 인버터(52)로 구성되고, 특히 상기 자동전력다운펄스발생부(60)는 직렬로 연결된 인버터로 구성되어 상기 낸드게이트(48)에서 출력한 신호를 지연시키는 제1 지연회로(61)와, 상기 제1 지연회로(61)의 출력을 지연시키는 제2 지연회로(62)와, 상기 제2 지연회로(62) 출력신호와 번인모드감지신호(BIMD)를 입력으로 하여 지연시키는 제3 지연회로(63)와, 상기 낸드게이트(48)와, 제1 지연회로(61,62,63)의 출력을 입력으로 하는 노아게이트(64)로 구성한다.

이와같이 구성한 본 발명에 따른 실시예의 동작 및 작용 효과를 설명하면 다음과 같다.

도5 에서 칩선택신호(CSB)와 쓰기활성화신호(WEB) 및 출력활성화신호(OEB)를 입력받는 읽기/쓰기 제어회로(11)는 칩선택신호(CS ; 이는 CSB의 논리적반대신호임)를 어드레스입력회로(1)로 인가하고, 쓰기활성화신호(WE ; 이는 WEB의 논리적반대신호임)를 데이타입력회로(29)로 인가한다.

칩선택/쓰기모드 감지부(13)는 읽기/쓰기제어회로(11)에서 칩선택신호(CSB) 및 쓰기활성화신호(WEB)의 천이상태에 응답하여 칩선택감지신호(CSD)와 쓰기모드감지신호(WTD)를 파워다운타이머(40)로 인가한다.

복수개의 어드레스비트들(A1..AK)를 입력하는 어드레스입력회로(1)는 로우디코더(3)와 컬럼디코더(7)에 어드레스를 제공한다.

어드레스천이감지부(5)는 복수개의 어드레스천이감지신호들(ATD1..ATDk)을 파워다운타이머(40)로 제공한다.

로우디코더(3)는 복수개의 로우디코딩신호들을 복수개의 인버터들(I1..In)을 통하여 복수개의 노아게이트들(NOR1..NORn)로 인가한다.

노아게이트들(NOR1.. NORn)의 각 출력단자들은 파워다운타이머(40)로부터의 파워다운신호(PD)를 입력받아 복수개의 메모리셀들(MC11..MC1m,..,MCn1..MCnm ; 이하 "MC11..MCnm0c으로 약칭함)에 복수개의 워드라인들(WL1..WLn)을 각각 연결한다.

컬러디코더(7)는 복수개의 비트라인쌍들(BL1/BL1B..BLm/BLmB)과 데이타라인쌍 (DL/DLB)사이에 연결된 복수개의 컬럼선택트랜지스터쌍들(N1/N1B..Nm/NmB)의 게이트들에 인가되는 복수개의 컬럼선택신호들(CSL1.. CSLm)을 발생시킨다.

데이타라인쌍(DL/DLB)상의 데이타비트쌍은 센스앰프활성화신호(SAE)에 의해 제어되는 센스앰프(35)로 전송된다.

센스앰프출력신호쌍(SAO/SAOB)은 데이터출력버퍼(37)에 의해 데이타입출력버스(39)로 전송된다.

센스앰프활성화신호(SAE)는 파워다운신호(PD)와 쓰기활성화신호(WE)를 입력받는 노아게이트(31)로부터 발생된다.

쓰기활성화신호(WE)는 또한 인버터(19)를 통하여 노아게이트(17)에 인가되며, 노아게이트(17)은 쓰기활성화신호(WE)와 함께 파워다운신호(PD)를 입력받아 데이타라인쌍(DL/DLB)과 데이타입력라인쌍(DIN/DINB)사이에 연결된 선택트랜지스터쌍(21/23)의 게이트들로 인가되는 쓰기절환신호(SWE)를 발생한다.

데이타입력라인쌍(DIN/DINB)상에는 데이타입력회로(29)로부터의 입력데이타비트쌍이 인버터쌍(25/27)을 통하여 실린다.

데이타천이감지부(33)는 데이타입력회로(29)내에서의 입력데이타비트들의 천이에 응답하여 파워다운타이머(40)로 공급되는 복수개의 데이터입력감지신호들(DTD1.. DTDn)을 발생시킨다.

도8 및 도9 는 본 발명에서 정상모드시와 번인모드시의 타이밍도를 도시한 것으로, 쓰기 및 읽기 싸이클 동작시 감지신호들(ATD, DTD, CSD, WTD) 및 번인모드감지부(100)에서 발생된 번인모드감지신호(BIMD)에 의해 파워다운타이머(40)로부터 발생되는 파워다운신호(PD)의 레벨이 제어되어 메모리 셀(MC11..MCnm)에 대한 데이터 입출력이 제어되고 있음을 나타낸다.

상기에서 도8 의 타이밍과 같은 동작을 수행하는 정상모드에서 번인모드감지부(100)는 제어신호(CTL)가 하이레벨이므로 인버터(101)의 출력신호가 로우레벨이 되어 피모스트랜지스터(102)가 턴온됨과 아울러 엔모스트랜지스터(106)가 턴오프된다.

따라서, 정상전원(Vcc)이 공급되는 상태에서 피모스트랜지스터와 엔모스트랜지스터로 이루어진 인버터(109)의 출력신호가 하이가 되고 그 하이레벨의 신호를 입력받은 2개의 인버터가 상호반대 방향으로 병렬접속된 래치(110)에서 번인모드감지신호(BIND)를 도8 (p)와 같이 로우레벨로 발생시켜 파워다운타이머(40)에 입력시키게 된다.

그리고, 도9 의 타이밍과 같은 동작을 수행하는 번인 모드의 경우 번인모드감지부(100)는 제어신호(CTL)가 하이레벨이므로 인버터(101)의 출력신호가 로우레벨로 되어 피모스트랜지스터(102)가 턴온되고 엔모스트랜지스터(106)가 턴오프되며 상기 인버터(101)의 출력신호를 입력으로 하는 인버터(107)의 하이 출력신호에 의해 엔모스트랜지스터(108)가 턴온됨에 의해 상기 피모스트랜지스터(102)를 통해 인가된 번인전압(Vcc)이 다이오드(103∼105)를 순차 통해 감압되고 그 감압된 전압이 피모스트랜지스터와 엔모스트랜지스터로 이루어진 인버터(109)에 인가되는데, 도8 에서와 같이 번인전압(Vcc)이 점차 증가하여 상기 인버터(109)에 인가되는 전압이 소정 레벨이 되면 상기 인버터(109)의 엔모스트랜지스터의 턴온량이 증가하기 시작하고 이 후, 상기 인버터(109)에 인가되는 번인감지전압이 논리게이트를 구동할 수 있는 일정 레벨이 되면 래치(110)에서 도9 (p)와 같이 번인모드감지신호(BIMD)를 하이레벨로 발생시켜 파워다운타이머(40)에 출력하게 된다.

상기에서 엔모스트랜지스터(108)의 턴온량은 엔모스트랜지스터(106)의 턴온량에 비하여 작다.

도6 과 같은 파워다운타이머(40)는 어드레스천이감지신호들(ATD1.. ATDk)이 노아게이트(42)로 입력되고, 데이타입력감지신호들(DTD1.. DTDn)은 노아게이트(44)로 입력되고, 칩선택감지신호(CSD) 및 쓰기모드감지신호(WTD)는 노아게이트(46)에 입력된다. 상기 노아게이트(42,44,46)의 출력단자들은 낸드게이트(48)의 입력단자에 연결되고 그 낸드게이트(48)의 출력단자는 자동전력다운펄스발생부(60)에 연결된다.

따라서, 인버터(52)에서 출력되는 파워다운신호(PD)는 번인모드감지부(100)에서 번인모드감지신호(BIMD)가 로우레벨로 인가되는 정상모드의 경우에만 도8 (j)와 같이 유효한값으로 발생되어진다.

제8도는 본 발명에서 정상 동작 모드시의 쓰기 및 읽기싸이클에서의 타이밍을 보여준다.

쓰기싸이클 및 읽기싸이클에서 번인모드감지부(100)는 로우레벨의 제어신호(CTL)가 입력되어 도8 (p)와 같이 번인모드감지신호(BIMD)를 파워다운타이머(40)에 출력하게 된다.

이때, 상기 파워다운타이머(40)는 인버터(52)가 자동전력다운펄스발생부(60)의 출력신호에 응답함으로 감지신호들(ATD, DTD, CSD, WTD)의 논리상태에 따라 도8 (j)와 같이 발생하게 된다.

따라서, 파워다운타이머(40)에서 자동전력다운펄스발생부(60)에 의해 파워다운신호(PD)가 소정 펄스폭으로 로우레벨을 유지하는 동안 선택된 워드라인(WLi ; I는 1..n)이 활성화되고 데이터입력회로(29)를 데이터라인쌍(DL/DLB)에 연결하기 위한 쓰기절환신호(SWE)를 활성화시키며 또한 센스앰프활성화신호(SAE)를 발생시키는 동시에 상기 데이터입력회로(29)를 제어하게 된다.

이 후, 파워다운신호(PD)가 하이레벨이 되면 워드라인(WL)과 데이터입력회로(29) 또는 센스앰프(35)가 비활성화상태가 되어 쓰기싸이클동안에는 메모리 셀로부터 상기 데이터입력회로(29)로 흐르는 전류를 차단하고 읽기싸이클동안에는 메로리 셀로부터 상기 센스앰프(35)로 흐르는 전류를 차단하게 된다.

즉, 본 발명은 정상 모드의 경우 쓰기싸이클시 메모리셀에 데이터 쓰기한 후 워드라인(WL)을 디스에이블시키고, 읽기싸이클시 메모리셀의 데이터를 읽기한 후 워드라인(WL)과 센스앰프(35)를 디스에이블시킴으로써 전류 경로를 차단하여 소모전력을 줄이게 된다.

이러한 본 발명의 정상모드는 도3 의 타이밍에 의한 종래 기술과 동일한 동작을 수행하는 것이다.

도9 는 본 발명에서 번인모드시 쓰기 및 읽기 싸이클에서의 타이밍도를 보여준다.

쓰기싸이클 및 읽기싸이클에서 번인모드감지부(100)는 하이레벨의 제어신호(CTL)가 입력되어 도9 (p)와 같이 번인모드감지신호(BIMD)를 하이레벨로 발생시켜 파워다운타이머(40)에 출력하게 된다.

이때, 상기 파워다운타이머(40)는 인버터(52)가 하이레벨의 번인모드감지신호(BIMD)의 입력으로 도9 (j)와 같이 로우레벨을 유지하게 된다.

따라서, 쓰기싸이클의 경우 로우디코더(3)에서 발생된 로우디코딩신호에 의해 노아게이트(NOR1..NORn)에서 발생하는 워드라인신호(WLi ; i= 1..n)는 도9 (k)와 같이 어드레스(Ai ; i= 1..n)의 천이구간동안 하이레벨로 발생되고 읽기/쓰기제어회로(11)에서 발생된 쓰기활성화신호(WE ; 도9 (c)와 같은 WEB 의 반전신호)를 반전한 인버터(19)의 출력신호에 의해 노아게이트(17)가 쓰기절환신호(SWE)를 도9 (n)과 같이 하이레벨로 발생시켜 데이터입력라인쌍(DIN/DINB)과 데이터라인쌍(DL/DLB)사이에 연결된 트랜지스터쌍(21,23)의 게이트에 인가하며 상기 쓰기활성화신호(WE)를 입력받은 노아게이트(31)가 센스앰프활성화신호(SAE)를 도9 (o)와 같이 로우레벨로 발생시켜 센스앰프(35)를 디스에이블시키게 된다.

그리고, 칼럼디코더(7)는 어드레스입력회로(1)의 출력신호를 입력으로 복수개의 칼럼선택신호들(CSL1..CSLn)을 발생시켜 비트라인쌍(BL1/BLB1..BLm/BLBm)과 데이터라인쌍(DL/DLB)사이에 연결된 복수개의 칼럼선택트랜지스터쌍(N1/N1B..Nm/NmB)의 게이트에 인가하게 된다.

이에 따라, 도9 (k)(n)과 같이 선택된 워드라인(WLi ; i= 1..n)과 쓰기절환신호(SWE)가 하이레벨을 유지하므로, 메모리셀 및 주변회로의 일부가 고레벨의 번인전압에 의해 충분한 시간동안 쓰기 동작을 수행하게 된다.

한편, 읽기싸이클의 경우 로우디코더(3)에서 발생된 로우디코딩신호에 의해 노아게이트(NOR1..NORn)에서 발생하는 워드라인신호(WLi ; i= 1..n)는 도9 (k)와 같이 어드레스(Ai ; i= 1..n)의 천이구간동안 하이레벨로 발생되고 읽기/쓰기제어회로(11)에서 발생된 쓰기활성화신호(WE ; 도9 (c)와 같은 WEB 의 반전신호)를 반전한 인버터(19)의 출력신호에 의해 노아게이트(17)에서의 쓰기절환신호(SWE)는 도9 (n)과 같이 로우레벨로 발생되어 엔모스트랜지스터쌍(21,23)의 게이트에 인가되며 상기 쓰기활성화신호(WE)를 입력받은 노아게이트(31)에서의 센스앰프활성화신호(SAE)는 도9 (o)와 같이 하이레벨로 발생되어 센스앰프(35)를 인에이블시키게 된다.

이에 따라, 도9 (k)(n)과 같이 선택된 워드라인(WLi ; i= 1..n)과 쓰기절환신호(SWE)가 하이레벨을 유지하므로 메모리셀과 주변회로의 일부가 고레벨의 번인전압에 의해 읽기 동작을 수행하게 된다.

즉, 본 발명은 번인모드의 경우 번인모드감지부(100)가 일정레벨이상의 전압이 인가되면 번인전압으로 판단하여 번인모드감지신호(BIMD)를 도9 (p)와 같이 하이레벨로 발생시킴에 의해 자동전력감소기능의 펄스폭을 증가시킴으로써, 증가시킨 펄스폭만큼 상대적으로 전력소모는 증가하지만 메모리셀 및 주변회로의 일부가 충분한 시간동안 쓰기/읽기 동작을 수행하여 번인효과를 향상시킬 수 있다.

상기에서 상세히 설명한 바와 같이 본 발명 번-인 모드를 고려한 자동 전력 감소 펄스폭 제어회로는 정상모드 동작의 경우 라이트 싸이클시 메모리 셀에 데이터 라이트 후 워드 라인을 디스에이블시킴으로써 리드 싸이클시 메모리 셀의 데이터를 리드한 후 워드 라인 및 센스앰프를 디스에이블시킴으로써, 전류 경로를 차단하여 전력 소모를 줄일 수 있는 효과가 있다.

Claims

복수개의 어드레스천이감지신호들 및 데이타입력감지신호들과 칩선택감지신호 및 쓰기모드감지신호에 응답하여 파워다운신호를 발생하는 파워다운타이머를 가지는 메모리 소자에 있어서, 번-인 모드시 자동 전력 감소(Auto Power Down) 펄스폭을 증가시켜 메모리 셀에 고전위 레벨의 전압이 인가되는 시간을 연장시키는 번인모드감지신호를 발생시키는 번인모드감지부를 포함하여 구성함을 특징으로 하는 번-인 모드를 고려한 자동 전력 감소 펄스폭 제어회로.
제1항에 있어서, 상기 번인모드감지부는 어드레스천이감지신호들(ATD1..ATDk)을 입력으로 하는 노아게이트와, 데이터입력감지신호들(DTD1..DTDn)을 입력으로 하는 노아게이트와, 칩선택감지신호(CSD) 및 쓰기모드감지신호(WTD)를 입력으로 하는 노아게이트와, 상기 노아게이트(42,44,46)의 출력신호를 입력으로 하는 낸드게이트와, 상기 낸드게이트의 출력신호를 입력으로 하는 자동전력다운펄스발생부와; 상기 자동전력다운펄스발생부에서 출력한 신호를 반전하여 파워다운신호(PD)를 출력하는 인버터로 구성함을 특징으로 하는 번-인 모드를 고려한 자동 전력 감소 펄스폭 제어회로.
제2항에 있어서, 상기 자동전력다운펄스발생부는 상기 낸드게이트에서 출력한 신호를 지연시키는 제1 지연회로와; 상기 제1 지연회로의 출력을 지연시키는 제2 지연회로와, 상기 제2 지연회로 출력신호와 번인모드감지신호(BIMD)를 입력으로 하여 지연시키는 제3 지연회로와; 상기 낸드게이트와, 제1,2,3 지연회로의 출력을 입력으로 하는 노아게이트로 구성함을 특징으로 하는 번-인 모드를 고려한 자동 전력 감소 펄스폭 제어회로.
제3항에 있어서, 상기 제3 지연회로는 제2 지연회로에서 출력한 신호와, 번인모드감지신호(BIMD)를 낸드조합하는 낸드게이트와, 상기 낸드게이트에서 출력한 신호를 반전하는 인버터를 포함하여 구성함을 특징으로 하는 번-인 모드를 고려한 자동 전력 감소 펄스폭 제어회로.