JP2001006356A - セルフ・リフレッシュ制御回路およびセルフ・リフレッシュ制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 セルフ・リフレッシュに入る前と後に全ワー
ド線分の集中リフレッシュを実施しなければホ−ルドを
保障できず、それによる余分な電流を消費してしまって
いた。 【解決手段】 セルフ・リフレッシュに入った際のアド
レスがセルフ・リフレッシュ中に繰り返された時、即ち
全ワード線分のリフレッシュが完了するたびにＩ／Ｏ端
子に高電位を出力する。この高電位をメモリコントロー
ラが認識できてセルフ・リフレッシュから抜け出る事が
可能であれば、全てのワード線が少なくともリフレッシ
ュされているので、セルデータの破壊も起こらない。従
って、セルフ・リフレッシュ後の全ワード集中リフレッ
シュが不要となって余分な集中リフレッシュ分の消費電
流を削減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、セルフ・リフレッ
シュ制御回路およびセルフ・リフレッシュ制御方法に関
し、特に、ダイナミックＲＡＭに使用して好適なセルフ
・リフレッシュ制御回路およびセルフ・リフレッシュ制
御方法に関する。

【０００２】

【従来の技術】半導体メモリのセルフ・リフレッシュは
低消費電流を特徴としており、ホールド期間中のセルの
データを保持できる事から常用される機能である。図５
は従来のセルフ・リフレッシュ方法における回路構成の
要部を示す図である。この従来例は、ＣＢＲ（Ｃａｓ
Ｂｅｆｏｒｅ Ｒａｓ）を行うタイミングを指示する信
号を出力するＣＢＲ判定回路９００と、ＣＢＲ判定信号
ＣＢＲを受けて起動してセルフ・リフレッシュを行うタ
イミングを指示するセルフ・リフレッシュタイマ−回路
９０１を備えている。

【０００３】また、ＣＢＲリフレッシュ及びセルフ・リ
フレッシュにてリフレッシュを行うアドレスは、内部バ
イナリカウンタ回路９０３の出力にて指示されるように
なっている。図６，７はこのセルフ・リフレッシュ方法
における動作を示すタイミングチャートであり、図６は
集中リフレッシュのないタイミングチャート、図７はＣ
ＢＲリフレッシュサイクルによる集中リフレッシュを入
れたタイミングチャートを示している。

【０００４】図６のＲｅａｄ／Ｗｒｉｔｅサイクルにお
いては、当初ＣＢＲ判定信号が低電位のためＡ０〜Ａ３
より入力された外部アドレス信号「ａ」，「ａ＋１」，
「ａ＋２」が内部回路に取り込まれる。このとき、バイ
ナリカウンタ回路は全く動作せず「ｎ−１」を維持する
ようになっている。セルフ・リフレッシュはＲＡＳ降下
時であり、ＣＡＳレベルが低電位のときにＣＢＲ判定信
号ＣＢＲが高電位になり起動する。これによりＣＫＣＢ
Ｒが活性化し、それに伴いバイナリカウンタが「ｎ−
１」からカウントアップされ「ｎ」となり、その「ｎ」
が内部アドレスとして取り込まれ「ｎ」のワード線がリ
フレッシュされる。

【０００５】ＲＡＳ／ＣＡＳの低電位状態がある期間継
続されると図５のセルフ・リフレッシュタイマ−回路が
活性化し、ＣＫＳＥＬＦが動作してバイナリカウンタが
「ｎ」からカウントアップされて「ｎ＋１」となり、そ
のワード線がリフレッシュされる。セルフ・リフレッシ
ュはＲＡＳ／ＣＡＳが低電位の期間中継続され、ＣＫＳ
ＥＬＦに同期してバイナリカウンタがインクリメントさ
れ「ｎ＋２」，「ｎ＋３」・・・の順でリフレッシュさ
れる。

【０００６】このとき、前サイクルのＲｅａｄ／Ｗｒｉ
ｔｅが「ａ」，「ａ＋１」，「ａ＋２」のようにインク
リメントアクセスしていると次のアドレスである「ａ＋
３」は最もホールド状態が長いアドレスとなる。しか
し、バイナリカウンタが外部アドレスと関係なく決まっ
ているので、リフレッシュ期間中はどこのワード線がリ
フレッシュされるかは分からない。すなわち、「ａ＋
３」のデータが破壊される恐れがある。これはセルフ・
リフレッシュから抜けてＲｅａｄ／Ｗｒｉｔｅに移行す
る時も同様である。

【０００７】そこで、このような現象を防ぐため、図７
に示すようにＲｅａｄ／Ｗｒｉｔｅサイクルとセルフ・
リフレッシュの間にＣＢＲリフレッシュを挿入し全ワー
ド線分集中リフレッシュを行っている例もある。集中リ
フレッシュでも最初にリフレッシュされるワード線
「ｎ」は、前Ｒｅａｄ／Ｗｒｉｔｅサイクルで使われた
「ａ＋２」に依存しない。

【０００８】しかし、この場合はセルフ・リフレッシュ
のようにリフレッシュ間隔が長くなく、最小時間のサイ
クルタイムでリフレッシュされるため「ａ＋３」がどこ
でリフレッシュされてもセルデータが破壊されるほどホ
ールド時間は長くない。また、集中リフレッシュ後、実
行されるセルフ・リフレッシュはＣＢＲと同一のバイナ
リーカウンタを使用しているため「前リフレッシュアド
レス＋１」のアドレス、すなわち最もホールド状態の長
いアドレスからリフレッシュされるため、セルフ・リフ
レッシュ期間中のセルデータの破壊は起こらない。

【０００９】さらに、ダイナミックＲＡＭのリフレッシ
ュ方式は従来から様々な方式が提案されており、例え
ば、特開昭６１−２８３０９５号公報に開示されている
ような技術が知られている。この特開昭６１−２８３０
９５号公報に開示されている技術においては、リフレッ
シュとＲｅａｄ／Ｗｒｉｔｅがぶつかることがないよう
に、一度リフレッシュの要求があった後の一定時間はＲ
ｅａｄ／Ｗｒｉｔｅの要求を受け付けないようになって
いる。

【００１０】

【発明が解決しようとする課題】上述した従来のセルフ
・リフレッシュ制御回路およびセルフ・リフレッシュ制
御方法においては、次のような課題があった。すなわ
ち、最初にリフレッシュされるべきワード線はそれまで
のサイクルで最もホールド状態の長かったワード線であ
るべきである。また、セルフ・リフレッシュサイクルか
ら抜けた際においても最初にＷｒｉｔｅ／Ｒｅａｄされ
るべきワード線は最もホールド状態の長いワード線であ
るべきである。

【００１１】しかし、前者のセルフ・リフレッシュ方式
では内部カウンタが外部アドレスと無関係に決まり出力
されるため、セルフ・リフレッシュに入って最初にリフ
レッシュされるワード線は不明である。したがって、何
もせずにセルフ・リフレッシュに入るもしくは抜ける
と、ホールド状態が一番長いワード線が後回しにされる
可能性がある。

【００１２】ここで、セルフ・リフレッシュは低消費電
流を実現させるため、リフレッシュの間隔が長い。した
がって、ホールド状態が長いワード線はデータを保持で
きなくなりホールド不良を起こす可能性がある。後者の
セルフ・リフレッシュ方式はこれを防ぐためセルフ・リ
フレッシュに入る前と抜けた後はＲＡＳオンリー（ＲＯ
Ｒ）またはＣＢＲにより全ワード分集中してリフレッシ
ュを行っていた。

【００１３】しかし、上述したように、セルフ・リフレ
ッシュでは、内部カウンタにより次々とワード線を内部
で選択していくので内部制御が簡単ではあるが、低消費
電流を本来の目的として掲げている割には、セルフ・リ
フレッシュに入る前と後に全ワード線分の集中リフレッ
シュを実施しなければホールドを保障できず、それによ
る余分な電流を消費するという欠点があった。

【００１４】また、特開昭６１−２８３０９５号公報に
開示された技術においては、リフレッシュ要求を一定間
隔で発生させたとき、余分なリフレッシュによる処理能
力の低下をなくすことができるので、システム全体とし
ての処理能力が向上する。しかし、上述のようなセルフ
・リフレッシュにおいては、Ｒｅａｄ／Ｗｒｉｔｅとリ
フレッシュ要求がぶつかるはずはなく、セルフ・リフレ
ッシュの消費電力低減等の問題を解決することはできな
い。

【００１５】本発明は、上記課題にかんがみてなされた
もので、余分な処理動作を省き、消費電力を低減するこ
とが可能なセルフ・リフレッシュ制御回路およびセルフ
・リフレッシュ制御方法を提供することを目的とする。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、所定の動作タイミングを
指示するタイマー回路と、このタイマー回路の指示する
タイミングで動作し、セルフ・リフレッシュで使用する
ＲＯＷアドレスを決定する内部バイナリカウンタと、セ
ルフ・リフレッシュ開始時の内部バイナリカウンタの値
とセルフ・リフレッシュ実行中の内部バイナリカウンタ
の値とを比較するカウンタ比較手段と、このカウンタ比
較手段が比較するセルフ・リフレッシュ開始時と実行中
の内部バイナリカウンタ値が同じ値になったときに外部
Ｉ／Ｏ端子に対して集中リフレッシュが不要であること
を意味する所定の電位を出力する電位出力手段とを具備
する構成としてある。

【００１７】すなわち、ダイナミックラムは、通常１ビ
ットを記憶するためのトランジスタおよびコンデンサ等
からなり、それぞれのビットはＲｏｗアドレスおよびＣ
ｏｌｕｍｎアドレスを指定することにより選択される。
セルフ・リフレッシュにおいて、最もホールド状態の長
いワード線を最初にリフレッシュし、さらに、全てのワ
ード線がリフレッシュされたことが分かれば、セルフ・
リフレッシュ後のＣＢＲを省略することができる。

【００１８】このため、タイマー回路は所定の動作タイ
ミングを指示する回路であり、内部バイナリカウンタは
このタイマー回路の指示するタイミングで動作してセル
フ・リフレッシュで使用するＲＯＷアドレスを決定す
る。カウンタ比較手段は、セルフ・リフレッシュ開始時
の内部バイナリカウンタの値とセルフ・リフレッシュ実
行中の内部バイナリカウンタの値とを比較する。電位出
力手段は、このカウンタ比較手段が比較するセルフ・リ
フレッシュ開始時と実行中の内部バイナリカウンタ値が
同じ値になったときに、外部Ｉ／Ｏ端子に対して集中リ
フレッシュが不要であることを意味する所定の電位を出
力する。

【００１９】したがって、メモリコントローラ側でこの
所定の電位を認識できた場合には全ワード線がリフレッ
シュされたとみなすことができ、セルフ・リフレッシュ
後のＣＢＲが不要となって余分な消費電力が削減され
る。ここで、タイマー回路は、メモリに対して集中リフ
レッシュおよびセルフ・リフレッシュを行うための所定
のタイミングを指示することができればよく、様々な構
成が考えられる。

【００２０】その構成の一例として、請求項２にかかる
発明は、請求項１に記載のセルフ・リフレッシュ制御回
路において、上記タイマー回路が、集中リフレッシュ時
に内部バイナリカウンタの動作タイミングを指示する集
中リフレッシュ駆動信号出力回路と、セルフ・リフレッ
シュ時に内部バイナリカウンタの動作タイミングを指示
するセルフ・リフレッシュ駆動信号出力回路とを具備す
る構成としてある。

【００２１】すなわち、集中リフレッシュ時とセルフ・
リフレッシュ時とに内部バイナリカウンタの値を使用し
てＲＯＷアドレスを決定するので、この内部バイナリカ
ウンタを所望のタイミングで駆動できるように構成す
る。このため、タイマー回路は、集中リフレッシュ駆動
信号出力回路と、セルフ・リフレッシュ駆動信号出力回
路を具備している。そして、集中リフレッシュ駆動信号
出力回路は集中リフレッシュ時に内部バイナリカウンタ
の動作タイミングを指示し、セルフ・リフレッシュ駆動
信号出力回路はセルフ・リフレッシュ時に内部バイナリ
カウンタの動作タイミングを指示するようになってい
る。

【００２２】また、カウンタ比較手段は、セルフ・リフ
レッシュ開始時の内部バイナリカウンタの値とセルフ・
リフレッシュ実行中の内部バイナリカウンタの値とを比
較することができればよい。その構成の一例として、請
求項３にかかる発明は請求項１または請求項２に記載の
セルフ・リフレッシュ制御回路において、上記カウンタ
比較手段が、セルフ・リフレッシュ開始時の内部バイナ
リカウンタの値をラッチする開始アドレスラッチ回路を
具備し、この開始アドレスラッチ回路がラッチした値と
セルフ・リフレッシュ実行中の内部バイナリカウンタの
値とを比較する構成としてある。

【００２３】すなわち、カウンタ比較手段は、開始アド
レスラッチ回路を具備しており、この開始アドレスラッ
チ回路はセルフ・リフレッシュ開始時の内部バイナリカ
ウンタの値をラッチする。そして、この開始時のラッチ
値とセルフ・リフレッシュ実行中の内部バイナリカウン
タの値とを比較するようにすればセルフ・リフレッシュ
の開始時と実行中のアドレスを比較することができる。

【００２４】このように、ラッチした値と実行中の内部
バイナリカウンタの値とを比較するための構成も様々で
あり、その構成の一例として請求項４にかかる発明は、
請求項３に記載のセルフ・リフレッシュ制御回路におい
て、上記カウンタ比較手段が、開始アドレスラッチ回路
の所定ビット出力と、対応する実行中の内部バイナリカ
ウンタの所定ビット出力とを入力とするＥＸＮＯＲ回路
を具備し、このＥＸＮＯＲ回路の出力が全てのビットに
わたって等しくなったときに所定の出力を行うように組
み合わせたＡＮＤ回路を具備する構成としてある。

【００２５】すなわち、カウンタ比較手段はＥＸＮＯＲ
回路とＡＮＤ回路とを具備している。ＥＸＮＯＲ回路
は、開始アドレスラッチ回路の所定ビット出力と、対応
する実行中の内部バイナリカウンタの所定ビット出力と
を入力とし、ＡＮＤ回路は、このＥＸＮＯＲ回路の出力
が全ての回路にわたって等しくなったときに所定の出力
を行うように組み合わされている。ＥＸＮＯＲ回路は、
開始アドレスラッチ回路の所定ビット出力と対応する実
行中の内部バイナリカウンタの所定ビット出力とが入力
されるので、これらの値が同一のとき、すなわち、開始
アドレスの所定ビットと実行中の対応するビットが同一
の値になったときに「１」を出力する。そして、これら
の出力をＡＮＤ回路に入力することにより、全てのビッ
トが同一、すなわち、開始アドレスと実行中アドレスと
が同一となるときに組み合わされたＡＮＤ回路から
「１」が出力され、これらの比較が行われる。

【００２６】さらに、カウンタ比較回路の構成は様々で
あり、他の構成例として請求項５にかかる発明において
は、請求項１または請求項２に記載のセルフ・リフレッ
シュ制御回路において、上記カウンタ比較手段が、上記
内部バイナリカウンタより一ビット多いビット数のバイ
ナリカウンタを具備しており、セルフ・リフレッシュ開
始後にこのバイナリカウンタをカウントアップするとと
もに、このバイナリカウンタの最上位ビット出力によっ
てセルフ・リフレッシュ開始時と実行中の内部バイナリ
カウンタ値が同じ値であるか否かを判別する構成として
ある。

【００２７】すなわち、カウンタ比較手段は、内部バイ
ナリカウンタより一ビット多いビット数のバイナリカウ
ンタを具備しており、セルフ・リフレッシュ開始後にこ
のバイナリカウンタをカウントアップする。この結果、
このバイナリカウンタの最上位ビット出力が「１」にな
ったときにセルフ・リフレッシュ開始時と実行中の内部
バイナリカウンタ値が同じ値になったと判別することが
できる。

【００２８】このように、セルフ・リフレッシュ開始時
と実行中との内部カウンタ値を比較して、その後の集中
リフレッシュを省略する手法は方法の発明として捉える
ことも可能である。そこで、請求項６にかかる発明は、
内部バイナリカウンタの出力をＲＯＷアドレスとして使
用しつつセルフ・リフレッシュを行うセルフ・リフレッ
シュ制御方法であって、所定のタイミングで内部バイナ
リカウンタを動作させつつ、セルフ・リフレッシュ開始
時の内部バイナリカウンタの値とセルフ・リフレッシュ
実行中の内部バイナリカウンタの値とを比較し、この比
較値が同じ値になったときには外部Ｉ／Ｏ端子に対して
所定の電位を出力して集中リフレッシュを不要にする構
成としてある。すなわち、必ずしも実体のある装置に限
らず、その方法としても有効であることに相違はない。

【００２９】

【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は本発明のセルフ・リフレッ
シュ制御回路を示す回路図であり、図１（ａ）はＣＢＲ
判定回路とＣＢＲ判定信号ＣＢＲを受けて起動するセル
フ・リフレッシュタイマ−回路を示している。以下／Ｒ
ＡＳ信号などど記した場合の「／」はローレベルでアク
ティブであることを示しており、図においてはＲＡＳの
文字の上にバーが記してある。

【００３０】同図において、ＣＢＲ判定回路１００は／
ＲＡＳ信号と／ＣＡＳ信号とを入力として、これらの／
ＲＡＳ信号と／ＣＡＳ信号とがともにローレベルである
ときにＣＢＲ信号およびＣＫＣＢＲ信号が出力される。
この出力信号は分岐されてセルフ・リフレッシュタイマ
ー回路に入力されるようになっている。このセルフ・リ
フレッシュタイマー回路１１０は、セルフ・リフレッシ
ュを開始したときに所定のタイミングでクロッキングし
た信号であるＣＫＳＥＬＦ信号と、この開始時のアドレ
ス値を保持させるための信号であるＳＥＬＦ信号とを出
力するようになっている。

【００３１】図１（ｂ）は内部バイナリカウンタ２００
の回路図を示しており、同図において、内部バイナリカ
ウンタ２００は４つのＤ−ＦＦにて構成され、上述のＣ
ＫＣＢＲ信号とＣＫＳＥＬＦ信号とがＮＯＲ回路および
インバータ回路を介して最下桁のＣＫ端子に入力され
る。すなわち、内部バイナリカウンタ２００は、ＣＫＣ
ＢＲ信号もしくはＣＫＳＥＬＦ信号のパルスが入力する
個数をカウントする構成となっている。また、本実施形
態では、この内部バイナリカウンタ２００の出力は下の
桁からＣ０〜Ｃ３とされており、ＣＢＲ及びセルフ・リ
フレッシュ時にリフレッシュするワード線を決定する。

【００３２】上述のＳＥＬＦ信号は図１（ｃ）に示すラ
ッチ回路３００に入力される。同図において、このラッ
チ回路３００は、４つのＤ−ＦＦからなるレジスタであ
り、同期パルスとしてＳＥＬＦ信号が入力されることに
より、そのときの内部バイナリカウンタ２００の各ビッ
トＣ０〜Ｃ３の値をラッチするようになっている。すな
わち、このラッチした値がセルフ・リフレッシュ開始時
のアドレス値であり、この実施形態ではＦＣ０〜ＦＣ３
とされている。このＦＣ０〜ＦＣ３と内部バイナリカウ
ンタ２００の出力値Ｃ０〜Ｃ３とは、図１（ｄ）に示す
これらの値を比較するための回路に入力される。

【００３３】同図において、Ｃ０〜Ｃ３のそれぞれにＦ
Ｃ０〜ＦＣ３が対応しており、これらの対応する二値を
一組としてＥＸＮＯＲ回路４００ａ〜ｄに入力される。
これらのＥＸＮＯＲ回路４００ａ〜ｄの出力はＡＮＤ回
路４１０に入力される。このＡＮＤ回路４１０は複数の
ＡＮＤ回路から構成されており、ＥＸＮＯＲ回路４００
ａ〜ｄの全ての出力が「１」であるときに端子Ｇに
「１」が出力されるように配線される。また、これらの
ＡＮＤ回路の入力の一つはＣＫＳＥＬＦ信号となってい
るので、このＣＫＳＥＬＦ信号に同期してＣ０〜Ｃ３と
ＦＣ０〜ＦＣ３が比較される構成となっている。

【００３４】この比較の結果、端子Ｇに「１」が出力さ
れると、この出力は図１（ｅ）に示す回路に入力され、
この回路のＩ／Ｏ端子に高電位を出力するようになって
いる。そして、このＩ／Ｏ端子に高電位を出力している
ときにメモリコントローラ側が認識してセルフ・リフレ
ッシュ後の集中リフレッシュを行わないようになってい
る。

【００３５】以下、このような構成における動作を図２
に示すタイミングチャートに沿って説明する。同図にお
いて、セルフ・リフレッシュに入る前は、／ＲＡＳ信号
と／ＣＡＳ信号とがともにローレベルであるときにＣＫ
ＣＢＲ信号が出力され、このＣＫＣＢＲ信号によって内
部バイナリカウンタ２００がカウントアップされる。図
２では、「ｎ−３」から「ｎ−１」までカウントした状
態を示している。その後、セルフ・リフレッシュに入る
とセルフ・リフレッシュタイマ−回路が動作してＳＥＬ
Ｆ信号を出力するとともにＣＫＳＥＬＦ信号のクロッキ
ングを始める。ここで、ＣＫＳＥＬＦ信号の周期がセル
フ・リフレッシュの際のリフレッシュ周期である。

【００３６】このとき、ＳＥＬＦ信号が出力されること
によりラッチ回路３００が駆動して、ＣＫＳＥＬＦが最
初にクロッキングした際の内部バイナリカウンタ２００
の値「ｎ」を保持する。内部バイナリカウンタ２００で
カウントを行いつつセルフ・リフレッシュを行い、再び
内部バイナリカウンタ２００の値が「ｎ」になると、Ａ
ＮＤ回路４１０の端子Ｇの出力が「１」になるので、図
１（ｅ）に示すＩ／Ｏ端子が高電位になる。したがっ
て、この後に集中リフレッシュが行われることがなくな
って余分な電力消費を防ぐことができる。

【００３７】この実施形態ではセルフ・リフレッシュ開
始時と実行中の内部バイナリカウンタ値を比較するため
に、ＥＸＮＯＲ回路とＡＮＤ回路とを構成したが、必ず
しもこのような構成にする必要があるわけではなく、様
々な構成が可能である。図３は本発明の他の実施形態を
示している。本実施形態では、セルフ・リフレッシュに
入った際の内部バイナリカウンタ値を保持する回路が、
セルフ・リフレッシュ中のリフレッシュ回数をカウント
する回路であるバイナリカウンタ３１０になっている。
また、内部バイナリカウンタ値と保持値を比較する回路
が、バイナリカウンタ３１０の最上位ビットが１になる
とワンショット的に活性化する信号Ｇを発生する回路に
なっている。

【００３８】同図（ａ），（ｂ），（ｅ）は上述の実施
形態と同様な構成になっている。同図（ｃ）は、５つの
Ｄ−ＦＦからなるバイナリカウンタ３１０であり、上記
ワンショット的に活性化する信号ＧとＳＥＬＦ信号とに
よりリセットが可能であるとともに、ＣＫＳＥＬＦ信号
のパルスをＣＫ端子の入力としてこのパルスをカウント
する。このバイナリカウンタ３１０のＤ−ＦＦは、内部
バイナリカウンタ２００より１ビット分多い。したがっ
て、バイナリカウンタ３１０を内部バイナリカウンタ２
００のカウント開始と同時に駆動すると、内部バイナリ
カウンタ２００の値が循環して再び開始時の値と同一と
なったときに最上位ビット出力Ｆ０が「１」になる。

【００３９】また、この最上位ビット出力Ｆ０は図３
（ｄ）に示す回路４２０に入力されるようになってお
り、最上位ビット出力Ｆ０が「１」になるとワンショッ
ト的に活性化する信号Ｇを発生する。この結果、本実施
形態においても図３（ｅ）に示す回路のＩ／Ｏ端子出力
が高電位となって、その後の集中リフレッシュを省くこ
とができる。

【００４０】以下、このような構成における動作を図４
に示すタイミングチャートに沿って説明する。セルフ・
リフレッシュに入る前のＣＢＲでは上述の図２と同様な
動作を行い、セルフ・リフレッシュに入ると、セルフ・
リフレッシュタイマー回路１１０が出力するＳＥＬＦ信
号によりバイナリカウンタ３１０の値は「０」になる。
そのとき内部バイナリカウンタ２００の値は「ｎ」にな
っており、セルフ・リフレッシュ中には、上述の実施形
態と同様にＣＫＳＥＬＦ信号によって内部バイナリカウ
ンタ２００がカウントアップされる。

【００４１】このとき、内部バイナリカウンタ２００の
カウントアップと同様にＣＫＳＥＬＦ信号によってバイ
ナリカウンタ３１０もカウントアップされる。セルフ・
リフレッシュが継続されて内部バイナリカウンタ２００
の値が「ｎ」になると、バイナリカウンタ３１０の最上
位ビット出力Ｆ０は「１」になる。最上位ビット出力Ｆ
０が「１」になることにより、それを受けて信号Ｇが活
性化し、この信号ＧによりＩ／Ｏ端子に高電位が出力さ
れる。

【００４２】また、信号Ｇはバイナリカウンタ３１０の
リセット信号にも使われているので、このとき、バイナ
リカウンタ３１０の最上位ビット出力Ｆ０はリセットさ
れる。つまり、カウンタが１周するたびに信号Ｇが活性
化しＩ／Ｏ端子に高電位が出力する。したがって、メモ
リコントローラがこのＩ／Ｏ端子の高電位を認識して、
その後の集中リフレッシュを行わないようになる。

【００４３】このように、本発明においてはセルフ・リ
フレッシュに入った際のアドレスがセルフ・リフレッシ
ュ中に繰り返されたとき、すなわち全ワード線分のリフ
レッシュが完了するたびにＩ／Ｏ端子に所定の電位を出
力する。この所定電位を、メモリコントローラ−が認識
できてセルフ・リフレッシュから抜け出ることが可能で
あれば、全てのワード線が少なくともリフレッシュされ
ているので、セルデータの破壊も起こらない。したがっ
て、セルフ・リフレッシュ後の全ワード集中リフレッシ
ュが不要となって余分な集中リフレッシュ分の消費電流
を削減できる。

【００４４】

【発明の効果】以上説明したように本発明によれば、余
分な処理動作を省き、消費電力を低減することが可能な
セルフ・リフレッシュ制御回路を提供することができ
る。また、請求項２にかかる発明によれば、簡単に集中
リフレッシュとセルフ・リフレッシュとを行うタイミン
グを制御することができる。さらに、請求項３にかかる
発明によれば、簡易な構成によりセルフ・リフレッシュ
開始時のアドレスを保持することができる。

【００４５】さらに、請求項４にかかる発明によれば、
簡易な構成により内部バイナリカウンタの開始時と実行
中との値を比較することができる。さらに、請求項５に
かかる発明によれば、簡易な構成により内部バイナリカ
ウンタの開始時と実行中との値を比較することができ
る。さらに、請求項６にかかる発明によれば、余分な処
理動作を省き、消費電力を低減することが可能なセルフ
・リフレッシュ制御回路を提供することができる。

【図面の簡単な説明】

【図１】本発明のセルフ・リフレッシュ制御回路を示す
回路図である。

【図２】本発明のセルフ・リフレッシュ制御回路の動作
を示すタイミングチャートである。

【図３】本発明の他の実施形態を示す回路図である。

【図４】本発明の他の実施形態における動作を示すタイ
ミングチャートである。

【図５】従来のセルフ・リフレッシュ方法における回路
構成を示す図である。

【図６】従来のセルフ・リフレッシュ方法における動作
を示すタイミングチャートである。

【図７】従来のセルフ・リフレッシュ方法における動作
を示すタイミングチャートである。

【符号の説明】

１００ ＣＢＲ判定回路 １１０ セルフ・リフレッシュタイマー回路 ２００ 内部バイナリカウンタ ３００ ラッチ回路 ４００ａ〜ｄ ＥＸＮＯＲ回路 ４１０ ＡＮＤ回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 所定の動作タイミングを指示するタイマ
   ー回路と、 このタイマー回路の指示するタイミングで動作し、セル
   フ・リフレッシュで使用するＲＯＷアドレスを決定する
   内部バイナリカウンタと、 セルフ・リフレッシュ開始時の内部バイナリカウンタの
   値とセルフ・リフレッシュ実行中の内部バイナリカウン
   タの値とを比較するカウンタ比較手段と、 このカウンタ比較手段が比較するセルフ・リフレッシュ
   開始時と実行中の内部バイナリカウンタ値が同じ値にな
   ったときに、外部Ｉ／Ｏ端子に対して集中リフレッシュ
   が不要であることを意味する所定の電位を出力する電位
   出力手段とを具備したことを特徴とするセルフ・リフレ
   ッシュ制御回路。
2. 【請求項２】 上記請求項１に記載のセルフ・リフレッ
   シュ制御回路において、 上記タイマー回路は、集中リフレッシュ時に内部バイナ
   リカウンタの動作タイミングを指示する集中リフレッシ
   ュ駆動信号出力回路と、セルフ・リフレッシュ時に内部
   バイナリカウンタの動作タイミングを指示するセルフ・
   リフレッシュ駆動信号出力回路とを具備することを特徴
   とするセルフ・リフレッシュ制御回路。
3. 【請求項３】 上記請求項１または請求項２に記載のセ
   ルフ・リフレッシュ制御回路において、 上記カウンタ比較手段は、セルフ・リフレッシュ開始時
   の内部バイナリカウンタの値をラッチする開始アドレス
   ラッチ回路を具備し、この開始アドレスラッチ回路がラ
   ッチした値とセルフ・リフレッシュ実行中の内部バイナ
   リカウンタの値とを比較することを特徴とするセルフ・
   リフレッシュ制御回路。
4. 【請求項４】 上記請求項３に記載のセルフ・リフレッ
   シュ制御回路において、 上記カウンタ比較手段は、開始アドレスラッチ回路の所
   定ビット出力と、対応する実行中の内部バイナリカウン
   タの所定ビット出力とを入力とするＥＸＮＯＲ回路を具
   備し、このＥＸＮＯＲ回路の出力が全てのビットにわた
   って等しくなったときに所定の出力を行うように組み合
   わせたＡＮＤ回路を具備することを特徴とするセルフ・
   リフレッシュ制御回路。
5. 【請求項５】 上記請求項１または請求項２に記載のセ
   ルフ・リフレッシュ制御回路において、 上記カウンタ比較手段は、上記内部バイナリカウンタよ
   り一ビット多いビット数のバイナリカウンタを具備して
   おり、セルフ・リフレッシュ開始後にこのバイナリカウ
   ンタをカウントアップするとともに、このバイナリカウ
   ンタの最上位ビット出力によって、セルフ・リフレッシ
   ュ開始時と実行中の内部バイナリカウンタ値が同じ値で
   あるか否かを判別することを特徴とするセルフ・リフレ
   ッシュ制御回路。
6. 【請求項６】 内部バイナリカウンタの出力をＲＯＷア
   ドレスとして使用しつつセルフ・リフレッシュを行うセ
   ルフ・リフレッシュ制御方法であって、 所定のタイミングで内部バイナリカウンタを動作させつ
   つ、セルフ・リフレッシュ開始時の内部バイナリカウン
   タの値とセルフ・リフレッシュ実行中の内部バイナリカ
   ウンタの値とを比較し、この比較値が同じ値になったと
   きには外部Ｉ／Ｏ端子に対して所定の電位を出力して集
   中リフレッシュを不要にすることを特徴とするセルフ・
   リフレッシュ制御方法。