JPH11242883A - 半導体メモリ装置のリフレッシュ方法及び回路 - Google Patents

半導体メモリ装置のリフレッシュ方法及び回路

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JPH11242883A
JPH11242883A JP10347558A JP34755898A JPH11242883A JP H11242883 A JPH11242883 A JP H11242883A JP 10347558 A JP10347558 A JP 10347558A JP 34755898 A JP34755898 A JP 34755898A JP H11242883 A JPH11242883 A JP H11242883A
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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】 【課題】 一つの半導体メモリ装置で、異なるリフレッ
シュサイクルのリフレッシュモードを共に遂行させる方
法及びその回路を提供する。 【解決手段】 本発明による半導体メモリ装置は、互い
に別のリフレッシュサイクルの少なくとも二つのリフレ
ッシュモードが次第に遂行される時、リフレッシュモー
ドの各々の与えられたリフレッシュ周期の間に全てのメ
モリセルがリフレッシュされるようにリフレッシュモー
ドでリフレッシュアドレスを互いに他の増加順番に各々
発生するリフレッシュ回路を具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するものであり、特にセルフリフレッシュモードを持
つダイナミックランダムアクセスメモリ（ｄｙｎａｍｉ
ｃ ｒａｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒｙ；ＤＲＡ
Ｍ）をリフレッシング（ｒｅｆｒｅｓｈｉｎｇ）する方
法及びその回路に関するものである。
【０００２】
【従来の技術】本発明が属する技術分野の背景的理解に
役立たせるために、ＤＲＡＭの全般的な構成を示す図１
を参照する。図面に図示されたように、ＤＲＡＭはデー
タを貯蔵するためのメモリセル（図示されていない）の
アレイ１０と、ｍビットローアドレスを受け入れるため
のローアドレスバッファー回路１１，ｎビットカラムア
ドレスを受け入れるためのカラムアドレスバッファー回
路１２，メモリセルアレイのワードライン（図示されな
い）を選ぶためのローアドレスデコーダ回路１３，アク
セスされるあるカラムのメモリセルを選ぶためのカラム
アドレスデコーダ回路１４，データを受け入れるための
データ入力バッファー回路１５，そして、データを供給
するためのデータ出力バッファー回路１６を具備してい
る。
【０００３】その上、ＤＲＡＭはメモリセルアレイ内の
ビットライン（図示されない）に連結され、選ばれたセ
ルからデータ信号を読みとり、増幅する感知増幅器回路
１７と、カラムデコーダの出力に応じてメモりセルアレ
イ内のビットラインをデータ入力及び出力バッファー１
５，１６と選択的に連結するＩ／Ｏゲート回路１８，そ
して、メモリセルアレイの周辺回路の動作を制御するた
めのチップ制御回路２０を具備している。
【０００４】よく知られているように、ＤＲＡＭの一つ
のメモリセルは一つの選択トランジスター（ｓｅｌｅｃ
ｔ ｔｒａｎｓｉｓｔｏｒ）と一つのデータ貯蔵キャパ
シター（ｄａｔａ ｓｔｏｒｉｎｇ ｃａｐａｃｉｔｏ
ｒ）から構成されるので、半導体基板内からの集積密度
（ｉｎｔｅｇｒａｔｉｏｎ ｄｅｎｓｉｔｙ）を高める
に適合な半導体メモリ素子としてＤＲＡＭが広く使われ
ている。しかし、ＤＲＡＭからは貯蔵キャパシター及び
選択トランジスターを通じて電荷が漏洩されるので、Ｄ
ＲＡＭセルに電荷を再充電（ｒｅｃｈａｒｇｅ）するリ
フレッシュを周期的に遂行することが必要である。
【０００５】従って、図１に図示されたように、ＤＲＡ
Ｍは、ＳＲＡＭと不揮発性半導体メモリとは別に、メモ
リセルに貯蔵されたデータ信号が感知増幅器回路１７に
より周期的に増幅され、メモリセルに再記入されること
ができるように制御するリフレッシュ回路３０をより具
備している。リフレッシュ回路３０は周期的なリフレッ
シュの遂行のためのタイミング信号を発生するリフレッ
シュタイマー回路３１と、タイミング信号により、メモ
リ装置のリフレッシュと関連した諸動作を制御するため
のリフレッシュ制御回路３２及び、このリフレッシュ制
御回路３２により制御され、内部リフレッシュアドレス
（ｉｎｔｅｒｎａｌ ｒｅｆｒｅｓｈａｄｄｒｅｓｓｅ
ｓ）を発生するリフレッシュアドレス発生器３３から構
成される。
【０００６】ＤＲＡＭセルをリフレッシングすることに
広く使われている幾つかの方法がある。次には、主要リ
フレッシュ方法に対して簡略に説明する。
【０００７】まず、ラスオンリリフレッシュ（ｔｈｅ
−ＲＡＳ Ｏｎｌｙ Ｒｅｆｒｅｓｈ）すなわち、”Ｒ
ＯＲ”方法では−ＣＡＳ（ｃｏｌｕｍｎ ａｄｄｒｅｓ
ｓｓｔｒｏｂｅ）信号がプリチャージレベルに維持して
いる間に−ＲＡＳ （ｒｏｗ ａｄｄｒｅｓｓ ｓｔｒ
ｏｂｅ）信号だけを活性化させることにより、セルに対
するリフレッシュが遂行される。このＲＯＲ方法では、
各リフレッシュ動作のために外部からリフレッシュアド
レスがメモリ装置に提供されなければならないし、各リ
フレッシュ動作の間にはメモリ装置と連結されているア
ドレスバスが他の目的のために使われることができな
い。
【０００８】他のリフレッシュ方法としては”ＣＢＲ”
すなわち、キャスビフォーラス（ｔｈｅ −ＣＡＳ Ｂ
ｅｆｏｒｅ −ＲＡＳ）リフレッシュ方法がある。一般
動作（ｎｏｒｍａｌ ｏｐｅｒａｔｉｏｎｓ）の間にメ
モリセルがアクセスされる場合には、一般的に、外部的
に印加される−ＲＡＳ信号も外部的に印加される−ＣＡ
Ｓ信号の前で活性化される。しかし、このＣＢＲリフレ
ッシュ方法では、リフレッシュモードの認識のために、
図４に図示されたように、−ＣＡＳ信号が−ＲＡＳ信号
の前で活性化される。すなわち、−ＲＡＳ信号がローレ
ベルに落ちる前に−ＣＡＳ信号がまず落ちる。これがリ
フレッシュ動作が遂行されることができるようにする。
この方法ではリフレッシュアドレスがＤＲＡＭに内蔵さ
れたリフレッシュアドレス発生器３３により内部的に発
生され、リフレッシュアドレス発生器３３に対する外部
的な制御は不可である。
【０００９】また、現在、大部分のＤＲＡＭはできるだ
けリフレッシュ動作で消耗される電流の量を減少させる
ためのセルフリフレッシュ（ｔｈｅ Ｓｅｌｆ Ｒｅｆ
ｒｅｓｈ）モードを提供している。このモードの始めの
サイクルはＣＢＲリフレッシュモードのそれと同一であ
る。しかし、図４に図示されたように、−ＣＡＳ及び−
ＲＡＳ信号が同時に所定の長さの時間（例えば、１００
μｓ）以上の間、活性化状態（つまり、ローレベル）に
維持される場合には、リフレッシュタイマー３１を使っ
て、与えられたリフレッシュ周期の間に全体メモリセル
に貯蔵されたデータを読みとって、増幅した後、そこに
再貯蔵するセルフリフレッシュ動作が実行される。
【００１０】この動作の間には一般的な動作（つまり、
読出及び書込動作）がインタラプトされる。このセルフ
リフレッシュ方法で、ＤＲＡＭに内蔵されたリフレッシ
ュタイマー３１とリフレッシュアドレス発生器３３は外
部から提供されるクロック信号の助けなしに自動的に自
身のクロック信号を使って、要求されたリフレッシュ動
作を遂行する。一般的に、セルフリフレッシュモードの
リフレッシュ時間は他のリフレッシュモードのそれより
もっと長く設定されるので、（例えば、ＣＢＲリフレッ
シュ時間が１６ｍｓで設定される時、セルフリフレッシ
ュ時間は通常的に１２８ｍｓあるいはそれ以上で設定さ
れる）、リフレッシュ動作の間に消費される電流の量が
相対的に少なくなる。このようなタイプのリフレッシュ
技術がＵ．Ｓ．Ｐａｔ．Ｎｏｓ．4,809,233、4,939,69
5、4,943,960、そして5,315,557に開示されている。
【００１１】セルアレイのすべてのローをリフレッシュ
するのに必要な時間間隔、すなわち、メモリセルアレイ
の、あるローのリフレッシュ動作からそのローの次のリ
フレッシュ動作までの時間長さを通常的にリフレッシュ
周期（ｒｅｆｒｅｓｈ ｐｅｒｉｏｄ）と呼ぶ。例え
ば、２０４８ロー×５１２ロー×１６ビットのセルアレ
イの構成を持ち、そして、周期当たり２Ｋ（＝２０４
８）リフレッシュサイクル（Ｒｅｆｒｅｓｈ ｃｙｃｌ
ｅｓ）を遂行する１６メガビット（ｍｅｇａｂｉｔ）Ｄ
ＲＡＭに対して、一つのローに連結された５１２メモリ
セルのリフレッシュ上に必要な最大時間間隔（ｍａｘｉ
ｍｕｍ ｔｉｍｅ ｉｎｔｅｒｖａｌ）（すなわち、リ
フレッシュ周期）が１２８ｍｓというと、この時間間隔
内に２０４８ローを順次、リフレッシュすることが必要
である。
【００１２】この場合、サイクル間時間間隔（ｉｎｔｅ
ｒ−ｃｙｃｌｅ ｔｉｍｅ ｉｎｔｅｒｖａｌ）すなわ
ち、リフレッシュクロック周期（ｒｅｆｒｅｓｈ ｃｌ
ｏｃｋ ｐｅｒｉｏｄ）は約６２．５μｓ（＝１２８ｍ
ｓ÷２０４８ｒｏｗｓ）になり、毎与えられた時間間隔
６２．５μｓ毎に一つのリフレッシュサイクル（つま
り、８０〜２００ｎｓ）が実行される。
【００１３】図２はリフレッシュアドレス発生器３３及
びローアドレスバッファー回路１１の構成を示してい
る。図２を参照すると、リフレッシュアドレス発生器３
３は直列に連結されるｍ個のトグルフリップフロップＦ
Ｆ０〜ＦＦｍ−１から構成されるｍビット２進リプルカ
ウンター（ｍ−ｂｉｔ ｂｉｎａｒｙ ｒｉｐｐｌｅｃ
ｏｕｎｔｅｒ）を具備する。このリフレッシュアドレス
発生器３３はｍビットリフレッシュアドレスＣ０〜Ｃｍ
−１を発生する。
【００１４】最下位ビット位置のフリップフロップＦＦ
０はリフレッシュ制御回路３２からのＬＳＢ制御パルス
信号ＣＮＴＰを供給してもらって、最下位ビットアドレ
ス信号Ｃ０とそれの相補信号ＣＴ０を発生する。次に、
ビット位置のフリップフロップＦＦ１は信号ＣＴ０を供
給してもらって、次のビットアドレス信号Ｃ１及びそれ
の相補信号ＣＴ１を発生する。このように、余りのフリ
ップフロップＦＦ２，ＦＦ３，…、そして、ＦＦｍ−１
各々はそれのすぐ下位ビット位置のフリップフロップか
らアドレス信号の相補信号を受け入れ、該当ビットアド
レス信号及びそれの相補信号を発生する。
【００１５】リフレッシュ制御回路３２はアドレス出力
制御信号ＰＲＣＮＴを使って、フリップフロップＦＦ０
〜ＦＦｍ−１からｍビットリフレッシュアドレスＣ０〜
Ｃｍ−１がローアドレスバッファー回路１１に出力され
ることを制御する。フリップフロップＦＦ０〜ＦＦｍ−
１から出力されたアドレスビット信号Ｃ０〜Ｃｍ−１は
ローアドレスバッファー回路１１内の対応するバッファ
ーＡＢ０〜ＡＢｍ−１に各々提供される。
【００１６】一般的に、一つのＤＲＡＭのリフレッシュ
モードは、たとえそれら各々のリフレッシュ時間（要す
ると、４〜２５６ｍｓ）は別に設定されても、同一なリ
フレッシュサイクルを持つ。しかし、最近、より低い電
力消耗型メモリ装置の具現のために、セルフリフレッシ
ュモードのサイクルを他のリフレッシュモード、つま
り、ＣＢＲモードのそれより小さく設定することによ
り、セルフリフレッシュ電流を、より減少させることが
試みられている。
【００１７】図３はＣＢＲモードのリフレッシュ周期当
たりサイクル数が２Ｋに設定され、セルフリフレッシュ
モードのそれが１Ｋに設定された場合において、二つの
モードで発生されるリフレッシュアドレス信号とこれら
アドレスにより選ばれるワードラインを例示している。
説明の便宜上、図示されたように、メモリセルアレイ１
０は二つのメモリブロックＢＬＫ１及びＢＬＫ２で構成
され、各ブロック当たり１０４個のロー（すなわち、ワ
ードライン）、総数２０４８のワードラインが提供され
ていることと仮定する。この場合、リフレッシュのため
には少なくとも１１ビットのローアドレスＲＡ０〜ＲＡ
１０が必要である。
【００１８】２Ｋ ＣＢＲリフレッシュモードでは、図
３の上部に図示されているように、リフレッシュアドレ
ス発生器３３が内部リフレッシュアドレス０００ｈ（＝
００００００００００2）ないし７ＦＦｈ（＝１１１１
１１１１１2）を順次、発生する。これで、二つのメモ
リブロック（ＢＬＫ１及びＢＬＫ２）上のワードライン
ＷＬ０ないしＷＬ２０４７が順次、選択される。
【００１９】反面に、１Ｋセルフリフレッシュモードで
は、図３の下部に図示されているように、リフレッシュ
アドレス発生器３３がアドレス０００ｈ（＝０００００
０００００2）ないし３ＦＦｈ（＝１１１１１１１１
１2）を順次、発生することにより、各対のワードライ
ンＷＬ０とＷＬ１０２４、ＷＬ１とＷＬ１０２５、…、
ＷＬ１０２３とＷＬ２０４７が順次、選ばれる。すなわ
ち、このモードからは毎リフレッシュサイクル毎に一対
のワードラインが同時に選ばれる。
【００２０】しかし、一つの半導体メモリ装置で、１）
ＣＢＲリフレッシュモード（つまり、２ＫＣＢＲモー
ド）より小さいリフレッシュサイクル（つまり、１Ｋサ
イクル）のセルフリフレッシュモードが遂行される場合
には、又、このような同一な条件で、２）少なくとも１
サイクルのＣＢＲリフレッシュが遂行された後、セルフ
リフレッシュが遂行される場合、そして、３）セルフリ
フレッシュが遂行された後、少なくとも１サイクルＣＢ
Ｒリフレッシュが遂行され、続けて再びセルフリフレッ
シュが遂行される場合には、与えられたセルフリフレッ
シュ周期の間に少なくとも一つのロー（すなわち、ワー
ドライン）が選ばれないでリフレッシュされないセルが
存在するようになるが、その理由は次のようである。
【００２１】説明の便宜上、図３に図示されたように２
Ｋ ＣＢＲリフレッシュと１Ｋリフレッシュが遂行さ
れ、リフレッシュアドレス発生器３３の初期アドレスが
０００ｈであることと仮定する。前に、記述したよう
に、ある半導体メモリ装置のリフレッシュモードがセル
フモードに変更されるためには、少なくとも一つのＣＢ
Ｒリフレッシュサイクルが遂行されることが必要であ
る。すなわち、まず、ＣＢＲリフレッシュモードの遂行
が開示されなければならないし、そのモードの間に−Ｃ
ＡＳ及び−ＲＡＳ信号が与えられた時間長さ（つまり、
１００μｓ）以上の間にローレベルに維持される時、セ
ルフモードへの進入が行われる。
【００２２】従って、１Ｋセルフリフレッシュモードの
始めサイクルは２Ｋ ＣＢＲモードのそれと同一なの
で、リフレッシュアドレス発生器３３の初期アドレス０
００ｈにより図３に図示されたメモリブロックＢＬＫ１
の一番目ワードラインＷＬ０が選ばれる。続けて、連続
的なセルフリフレッシュサイクルが遂行され、リフレッ
シュアドレス発生器３３はアドレスを００１ｈ、００２
ｈ、…、３ＦＦｈを順次に発生する。
【００２３】従って、ワードライン対ＷＬ１及びＷＬ１
０２５、ＷＬ２及びＷＬ１０２６，…，ＷＬ１０２３及
びＷＬ２０４７が次第に選ばれる。結局、１Ｋセルフリ
フレッシュ区間（ｓｅｌｆ ｒｅｆｒｅｓｈ ｔｅｒ
ｍ）の間にブロックＢＬＫ２の一番目ワードラインＷＬ
１０２４が選ばれない。このワードラインＷＬ１０２４
は次のセルフリフレッシュ区間で選ばれる。
【００２４】図４に図示されたように、２Ｋ ＣＢＲリ
フレッシュ１サイクルが遂行された以後、１Ｋセルフリ
フレッシュが遂行される場合には、ブロックＢＬＫ２の
一番目及び二番目ワードラインＷＬ１０２４及びＷＬ１
０２５が選ばれない。
【００２５】又、図５に図示されたように、１Ｋセルフ
リフレッシュが遂行された後、２ＫＣＢＲリフレッシュ
の１サイクルが遂行され、続けて、再び１Ｋリフレッシ
ュが遂行される場合において、一番目セルフリフレッシ
ュではブロックＢＬＫ２のワードラインＷＬ１０２４、
ＣＢＲリフレッシュではブロックＢＬＫ１のワードライ
ンＷＬ１０２１（ただし、ＢＬＫ２のＷＬ２０４５が選
ばれた場合）そして、二番目セルフリフレッシュではブ
ロックＢＬＫ１のワードラインＷＬ１０２２が選ばれな
い。
【００２６】以上のように、ＣＢＲリフレッシュモード
とこのモードより小さいリフレッシュサイクルを持つセ
ルフリフレッシュモードが一つの半導体メモリで遂行さ
れると、与えられたリフレッシュ周期の間に少なくとも
一つのロー、すなわち、ワードラインが選ばれないでリ
フレッシュされないセルが存在するようになる。
【００２７】
【発明が解決しようとする課題】従って、本発明の一つ
の目的は、一つの半導体メモリ装置で、異なるリフレッ
シュサイクルのリフレッシュモードを共に遂行させる方
法及びその回路を提供することである。
【００２８】本発明の他の目的は、一つの半導体メモリ
装置で互いに異なるサイクルのリフレッシュモードが連
続的に遂行されるにもかかわらず、該当モードでメモリ
装置の全てのセルをリフレッシュさせる方法及びその回
路を提供することである。
【００２９】本発明の他の目的は、一つの半導体メモリ
装置で、ＣＢＲリフレッシュモードとこのＣＢＲモード
より小さいリフレッシュサイクルのセルフリフレッシュ
モードを共に遂行させるリフレッシュ制御方法及びその
回路を提供することである。
【００３０】
【課題を解決するための手段】前記した目的を達成する
ために、本発明の一つの特徴によると、半導体メモリ装
置は、ローとカラムから配列された複数のメモリセルの
アレイと、互いに別のリフレッシュサイクルを持つ少な
くとも二つのリフレッシュモードの間にローが選ばれる
ための内部アドレスを発生する手段及び、リフレッシュ
モード変化に関係なく、リフレッシュモードを各々の与
えられたリフレッシュ周期の間にロー全てが選ばれるよ
うにアドレス発生手段を制御する手段を含む。
【００３１】他の特徴によると、半導体メモリ装置は、
複数のワードラインと、所定サイクル数の第１リフレッ
シュモードとこのモードより小さいサイクル数の第２リ
フレッシュモードの間にワードラインを選択するための
内部アドレスを発生する手段及び、第１リフレッシュモ
ードの間のアドレスシーケンスと第２リフレッシュの間
のアドレスシーケンスが相違するようにアドレス発生手
段を制御する手段を含む。
【００３２】他の特徴によると、ローとカラムから配列
された複数のメモリセルを持つ半導体メモリ装置を動作
させる方法は、第１リフレッシュモードの間に第１シー
ケンスの内部アドレスを発生する段階及び、第２リフレ
ッシュモードの間に第１シーケンスと異なる第２シーケ
ンスの内部アドレスを発生する段階を含む。
【００３３】他の特徴によると、ローとカラムで配列さ
れた複数のメモリセルを持つ半導体装置を動作させる方
法は、第１サイクル数の第１リフレッシュモードの間に
第１シーケンスの内部アドレスを発生する段階及び、第
１サイクル数より小さい第２サイクル数の第２リフレッ
シュモードの間に第１シーケンスと異なる第２シーケン
スの内部アドレスを発生する段階を含む。
【００３４】以上のような、本発明のリフレッシュ方法
及び回路はＤＲＡＭ及びＰＳＲＡＭ（ｐｓｅｕｄｏ−ｓ
ｔａｔｉｃ ｒａｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒ
ｙ）で具現することができる。
【００３５】
【発明の実施の形態】次に、本発明の好ましい実施形態
に対して詳細に説明する。次に説明する実施形態は、本
発明に対する理解に役立たせるためだけであり、本発明
がそれに限定されるものではない。
【００３６】図６には、本発明によるリフレッシュ回路
の好ましい実施形態が図示されている。図６を参照する
と、この実施形態の半導体メモリ装置は、互いに別のリ
フレッシュサイクルの少なくとも二つのリフレッシュモ
ードが順次遂行される時、リフレッシュモード各々の与
えられたリフレッシュ周期の間に全てのメモリセルがリ
フレッシュされるように、リフレッシュモードでリフレ
ッシュアドレスを互いに別の順序で各々発生するリフレ
ッシュ回路を具備する。このリフレッシュ回路はセルフ
リフレッシュタイマー１００とリフレッシュ制御回路２
００及び、リフレッシュアドレス発生器３００を具備し
ている。
【００３７】セルフリフレッシュタイマー１００は２進
カウンターで構成され、セルフリフレッシュ制御回路２
００からのセルフモード進入制御信号ＳＭＴＲに応じて
動作する。このタイマー１００は与えられたセルフリフ
レッシュ周期に該当するセルフリフレッシュ周期パルス
信号Ｑ２を発生する。
【００３８】リフレッシュ制御回路２００は−ＲＡＳ信
号及び−ＣＡＳ信号を各々受け入れるバッファー２０１
及び２０２と、このバッファーの出力ＰＲ及びＰＣを受
け入れてＣＢＲリフレッシュモードを検出し、ＣＢＲリ
フレッシュモードである時、リフレッシュイネーブル信
号ＰＲＦＨＢを発生するＣＢＲマスター２０３を具備し
ている。又、制御回路２００はＣＢＲマスター２０３か
らリフレッシュイネーブル信号ＰＲＦＨＢが所定の時間
間隔の間に活性化される時、半導体メモリのリフレッシ
ュモードをＣＢＲモードからセルフモードに転換させる
ためのセルフモード進入制御信号ＳＭＴＲを発生するセ
ルフリフレッシュ進入制御器２０４と、周期パルス信号
Ｑ２とセルフモード進入制御信号ＳＭＴＲに応じてセル
フリフレッシュ周期パルス信号Ｑ２の遅延信号ＳＲＦＨ
Ｐ及びセルフリフレッシュイネーブル信号ＰＳＲＡＳを
発生するセルフリフレッシュマスター２０５を具備して
いる。
【００３９】又、制御回路２００はセルフリフレッシュ
イネーブル信号ＰＳＲＡＳと遅延されたセルフリフレッ
シュ周期パルス信号ＳＲＦＨＰに応じてセルフリフレッ
シュ周期制御信号ＳＲＳＰを発生するセルフリフレッシ
ュ周期制御器２０６とバッファー２０１の出力信号ＰＲ
とセルフリフレッシュ周期制御信号ＳＲＳＰに応じてリ
フレッシュ駆動パルスＰＲＤを発生するパルス発生器２
０７，そして、セルフリフレッシュタイマー１００から
セルフリフレッシュ周期パルス信号Ｑ２及びそれの分周
信号Ｑ３、ＣＢＲマスター２０３からのリフレッシュイ
ネーブル信号ＰＳＲＡＳ及びパルス発生器２０７からの
リフレッシュ駆動パルスＰＲＤを調合することにより、
ＣＢＲモードあるいはセルフモードに適合したリフレッ
シュアドレスを発生するようにリフレッシュアドレス発
生器３００の動作を制御するアドレシングモード制御器
２０８を、その上、具備している。
【００４０】リフレッシュアドレス発生器３００はｍビ
ット２進リプルカウンターを具備する。カウンターは直
列に連結されるｍの単位カウンター（ｕｎｉｔ ｃｏｕ
ｎｔｅｒｓ）すなわち、トグルフリップフロップＦＦＡ
０〜ＦＦＡｍ−１から構成される。このリフレッシュア
ドレス発生器３００はｍビットリフレッシュアドレスＣ
０〜Ｃｍ−１を発生する。図示されたように、最下位ビ
ット位置のフリップフロップＦＦＡ０はリフレッシュ制
御回路２００からのＬＳＢ制御パルス信号ＣＮＴＰを供
給され、最下位ビットアドレス信号Ｃ０とそれの情報信
号ＣＴ０を発生する。
【００４１】次に、ビット位置のフリップフロップＦＦ
Ａ１は信号ＣＴ０を供給され、次のビットアドレス信号
Ｃ１及びそれの情報信号ＣＴ１を発生する。このよう
に、余りのフリップフロップＦＦＡ２、ＦＦＡ３、…、
そしてＦＦＡｍ−１各々はそれの直前の下位ビット位置
のフリップフロップからアドレス信号の情報信号を受け
入れ、該当ビットアドレス信号及びそれの相補信号を発
生する。各フリップフロップＦＦＡ０〜ＦＦＡｍ−１の
出力Ｃ０，Ｃ１，Ｃ２、…そしてＣｍ−１はアドレスバ
ッファー回路１１内のバッファーＡＢｍ−１、ＡＢ０、
ＡＢ１、…、そしてＡＢｍ−２に各々順番に提供され
る。
【００４２】すなわち、リフレッシュアドレス発生器３
００で、最下位ビット位置のフリップフロップＦＦＡ０
はローアドレスバッファー回路１１の最上位ビット位置
のバッファーＡＢｍ−１と連結され、次の下位ビット位
置のフリップフロップＦＦＡ１はローアドレスバッファ
ー回路１１の最下位ビット位置のバッファーＡＢ０と連
結され、次の余りのフリップフロップＦＦＡ２〜ＦＦＡ
ｍ−１は余りのバッファーＡＢ１〜ＡＢｍ−２と各々連
結される。又、各フリップフロップＦＦＡ０、ＦＦＡ
１、…、あるいはＦＦＡｍ−２の出力Ｃ０、Ｃ１、Ｃ
２、…、あるいはＣｍ−２の相補出力ＣＴ０，ＣＴ１，
ＣＴ２，…、あるいはＣＴｍ−２はそれの次のビット位
置のフリップフロップの入力として提供される。
【００４３】フリップフロップＦＦＡ０〜ＦＦＡｍ−１
からｍビットリフレッシュアドレスＣ０〜Ｃｍ−１がロ
ーアドレスバッファー回路１１に供給される際、リフレ
ッシュ制御回路２００からのアドレス出力制御信号ＰＲ
ＣＮＴにより制御される。フリップフロップＦＦＡ０〜
ＦＦＡｍ−１から出力されたアドレスビット信号Ｃ０、
Ｃ１、…、そしてＣｍ−１は、従来技術（図３参照）と
は別に、ローアドレスバッファー回路１１内の対応する
バッファーＡＢｍ−１、ＡＢ０、…、そして、ＡＢｍ−
２に各々提供される。ローアドレスバッファー回路１１
はｍビットローアドレスＲＡ０〜ＲＡｍ−１をローアド
レスデコーダ１３に提供することにより、ワードライン
が選ばれるようにする。
【００４４】図７は図６のアドレシングモード制御器２
０８の詳細な回路構成を示している。図７を参照する
と、アドレシングモード制御器２０８はリフレッシュ駆
動パルスＰＲＤ、セルフリフレッシュイネーブル信号Ｐ
ＳＲＡＳ及びリフレッシュイネーブル信号ＰＲＦＨＢを
受け入れ、アドレス出力制御信号ＰＲＣＮＴを発生する
回路２１０を具備している。
【００４５】回路２１０は図示されたようにＮＡＮＤゲ
ート５１及び５４と、ＮＯＲゲート５２及びインバータ
ー５３，５５及び５６から構成される。又、アドレシン
グモード制御器２０８はセルフリフレッシュタイマー１
００の出力Ｑ２及びＱ３，セルフリフレッシュイネーブ
ル信号ＰＳＲＡＳ及びアドレス出力制御信号ＰＲＣＮＴ
を受け入れ、ＬＳＢ制御パルス信号ＣＮＴＰを発生する
回路２２０を具備している。
【００４６】回路２２０はＮＡＮＤゲート６１及び６
５，伝達ゲート６２、トランジスター６４，インバータ
ー６３，６６，６７，６８，７０，７２及び７３そして
ＮＯＲゲート６９及び７１から構成される。又、アドレ
シングモード制御器２０８はセルフリフレッシュイネー
ブル信号ＰＳＲＡＳを使って、リセット信号ＲＳＴを発
生する回路２３０をより具備している。回路２３０は遅
延回路８１とＸＯＲゲート８２から構成される。この回
路２１０，２２０及び２３０に対しては後で詳細に説明
する。
【００４７】図８は図６に図示されたリフレッシュアド
レス発生器３００の最下位ビット位置のフリップフロッ
プＦＦＡ０の詳細回路図である。図８を参照すると、フ
リップフロップＦＦＡ０はマスタースレーブトグルフリ
ップフロップ回路３１０と、スイッチ回路３２０及び、
リセット回路３３０を具備している。フリップフロップ
回路３１０はインバーター８０１，８０３，８０４，８
０６，８０８，８０９，８１３，８１４及び８１６，伝
達ゲート８０２，８０５，８０７，８１２，８１５及び
８１６から構成される。スイッチ回路３２０はインバー
ター８１７及び８１８、トランジスター８１９及び８２
０から構成される。リセット回路３４０はトランジスタ
ー８２１及び８２２から構成される。
【００４８】このフリップフロップＦＦＡ０のマスター
スレーブトグルフリップフロップ回路３１０で、ＬＳＢ
制御パルス信号ＣＮＴＰがハイレベル（あるいは論理
“１”）である時、伝達ゲート８０２及び８１０が開け
られてノードＮ１上の信号（’信号Ｓ＿Ｎ１’という）
はトグルされると同時にノードＮ２上の信号（’信号Ｓ
＿Ｎ２’という）はインバーター８０８及び８０９によ
りラッチされる。パルス信号ＣＮＴＰがローレベル（あ
るいは論理“０”）である時には、伝達ゲート８０５及
び８０７が開けられて信号Ｓ＿Ｎ１がインバーター８０
３及び８０４によりラッチされ、これと同時に信号Ｓ＿
Ｎ１はノードＮ２を通じてノードＮ３上で伝達される。
【００４９】一方、アドレス出力制御信号ＰＲＣＮＴが
ローレベルである時には、伝達ゲート８１２が開けられ
てノードＮ４上にはノードＮ３上の信号（’信号Ｓ＿Ｎ
３’という）の反転された信号（’信号ＩＳ＿Ｎ３’と
いう）がノードＮ４上にラッチされる。アドレス出力制
御信号ＰＲＣＮＴがハイレベルである時には伝達ゲート
８１５が開けられてノードＮ４上の信号（’信号Ｓ＿Ｎ
４’という）がリフレッシュアドレスの最下位ビット信
号Ｃ０として出力される。この信号Ｃ０はローアドレス
バッファー回路１１内の最上位ビット位置のバッファー
ＡＰｍ−１として伝達される。
【００５０】スイッチ回路３２０で、セルフリフレッシ
ュイネーブル信号ＰＳＲＡＳがローレベルである時、ト
ランジスター８１９が導通される。これで、ノードＮ３
上の信号Ｓ＿Ｎ３はノードＮ６を通じて信号ＣＴ０とし
て出力される。反面、セルフリフレッシュイネーブル信
号ＰＳＲＡＳがハイレベルである時には、トランジスタ
ー８１９が不導通となり、トランジスター８２０が導通
される。これで、ＬＳＢ制御パルス信号ＣＮＴＰがノー
ドＮ５及びＮ６を通じて信号ＣＴ０として出力される。
前に記述したように、この信号ＣＴ０は次のビット位置
のフリップフロップＦＦＡ１に伝達される。
【００５１】リセット回路３３０で、アドレシングモー
ド制御器２０８内の制御回路２３０から印加されるリセ
ット信号ＲＳＴがハイレベルである時、トランジスター
８２１及び８２２が導通される。これで、ノードＮ２上
の信号Ｓ＿Ｎ２はローレベルに、そして、ノードＮ４上
の信号Ｓ＿Ｎ４はハイレベルに各々リセットされる。こ
のようなリセット動作はセルフリフレッシュモードから
抜ける時まで必要なことで、これに対しては後で詳細に
説明する。
【００５２】図９は図６に図示されたリフレッシュアド
レス発生器の最下位ビット位置のフリップフロップＦＦ
Ａ０を除いた余りのフリップフロップＦＦＡ１、ＦＦＡ
２、…、そしてＦＦＡｍ−１各々の詳細回路図である。
図示されたように、各フリップフロップＦＦＡ１、ＦＦ
Ａ２、…、あるいはＦＦＡｍ−１はマスタースレーブト
グルフリップフロップ回路だけで構成される。各フリッ
プフロップＦＦＡｉ（ここで、ｉ＝１、２、…、あるい
は、ｍ−１）入力ノードＮ１５上ではそれのすぐに下位
ビット位置のフリップフロップＦＦＡｉ−１の出力信号
ＣＴｉ−１が印加される。例えば、フリップフロップＦ
ＦＡ１の入力ノードＮ１５からはフリップフロップＦＦ
Ａ０の出力ＣＴ０が印加される。
【００５３】各フリップフロップＦＦＡｉで、直前の下
位ビット位置のフリップフロップＦＦＡｉ−１の出力信
号ＣＴｉ−１がハイレベルである時、伝達ゲート９０２
及び９１０が開けられてノードＮ１１上の信号（’Ｓ＿
Ｎ１１’という）はトグルされると同時にノードＮ１２
上の信号（’Ｓ＿Ｎ１２’という）はインバーター９０
８及び９０９によりラッチされる。反面に、信号ＣＴｉ
−１がローレベルである時には伝達ゲート９０５と９０
７が開けられて信号Ｓ＿Ｎ１がインバーター９０３と９
０４によりラッチされると同時に信号Ｓ＿Ｎ１１はノー
ドＮ１２を通じてノードＮ１３上に伝達される。
【００５４】一方、アドレス出力制御信号ＰＲＣＮＴが
ローレベルである時には伝達ゲート９１２が開けられ、
ノードＮ１４上には信号Ｓ＿Ｎ１３の反転された信
号（’ＩＳ＿Ｎ１３’という）がラッチされる。しか
し、この時、伝達ゲート９１５は閉まっているので、信
号ＩＳ＿Ｎ１３はローアドレスバッファー回路１１内の
対応するアドレスバッファーＡＢｉ−１に伝達されな
い。反面、アドレス出力制御信号ＰＲＣＮＴがハイレベ
ルである時には伝達ゲート９１５が開けられノードＮ１
４上の信号ＩＳ＿Ｎ１３が対応するバッファーＡＢｉ−
１に伝達される。
【００５５】説明の便宜上、メモリセルアレイ１０が、
図３に図示されたように、二つのメモリブロックＢＬＫ
１及びＢＬＫ２で構成され、各ブロック当１０２４のワ
ードライン（すなわち、総２０４８のワードライン）が
提供されている場合を考える。この場合、メモリのリフ
レッシュのためには少なくとも１１ビットのローアドレ
スＲＡ０〜ＲＡ１０及びそれと関連された回路が必要で
あることがよく理解できる。
【００５６】＜ＣＢＲリフレッシュモード＞図１０は上
のような条件下での図６のリフレッシュ回路の２Ｋ Ｃ
ＢＲリフレッシュ動作を概略的に示すタイミング図であ
る。次に、図６ないし図１０を参照してこのリフレッシ
ュモードからの本実施形態のリフレッシュ回路の動作に
ついて説明する。説明の便宜上、１１のフリップフロッ
プＦＦＡ０、ＦＦＡ１、…そしてＦＦＡ１０のノードＮ
１ないしＮ３、そしてＮ１１ないしＮ１３がハイレベル
にプリセットされていると仮定する。
【００５７】まず、−ＣＡＳと−ＲＡＳ信号がハイレベ
ルに維持される区間の間に、図１０に図示されたよう
に、リフレッシュイネーブル信号ＰＲＦＨＢとＬＳＢ制
御パルス信号ＣＮＴＰはハイレベルに維持される反面、
セルフリフレッシュイネーブル信号ＰＳＲＡＳ及びアド
レス出力制御信号ＰＲＣＮＴはローレベルに維持され
る。この時、スイッチ回路３２０はローレベルのセルフ
リフレッシュイネーブル信号ＰＳＲＡＳに応じてノード
Ｎ３とノードＮ６を電気的に連結する。従って、ノード
Ｎ６を通じてハイレベルの信号Ｓ＿Ｎ３が信号ＣＴ０と
して出力される。又、この時、アドレス出力制御信号Ｐ
ＲＣＮＴに応じて伝達ゲート８１２が開けられるので、
ノードＮ４上には信号Ｓ＿Ｎ３の相補信号（すなわち、
ローレベルの信号ＩＳ＿Ｎ３）がラッチされる。
【００５８】しかし、この時、伝達ゲート８１５は閉ま
った状態にあって、ノードＮ４上にラッチされたローレ
ベルの信号Ｓ＿Ｎ４はアドレスバッファーＡＢ１０に提
供されない。一方、この時、ＬＳＢ制御パルス信号ＣＮ
ＴＰがハイレベルであるので、伝達ゲート８０２と８１
０が開けられ、伝達ゲート８０５と８０７は閉まる。そ
の結果、ノードＮ１上の信号Ｓ＿Ｎ１がトグルされ、ロ
ーレベルになると同時に、ノードＮ２上のハイレベルの
信号Ｓ＿Ｎ２はインバーター８０８及び８０９によりラ
ッチされる。
【００５９】続けて、−ＣＡＳ信号が−ＲＡＳ信号の前
で活性化されると、リフレッシュイネーブル信号ＰＲＦ
ＨＢはローレベルに落ちる。この時、セルフリフレッシ
ュイネーブル信号ＰＳＲＡＳは依然ローレベルに維持さ
れる。従って、ノードＮ３とノードＮ６はスイッチ回路
３２０により相互電気的に連結される。又、アドレシン
グモード制御器２０８内の制御回路２１０はハイレベル
のアドレス出力制御信号ＰＲＣＮＴをリフレッシュアド
レス発生器３００に供給する。従って、伝達ゲート８１
２は閉まり、伝達ゲート８１５が開き、ノードＮ４上の
ローレベルの信号Ｓ＿Ｎ４（すなわち、Ｃ０）がローア
ドレスバッファー回路１１内の最上位ビット位置のバッ
ファーＡＢ１０に提供される。
【００６０】一方、この時、制御回路２２０内のＮＡＮ
Ｄゲート６５の出力がハイレベルであるので、ＮＯＲゲ
ート７１の出力はローレベルに落ちる。従って、制御回
路２２０はローレベルのＬＳＢ制御パルス信号ＣＮＴＰ
を供給する。その結果、伝達ゲート８０１と８１０が閉
まる反面、伝達ゲート８０５と８０７は開き、ノードＮ
１上の信号Ｓ＿Ｎ１はインバーター８０３と８０６によ
りラッチされＲと同時にノードＮ３及びＮ６上に伝達さ
れる。
【００６１】余りのフリップフロップＦＦＡ１、ＦＦＡ
２、…、そしてＦＦＡ１０各々もＬＳＢ制御パルス信号
ＣＮＴＰの代わりに自身の直前の下位ビット位置のフリ
ップフロップの出力Ｃｉ−１（ここで、ｉ＝１，２，
…、あるいは１０）に応じて動作することを除いては上
で記述したような方式で動作することがよく理解でき
る。従って、説明の簡略化のために、各フリップフロッ
プの動作に対した説明を省略する。
【００６２】結局、この２Ｋ ＣＢＲモードでは、リフ
レッシュアドレス発生器３００が、リフレッシュアドレ
ス０００ｈ、４００ｈ、００１ｈ、４０１ｈ、…、３Ｆ
Ｆｈ、そして７ＦＦｈをこの順番に発生する。従って、
図１０に図示されたように、ワードラインＷＬ０、ＷＬ
１０２、ＷＬ１、ＷＬ１０２５、ＷＬ２、ＷＬ１０２
６、…、ＷＬ１０２３そしてＷＬ２０４７がこの順番に
選ばれる。すなわち、二つのメモリブロックＢＬＫ１、
ＢＬＫ２で交代に一つのワードラインが選ばれる。これ
はフリップフロップＦＦＡ０の出力Ｃ０が最上位ビット
位置のアドレスバッファーＡＢ１０で提供されるからで
ある。
【００６３】＜セルフリフレッシュモード＞図１１は図
６のリフレッシュ回路の１Ｋセルフリフレッシュ動作を
概略的に示すタイミング図である。次には図６ないし
９，そして、図１１を参照してこのリフレッシュモード
からの本実施形態のリフレッシュ回路の動作に対して説
明する。説明の便宜上、各フリップフロップＦＦＡ０、
ＦＦＡ１、…、あるいはＦＦＡ１０のノードＮ１ないし
Ｎ３、そして、Ｎ１ないしＮ１３がハイレベルにプリセ
ットされていると仮定する。このモードのためには少な
くとも１０ビットのローアドレスＲＡ０〜ＲＡ９及びそ
れと関連された回路が必要とすることが理解される。
【００６４】まず、図１１を参照すると、−ＣＡＳと−
ＲＡＳ信号がハイレベルに維持される区間の間には、リ
フレッシュイネーブル信号ＰＲＦＨＢとＬＳＢ制御パル
ス信号ＣＮＴＰはハイレベルに維持される反面、リフレ
ッシュ駆動パルス信号ＰＲＤ、セルフモード進入制御信
号ＳＭＴＲ、セルフリフレッシュイネーブル信号ＰＳＲ
ＡＳ、セルフリフレッシュ周期制御信号ＳＲＳＰ及びア
ドレス出力制御信号ＰＲＣＮＴはローレベルに維持され
る。
【００６５】この時、図８のスイッチ回路３２０は、Ｃ
ＢＲモードからと同じように、セルフリフレッシュイネ
ーブル信号ＰＳＲＡＳに応じてノードＮ３をノードＮ６
と電気的に連結する。従って、ノードＮ６を通じてハイ
レベルの信号Ｓ＿Ｎ３が信号ＣＴ０として出力される。
又、この時、アドレス出力制御信号ＰＲＣＮＴに応じ
て、伝達ゲート８１２が開くので、ノードＮ４上には信
号Ｓ＿Ｎ３の相補信号（すなわち、ローレベルの信号Ｉ
Ｓ＿Ｎ３）がラッチされる。
【００６６】しかし、この時、伝達ゲート８１５は閉ま
った状態において、ノードＮ４上にラッチされたローレ
ベルの信号Ｓ＿Ｎ４はアドレスバッファーＡＢ１０に提
供されない。一方、この時、ＬＳＢ制御パルス信号ＣＮ
ＴＰがハイレベルので、伝達ゲート８０２と８１０が開
けられ、伝達ゲート８０５と８０７は閉まる。その結
果、ノードＮ１上の信号Ｓ＿Ｎ１がトグルされ、ローレ
ベルに落ちると同時にノードＮ２上のハイレベルの信号
Ｓ＿Ｎ２はインバーター８０８及び８０９によりラッチ
される。
【００６７】続けて、ＣＡＳ信号がＲＡＳ信号の前で、
活性化されると、ＣＢＲモードからと同じように、リフ
レッシュイネーブル信号ＰＲＦＨＢはローレベルに落ち
る。この時、セルフリフレッシュイネーブル信号ＰＳＲ
ＡＳは続けてローレベルに維持されるが、リフレッシュ
駆動パルス信号ＰＲＤとアドレス出力制御信号ＰＲＣＮ
Ｔはハイレベルに変わる。従って、伝達ゲート８１２は
閉まり、伝達ゲート８１５が開き、ノードＮ４上のロー
レベルの信号Ｓ＿Ｎ４（すなわち、Ｃ０）がローアドレ
スバッファー回路１１内の最上位ビット位置のバッファ
ーＡＢ１０に提供される。この時、他のフリップフロッ
プＦＦＡ１〜ＦＦＡ１０の出力ＣＴ１〜ＣＴ１０全てが
ローレベルに維持されるので、リフレッシュアドレス発
生器３００は、０００ｈのローアドレスを発生する。従
って、ワードラインＷＬ０が選ばれる。
【００６８】この後、所定の時間（つまり、１００μ
ｓ）が経過すると、再び図６を参照して、セルフリフレ
ッシュ進入制御器２０４はハイレベルのセルフモード進
入制御信号ＳＭＴＲを発生する。この信号ＳＭＴＲに応
じてリフレッシュタイマー１００が動作し始めるからセ
ルフモードへの進入が行われる。このリフレッシュタイ
マー１００は前で説明したように、所定の周波数のセル
フリフレッシュ周期パルス信号Ｑ２とそれの１／２分周
信号Ｑ３を発生する。
【００６９】従って、セルフリフレッシュマスター２０
５はセルフリフレッシュ周期パルス信号Ｑ２に応じてセ
ルフリフレッシュ周期パルス信号Ｑ２の遅延された信号
ＳＲＦＨＰとハイレベルのセルフリフレッシュイネーブ
ル信号ＰＳＲＡＳを発生することにより、メーンセルフ
モードが遂行され始まる。この時、図８のスイッチ回路
３２０はハイレベルのセルフリフレッシュイネーブル信
号ＰＳＲＡＳに応じてノードＮ５をノードＮ６と電気的
に連結する。
【００７０】これで、ＬＳＢ制御パルス信号ＣＮＴＰが
ＬＳＢバッファーＡＢ０に対応するフリップフロップＦ
ＦＡ１に提供されると共に、フリップフロップＦＡ０か
らのローレベル（すなわち、論理“０”）のリフレッシ
ュアドレス信号Ｃ０がＭＳＢバッファーＡＢ１０に供給
される。この時、他のフリップフロップＦＦＡ１〜ＦＦ
Ａ１０の出力ＣＴ１〜ＣＴ１０全ては、続いて、ローレ
ベルに維持されるので、リフレッシュアドレス発生器３
００からは０００ｈのローアドレスが出力される。従っ
て、この時にもワードラインＷＬ０が選ばれる。
【００７１】このように、メーンセルフモードの始めサ
イクルの間には、セルフモード進入サイクル（すなわ
ち、ＣＢＲモードの最終始めサイクル）で選ばれたワー
ドライン（例えば、ＷＬ０）がもう一回選ばれる。言い
換えれば、この区間の間、リフレッシュアドレス発生器
３００はセルフ進入サイクルのアドレスを再発生する。
一方、この初期アドレスは一つの与えられたセルフリフ
レッシュの周期の間に、少なくとも二回あるいはそれ以
上発生されることもできる。
【００７２】しかし、この時まで、セルフリフレッシュ
周期制御器２０６の出力信号ＳＲＳＰは、図１１に図示
されたように、続いてローレベルに維持される。これが
リフレッシュ駆動パルス信号ＰＲＤがローレベルに落ち
るようにする。その結果、再び図７を参照して、アドレ
シングモード制御器２０８内の制御回路２１０から出力
されるアドレス出力制御信号ＰＲＣＮＴがローレベルに
落ちる。従って、伝達ゲート８１２は開き、伝達ゲート
８１５が閉まり、ノードＮ３上のローレベルの信号Ｓ＿
Ｎ３がノードＮ４に伝達される。
【００７３】この時、セルフリフレッシュ周期パルス信
号Ｑ２がハイレベルにあるとしても、信号Ｑ２の分周信
号Ｑ３とアドレス出力制御信号ＰＲＣＮＴがローレベル
に維持されるので、制御回路２２０の出力信号、すなわ
ち、ＬＳＢ制御パルス信号ＣＮＴＰは続いてローレベル
に維持される。その結果、伝達ゲート８０１と８１０が
閉まる反面、伝達ゲート８０５と８０７は開き、ノード
Ｎ１上の信号Ｓ＿Ｎ１はインバーター８０３と８０６に
よりラッチされることと同時にノードＮ３に伝達され
る。
【００７４】以後、セルフリフレッシュ周期制御器２０
６はセルフリフレッシュマスター２０５の出力信号ＳＲ
ＦＨＰの毎下降エッジ毎にあらかじめ定められた幅のパ
ルス信号すなわち、オートパルス信号ＳＲＳＰを発生す
る。パルス発生器２０７はオートパルスＳＲＳＰに応じ
てそれに同期した駆動パルスＰＲＤを発生する。この駆
動パルスＰＲＤに応じてアドレシングモード制御器２０
８内の回路２１０は駆動パルスＰＲＤと同一な波形を持
つアドレス出力制御信号ＰＲＣＮＴを発生する。又、こ
の時、制御回路２２０はそれのＮＯＲゲート７１そし
て、インバーター７２と７３によりアドレス出力制御信
号ＰＲＣＮＴの相補信号と同一な波形を持つＬＳＢ制御
パルス信号ＣＮＴＰを発生する。
【００７５】余りのフリップフロップＦＦＡ１、ＦＦＡ
２、…、そしてＦＦＡ１０各々もＬＳＢ制御パルス信号
ＣＮＴＰの代わりに自身の直前の下位ビット位置のフリ
ップフロップの出力Ｃｉ−１（ここで、ｉ＝１，２，
…、あるいは１０）に応じて動作することを除いては上
で記述したような方式で動作することがよく理解できる
であろう。従って、説明の簡略化のため、各フリップフ
ロップの動作に対する説明を省略する。
【００７６】結局、この１Ｋセルフリフレッシュモード
では、リフレッシュアドレス発生器３００がリフレッシ
ュアドレス０００ｈ（セルフ進入サイクル）、０００ｈ
（メインセルフループの初めのサイクル）、００１ｈ、
００２ｈ、００３ｈ、…、３ＦＥｈをこの順番に発生す
る。従って、図１１に図示されたように、セルフ進入サ
イクルでワードラインＷＬ０が選ばれた後、次に続ける
メインセルフループでワードライン対ＷＬ０及びＷＬ１
０２４、ＷＬ１及びＷＬ１０２５、ＷＬ２及びＷＬ１０
２６、…、そしてＷＬ１０２３及びＷＬ２０４７がこの
順番に選ばれる。これで、少なくとも一つのサイクルの
ＣＢＲモードが遂行された後、ＣＢＲモードより小さい
サイクルのセルフモードが遂行されても、セルフ進入の
ためのアドレスがメインセルフループの一番目アドレス
として再発行されるので、セルフモードの間に選ばれな
いワードラインが存在しない。
【００７７】次に、上のように、リフレッシュアドレス
の発生が完了された後、−ＣＡＳと−ＲＡＳ信号が非活
性化されることにより、セルフリフレッシュモードから
抜ける場合に対して説明する。図１２は本実施形態のリ
フレッシュアドレス発生器のセルフリフレッシュ終了条
件を概略的に示すタイミング図である。図１２を参照す
ると、−ＣＡＳと−ＲＡＳ信号がハイレベルに変わる
と、リフレッシュイネーブル信号ＰＲＦＨＢとセルフモ
ード進入制御信号ＳＭＴＲ及びセルフリフレッシュイネ
ーブル信号ＰＳＲＡＳが次第に非活性化される。この
時、図７の制御回路２３０はリセット信号ＲＳＴを発生
する。これで、フリップフロップＦＦＡ０のリセット回
路３３０内トランジスター８２１及び８２２が導通す
る。その結果、ノードＮ３はハイレベルに、そして、ノ
ードＮ４はローレベルに各々リセットされる。
【００７８】続いて、−ＣＡＳ信号が−ＲＡＳ信号の前
で、活性化され、ＣＢＲモードに進入すると、ノードＮ
４上ローレベルの信号Ｃ０がローアドレスバッファー回
路１１内の最上位ビット位置のバッファーＡＢ１０に提
供される。従って、セルフリフレッシュモードの最終サ
イクルのアドレスが３ＦＤｈであると、次のＣＢＲモー
ドの一番目サイクルでリフレッシュアドレス発生器３０
０はローアドレスが７ＦＥｈではない３ＦＥｈを発生す
る。
【００７９】次に、続けるＣＢＲサイクルで、アドレス
発生器３００は、前で記述したような方式で、アドレス
７ＦＥｈ、３ＦＦｈ、７ＦＦｈ、０００ｈ、４００ｈ、
００１ｈ、…、７ＦＤｈをこの順番に発生することであ
る。万一、ＣＢＲモードの一番目サイクルでローアドレ
ス７ＦＥｈが発生すると、一つの周期のＣＢＲモードの
間にアドレス３ＦＥｈは発生されので、一つのワードラ
インが選ばれない。
【００８０】以上のように、セルフモードの終了区間
で、ローアドレスの最上位ビットをリセットさせること
により、セルフモードの後のＣＢＲモードの間に比選択
されるワードラインが存在しない。
【００８１】最後に、メモリセルアレイが二つのメモリ
ブロックＢＬＫ１及びＢＬＫ２で構成され、各ブロック
当たり１０２４ワードラインが提供される場合におい
て、お互いに相違したサイクルのＣＢＲ及びセルフリフ
レッシュモード各々がそして、それらが連続的に遂行さ
れる時、本発明のリフレッシュ回路により発生されるリ
フレッシングのためのアドレスシーケンスを例示すると
次のようである。
【００８２】＜ＣＢＲリフレッシュモードの間のローア
ドレスシーケンスの例＞ 第１例 ０００ｈ、４００ｈ、００１ｈ、４０１ｈ、００２ｈ、
４０２ｈ、…、３ＦＦｈ、７ＦＦｈ 第２例 ２ＦＤｈ、６ＦＤｈ、２ＦＥｈ、６ＦＥｈ、２ＦＦｈ、
６ＦＦｈ、…、３ＦＦｈ、７ＦＦｈ、０００ｈ、４００
ｈ、…、２ＦＣｈ、６ＦＣｈ
【００８３】＜セルフリフレッシュモードの間のローア
ドレスシーケンスの例＞ 第１例 ０００ｈ（ｓｅｌｆ ｅｎｔｒｙ ｃｙｃｌｅ）、００
０ｈ、００１ｈ、００２ｈ、…、３ＦＦｈ 第２例 ２００ｈ（ｓｅｌｆ ｅｎｔｒｙ ｃｙｃｌｅ）、２０
０ｈ、２０１ｈ、２０２ｈ、…、３ＦＦｈ、０００ｈ、
００１ｈ、…、１ＦＦｈ
【００８４】＜一つのＣＢＲサイクル後で遂行されるセ
ルフモードの間のローアドレスシーケンスの例＞ 第１例 ０００ｈ（１ＣＢＲ ｃｙｃｌｅ）、４００ｈ（ｓｅｌ
ｆ ｅｎｔｒｙ ｃｙｃｌｅ）、０００ｈ、００１ｈ、
００２ｈ、…、３ＦＦｈ、 第２例 ２ＦＦｈ（１ＣＢＲ ｃｙｃｌｅ）、６ＦＦｈ（ｓｅｌ
ｆ ｅｎｔｒｙ ｃｙｃｌｅ）、３ＦＦｈ、００１ｈ、
００２ｈ、…、３ＦＥｈ、
【００８５】＜セルフリフレッシュが遂行された後、１
サイクルのＣＢＲリフレッシュが遂行され、続けて、再
びセルフリフレッシュが遂行される時、ローアドレスシ
ーケンスの例＞ 第１例 ０００ｈ（ｓｅｌｆ ｅｎｔｒｙ ｃｙｃｌｅ）、００
０ｈ、００１ｈ、００２ｈ、…、３ＦＦｈ、０００ｈ
（１ＣＢＲ ｃｙｃｌｅ）、４００（ｓｅｌｆ ｅｎｔ
ｒｙ ｃｙｃｌｅ）、０００ｈ、００１ｈ、００２ｈ、
…、３ＦＦｈ 第２例 ３ＦＥｈ（ｓｅｌｆ ｅｎｔｒｙ ｃｙｃｌｅ）、３Ｆ
Ｅｈ、３ＦＦｈ、０００ｈ、…、３ＦＤｈ、３ＦＦｈ
（１ＣＢＲ ｃｙｃｌｅ）、７ＦＦ（ｓｅｌｆ ｅｎｔ
ｒｙ ｃｙｃｌｅ）、３００、３０１、３０２、…、３
ＦＦｈ、３ＦＦｈ、０００ｈ、００１ｈ、…、３ＦＥｈ
【００８６】
【発明の効果】以上のような本発明によると、一つの半
導体メモリ装置で、相違したリフレッシュサイクルのリ
フレッシュモードが共に遂行された場合でも、該当モー
ドでメモリ装置の全てのセルがリフレッシュされること
ができる。これで、本発明のリフレッシュ回路が半導体
メモリ装置に適用されると、そのメモリ装置の消費電力
をより減少させることができる。
【図面の簡単な説明】
【図１】 本発明の技術的な背景を示すブロック図であ
る。
【図２】 典型的なリフレッシュアドレス発生器及びロ
ーアドレスバッファーの詳細な構成を示す図面である。
【図３】 異なるリフレッシュサイクルのリフレッシュ
モードから発生されるリフレッシュアドレス信号とこれ
により選択されるワードラインを示す図面である。
【図４】 異なるリフレッシュサイクルのリフレッシュ
動作が遂行される混合リフレッシュモードの一例のタイ
ミング図である。
【図５】 異なるリフレッシュサイクルのリフレッシュ
動作が遂行される混合リフレッシュモードの他の例のタ
イミング図である。
【図６】 本発明によるリフレッシュ回路の好ましい実
施形態を示すブロック図である。
【図７】 図６のアドレシングモード制御器の詳細回路
図である。
【図８】 図６に図示されたリフレッシュアドレス発生
器の最下位ビット位置のフリップフロップの詳細な回路
図である。
【図９】 図６に図示されたリフレッシュアドレス発生
器の最下位ビット位置のフリップフロップを除いた余り
のフリップフロップ各々の詳細回路図である。
【図１０】 図６のリフレッシュ回路の例示的なＣＢＲ
リフレッシュ動作を概略的に示すタイミング図である。
【図１１】 図６のリフレッシュ回路の例示的なセルフ
リフレッシュ動作を概略的に示すタイミング図である。
【図１２】 図６に図示されたリフレッシュアドレス発
生器のセルフリフレッシュ終了条件を概略的に示すタイ
ミング図である。
【符号の説明】
１０：メモリセルアレイ １１：ローアドレスバッファー ３０：リフレッシュ回路 １００：セルフリフレッシュ（ＳＲ）周期発生器 ２００：リフレッシュ制御回路 ２０３：ＣＢＲマスター ２０４：ＳＲ進入制御器 ２０５：ＳＲマスター ２０６：ＳＲ周期制御器 ２０７：パルス発生器 ２０８：アドレシングモード制御器 ３００：リフレッシュアドレス発生器

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 ローとカラムから配列された複数のメモ
    リセルのアレイと、 互いに別のリフレッシュサイクルを持つ少なくとも二つ
    のリフレッシュモードの間に前記ローが選ばれるための
    内部アドレスを発生する手段及び、 リフレッシュモード変化に関係なく、前記リフレッシュ
    モード中、少なくとも一つのリフレッシュ周期の間に前
    記メモリセルアレイの前記ローが互いに交代に選ばれる
    ように前記アドレス発生手段を制御する手段を含む半導
    体メモリ装置。
  2. 【請求項２】 複数のワードラインと、 ワードライン各々は複数のメモリセルと連結され、所定
    サイクル数の第１リフレッシュモードとこのモードより
    小さいサイクル数の第２リフレッシュモードの間に前記
    ワードラインを選択するための内部アドレスを発生する
    手段及び、 前記第１リフレッシュモードの間のアドレスシーケンス
    と前記第２リフレッシュの間のアドレスシーケンスが相
    違するように前記アドレス発生手段を制御する手段を含
    むが、 前記制御手段は、前記第１リフレッシュモードの間に前
    記アドレス各々の最上位ビットが最下位ビットとして使
    われるように前記アドレス発生手段を制御する半導体メ
    モリ装置。
  3. 【請求項３】 前記制御手段は前記第２リフレッシュモ
    ードの１リフレッシュ周期の間に前記第２リフレッシュ
    モードの初めサイクルのアドレスを少なくとも二回発生
    するように前記リフレッシュアドレス発生手段を制御す
    る請求項２に記載の半導体メモリ装置。
  4. 【請求項４】 前記制御手段は前記第２リフレッシュモ
    ードの最終サイクルで前記各々のアドレスの最上位ビッ
    トをリセットさせることを特徴とする請求項２に記載の
    半導体メモリ装置。
  5. 【請求項５】 前記第１リフレッシュモードはＣＡＳ−
    ｂｅｆｏｒｅ−ＲＡＳリフレッシュモードであり、前記
    第２リフレッシュモードはセルフリフレッシュモードで
    ある請求項２に記載の半導体メモリ装置。
  6. 【請求項６】 ローとカラムで配列された複数のメモリ
    セルを持つ半導体装置を動作させる方法において、 第１リフレッシュモードの間に第１シーケンスの内部ア
    ドレスを発生するが、前記内部アドレス各々の最上位ビ
    ットが最上位ビットとして使われるようにトグルさせる
    段階及び、第２リフレッシュモードの間に前記第１シー
    ケンスと異なる第２シーケンスの内部アドレスを発生す
    る段階を含む方法。
  7. 【請求項７】 ローとカラムに配列された複数のメモリ
    セルを持つ半導体メモリ装置を動作させる方法におい
    て、 第１サイクル数の第１リフレッシュモードの間に第１シ
    ーケンスの内部アドレスを発生するが、前記内部アドレ
    ス各々の最上位ビットをトグルさせる段階及び、 前記第１サイクル数より小さい第２サイクル数の第２リ
    フレッシュモードの間に前記第１シーケンスと異なる第
    ２シーケンスの内部アドレスを発生する段階を含む方
    法。
  8. 【請求項８】 前記第１シーケンスの前記内部アドレス
    を発生する段階は、前記内部アドレス各々の最上位ビッ
    トをトグルさせる段階を含む請求項７に記載の方法。
  9. 【請求項９】 前記第２シーケンスの前記内部アドレス
    を発生する段階は、与えられたリフレッシュ周期の間に
    前記第２リフレッシュモードの初めアドレスを少なくと
    も二回発生する段階を含む請求項７に記載の方法。
  10. 【請求項１０】 前記第２シーケンスの前記内部アドレ
    スを発生する段階は、前記第２リフレッシュモードの終
    了する時、前記各々のアドレスの最上位ビットをリセッ
    トさせる段階を含む請求項７に記載の方法。
  11. 【請求項１１】 複数のワードラインと、 リフレッシュ動作を制御するためのリフレッシュ制御器
    と、 複数の単位カウンターを具備し、前記リフレッシュ制御
    回路の制御により定められたシーケンスのリフレッシュ
    アドレスを発生するリフレッシュアドレス発生器と、 複数の単位バッファーを具備し、前記リフレッシュアド
    レスを次第に受け入れるためのローアドレスバッファー
    及び、 前記ローアドレスバッファーの出力をデコーディングし
    て前記ワードライン中の少なくとも一つを選ぶためのロ
    ーデコーダを含むが、 前記単位カウンター中、最下位ビット位置のカウンター
    が前記単位バッファー中の最上位ビット位置のバッファ
    ーと連結され、前記単位カウンター中の余りの前記単位
    バッファー中の余りのビット順に各々連結される半導体
    メモリ装置。
  12. 【請求項１２】 前記リフレッシュ制御器はＣＡＳ−ｂ
    ｅｆｏｒｅ−ＲＡＳリフレッシュモードの間に前記最下
    位ビット単位カウンターの出力をトグルさせることを特
    徴とする請求項１１に記載の半導体メモリ装置。
  13. 【請求項１３】 前記リフレッシュ制御器はセルフリフ
    レッシュモードの１周期の間に初めアドレスを少なくと
    も二回反復して発生するように前記リフレッシュアドレ
    ス発生器を制御することを特徴とする請求項１１に記載
    の半導体メモリ装置。
  14. 【請求項１４】 前記リフレッシュ制御器は前記セルフ
    リフレッシュモードのディスエーブル信号を認識して、
    前記最下位ビット単位カウンターをリセットさせること
    を特徴とする請求項１１に記載の半導体メモリ装置。
  15. 【請求項１５】 前記最下位ビット単位カウンターは、 前記リフレッシュ制御器からの入力パルスに応じてトグ
    ルされる一つの出力と、この出力の相補出力を発生する
    トグルフリップフロップと、 前記セルフリフレッシュモードである時、前記相補出力
    を次のビット位置の単位カウンターの入力端に伝達し、
    前記セルフリフレッシュモードではない時、前記入力パ
    ルスを次のビット位置の単位カウンターの前記入力端に
    伝達するスイッチ回路及び、前記リフレッシュ制御器か
    らの所定の制御信号に応じて前記トグルフリップフロッ
    プをリセットさせるリセット回路を含むことを特徴とす
    る請求項１１に記載の半導体メモリ装置。
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