JP3936087B2 - 半導体メモリ装置のリフレッシュ方法及び回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、特にセルフリフレッシュモードを持つダイナミックランダムアクセスメモリ(dynamic randomaccess memory;DRAM)をリフレッシング(refreshing)する方法及びその回路に関するものである。
【0002】
【従来の技術】
本発明が属する技術分野の背景的理解に役立たせるために、DRAMの全般的な構成を示す図1を参照する。図面に図示されたように、DRAMはデータを貯蔵するためのメモリセル(図示されていない)のアレイ10と、mビットローアドレスを受け入れるためのローアドレスバッファー回路11,nビットカラムアドレスを受け入れるためのカラムアドレスバッファー回路12,メモリセルアレイのワードライン(図示されない)を選ぶためのローアドレスデコーダ回路13,アクセスされるあるカラムのメモリセルを選ぶためのカラムアドレスデコーダ回路14,データを受け入れるためのデータ入力バッファー回路15,そして、データを供給するためのデータ出力バッファー回路16を具備している。
【0003】
その上、DRAMはメモリセルアレイ内のビットライン(図示されない)に連結され、選ばれたセルからデータ信号を読みとり、増幅する感知増幅器回路17と、カラムデコーダの出力に応じてメモりセルアレイ内のビットラインをデータ入力及び出力バッファー15,16と選択的に連結するI/Oゲート回路18,そして、メモリセルアレイの周辺回路の動作を制御するためのチップ制御回路20を具備している。
【0004】
よく知られているように、DRAMの一つのメモリセルは一つの選択トランジスター(select transistor)と一つのデータ貯蔵キャパシター(data storing capacitor)から構成されるので、半導体基板内からの集積密度(integration density)を高めるに適合な半導体メモリ素子としてDRAMが広く使われている。しかし、DRAMからは貯蔵キャパシター及び選択トランジスターを通じて電荷が漏洩されるので、DRAMセルに電荷を再充電(recharge)するリフレッシュを周期的に遂行することが必要である。
【0005】
従って、図1に図示されたように、DRAMは、SRAMと不揮発性半導体メモリとは別に、メモリセルに貯蔵されたデータ信号が感知増幅器回路17により周期的に増幅され、メモリセルに再記入されることができるように制御するリフレッシュ回路30をより具備している。リフレッシュ回路30は周期的なリフレッシュの遂行のためのタイミング信号を発生するリフレッシュタイマー回路31と、タイミング信号により、メモリ装置のリフレッシュと関連した諸動作を制御するためのリフレッシュ制御回路32及び、このリフレッシュ制御回路32により制御され、内部リフレッシュアドレス(internal refresh addresses)を発生するリフレッシュアドレス発生器33から構成される。
【0006】
DRAMセルをリフレッシングすることに広く使われている幾つかの方法がある。次には、主要リフレッシュ方法に対して簡略に説明する。
【0007】
まず、ラスオンリリフレッシュ(the −RAS Only Refresh)すなわち、”ROR”方法では−CAS(column address strobe)信号がプリチャージレベルに維持している間に−RAS (row address strobe)信号だけを活性化させることにより、セルに対するリフレッシュが遂行される。このROR方法では、各リフレッシュ動作のために外部からリフレッシュアドレスがメモリ装置に提供されなければならないし、各リフレッシュ動作の間にはメモリ装置と連結されているアドレスバスが他の目的のために使われることができない。
【0008】
他のリフレッシュ方法としては”CBR”すなわち、キャスビフォーラス(the −CAS Before −RAS)リフレッシュ方法がある。一般動作(normal operations)の間にメモリセルがアクセスされる場合には、一般的に、外部的に印加される−RAS信号も外部的に印加される−CAS信号の前で活性化される。しかし、このCBRリフレッシュ方法では、リフレッシュモードの認識のために、図4に図示されたように、−CAS信号が−RAS信号の前で活性化される。すなわち、−RAS信号がローレベルに落ちる前に−CAS信号がまず落ちる。これがリフレッシュ動作が遂行されることができるようにする。この方法ではリフレッシュアドレスがDRAMに内蔵されたリフレッシュアドレス発生器33により内部的に発生され、リフレッシュアドレス発生器33に対する外部的な制御は不可である。
【0009】
また、現在、大部分のDRAMはできるだけリフレッシュ動作で消耗される電流の量を減少させるためのセルフリフレッシュ(the Self Refresh)モードを提供している。このモードの始めのサイクルはCBRリフレッシュモードのそれと同一である。しかし、図4に図示されたように、−CAS及び−RAS信号が同時に所定の長さの時間(例えば、100μs)以上の間、活性化状態(つまり、ローレベル)に維持される場合には、リフレッシュタイマー31を使って、与えられたリフレッシュ周期の間に全体メモリセルに貯蔵されたデータを読みとって、増幅した後、そこに再貯蔵するセルフリフレッシュ動作が実行される。
【0010】
この動作の間には一般的な動作(つまり、読出及び書込動作)がインタラプトされる。このセルフリフレッシュ方法で、DRAMに内蔵されたリフレッシュタイマー31とリフレッシュアドレス発生器33は外部から提供されるクロック信号の助けなしに自動的に自身のクロック信号を使って、要求されたリフレッシュ動作を遂行する。一般的に、セルフリフレッシュモードのリフレッシュ時間は他のリフレッシュモードのそれよりもっと長く設定されるので、(例えば、CBRリフレッシュ時間が16msで設定される時、セルフリフレッシュ時間は通常的に128msあるいはそれ以上で設定される)、リフレッシュ動作の間に消費される電流の量が相対的に少なくなる。このようなタイプのリフレッシュ技術がU.S.Pat.Nos.4,809,233、4,939,695、4,943,960、そして5,315,557に開示されている。
【0011】
セルアレイのすべてのローをリフレッシュするのに必要な時間間隔、すなわち、メモリセルアレイの、あるローのリフレッシュ動作からそのローの次のリフレッシュ動作までの時間長さを通常的にリフレッシュ周期(refresh period)と呼ぶ。例えば、2048ロー×512ロー×16ビットのセルアレイの構成を持ち、そして、周期当たり2K(=2048)リフレッシュサイクル(Refresh cycles)を遂行する16メガビット(megabit)DRAMに対して、一つのローに連結された512メモリセルのリフレッシュ上に必要な最大時間間隔(maximum time interval)(すなわち、リフレッシュ周期)が128msというと、この時間間隔内に2048ローを順次、リフレッシュすることが必要である。
【0012】
この場合、サイクル間時間間隔(inter−cycle time interval)すなわち、リフレッシュクロック周期(refresh clock period)は約62.5μs(=128ms÷2048rows)になり、毎与えられた時間間隔62.5μs毎に一つのリフレッシュサイクル(つまり、80〜200ns)が実行される。
【0013】
図2はリフレッシュアドレス発生器33及びローアドレスバッファー回路11の構成を示している。図2を参照すると、リフレッシュアドレス発生器33は直列に連結されるm個のトグルフリップフロップFF0〜FFm−1から構成されるmビット2進リプルカウンター(m−bit binary ripple counter)を具備する。このリフレッシュアドレス発生器33はmビットリフレッシュアドレスC0〜Cm−1を発生する。
【0014】
最下位ビット位置のフリップフロップFF0はリフレッシュ制御回路32からのLSB制御パルス信号CNTPを供給してもらって、最下位ビットアドレス信号C0とそれの相補信号CT0を発生する。次に、ビット位置のフリップフロップFF1は信号CT0を供給してもらって、次のビットアドレス信号C1及びそれの相補信号CT1を発生する。このように、余りのフリップフロップFF2,FF3,…、そして、FFm−1各々はそれのすぐ下位ビット位置のフリップフロップからアドレス信号の相補信号を受け入れ、該当ビットアドレス信号及びそれの相補信号を発生する。
【0015】
リフレッシュ制御回路32はアドレス出力制御信号PRCNTを使って、フリップフロップFF0〜FFm−1からmビットリフレッシュアドレスC0〜Cm−1がローアドレスバッファー回路11に出力されることを制御する。フリップフロップFF0〜FFm−1から出力されたアドレスビット信号C0〜Cm−1はローアドレスバッファー回路11内の対応するバッファーAB0〜ABm−1に各々提供される。
【0016】
一般的に、一つのDRAMのリフレッシュモードは、たとえそれら各々のリフレッシュ時間(要すると、4〜256ms)は別に設定されても、同一なリフレッシュサイクルを持つ。しかし、最近、より低い電力消耗型メモリ装置の具現のために、セルフリフレッシュモードのサイクルを他のリフレッシュモード、つまり、CBRモードのそれより小さく設定することにより、セルフリフレッシュ電流を、より減少させることが試みられている。
【0017】
図3はCBRモードのリフレッシュ周期当たりサイクル数が2Kに設定され、セルフリフレッシュモードのそれが1Kに設定された場合において、二つのモードで発生されるリフレッシュアドレス信号とこれらアドレスにより選ばれるワードラインを例示している。説明の便宜上、図示されたように、メモリセルアレイ10は二つのメモリブロックBLK1及びBLK2で構成され、各ブロック当たり104個のロー(すなわち、ワードライン)、総数2048のワードラインが提供されていることと仮定する。この場合、リフレッシュのためには少なくとも11ビットのローアドレスRA0〜RA10が必要である。
【0018】
2K CBRリフレッシュモードでは、図3の上部に図示されているように、リフレッシュアドレス発生器33が内部リフレッシュアドレス000h(=00000000002)ないし7FFh(=1111111112)を順次、発生する。これで、二つのメモリブロック(BLK1及びBLK2)上のワードラインWL0ないしWL2047が順次、選択される。
【0019】
反面に、1Kセルフリフレッシュモードでは、図3の下部に図示されているように、リフレッシュアドレス発生器33がアドレス000h(=00000000002)ないし3FFh(=1111111112)を順次、発生することにより、各対のワードラインWL0とWL1024、WL1とWL1025、…、WL1023とWL2047が順次、選ばれる。すなわち、このモードからは毎リフレッシュサイクル毎に一対のワードラインが同時に選ばれる。
【0020】
しかし、一つの半導体メモリ装置で、1)CBRリフレッシュモード(つまり、2KCBRモード)より小さいリフレッシュサイクル(つまり、1Kサイクル)のセルフリフレッシュモードが遂行される場合には、又、このような同一な条件で、2)少なくとも1サイクルのCBRリフレッシュが遂行された後、セルフリフレッシュが遂行される場合、そして、3)セルフリフレッシュが遂行された後、少なくとも1サイクルCBRリフレッシュが遂行され、続けて再びセルフリフレッシュが遂行される場合には、与えられたセルフリフレッシュ周期の間に少なくとも一つのロー(すなわち、ワードライン)が選ばれないでリフレッシュされないセルが存在するようになるが、その理由は次のようである。
【0021】
説明の便宜上、図3に図示されたように2K CBRリフレッシュと1Kリフレッシュが遂行され、リフレッシュアドレス発生器33の初期アドレスが000hであることと仮定する。前に、記述したように、ある半導体メモリ装置のリフレッシュモードがセルフモードに変更されるためには、少なくとも一つのCBRリフレッシュサイクルが遂行されることが必要である。すなわち、まず、CBRリフレッシュモードの遂行が開示されなければならないし、そのモードの間に−CAS及び−RAS信号が与えられた時間長さ(つまり、100μs)以上の間にローレベルに維持される時、セルフモードへの進入が行われる。
【0022】
従って、1Kセルフリフレッシュモードの始めサイクルは2K CBRモードのそれと同一なので、リフレッシュアドレス発生器33の初期アドレス000hにより図3に図示されたメモリブロックBLK1の一番目ワードラインWL0が選ばれる。続けて、連続的なセルフリフレッシュサイクルが遂行され、リフレッシュアドレス発生器33はアドレスを001h、002h、…、3FFhを順次に発生する。
【0023】
従って、ワードライン対WL1及びWL1025、WL2及びWL1026,…,WL1023及びWL2047が次第に選ばれる。結局、1Kセルフリフレッシュ区間(self refresh term)の間にブロックBLK2の一番目ワードラインWL1024が選ばれない。このワードラインWL1024は次のセルフリフレッシュ区間で選ばれる。
【0024】
図4に図示されたように、2K CBRリフレッシュ1サイクルが遂行された以後、1Kセルフリフレッシュが遂行される場合には、ブロックBLK2の一番目及び二番目ワードラインWL1024及びWL1025が選ばれない。
【0025】
又、図5に図示されたように、1Kセルフリフレッシュが遂行された後、2KCBRリフレッシュの1サイクルが遂行され、続けて、再び1Kリフレッシュが遂行される場合において、一番目セルフリフレッシュではブロックBLK2のワードラインWL1024、CBRリフレッシュではブロックBLK1のワードラインWL1021(ただし、BLK2のWL2045が選ばれた場合)そして、二番目セルフリフレッシュではブロックBLK1のワードラインWL1022が選ばれない。
【0026】
以上のように、CBRリフレッシュモードとこのモードより小さいリフレッシュサイクルを持つセルフリフレッシュモードが一つの半導体メモリで遂行されると、与えられたリフレッシュ周期の間に少なくとも一つのロー、すなわち、ワードラインが選ばれないでリフレッシュされないセルが存在するようになる。
【0027】
【発明が解決しようとする課題】
従って、本発明の一つの目的は、一つの半導体メモリ装置で、異なるリフレッシュサイクルのリフレッシュモードを共に遂行させる方法及びその回路を提供することである。
【0028】
本発明の他の目的は、一つの半導体メモリ装置で互いに異なるサイクルのリフレッシュモードが連続的に遂行されるにもかかわらず、該当モードでメモリ装置の全てのセルをリフレッシュさせる方法及びその回路を提供することである。
【0029】
本発明の他の目的は、一つの半導体メモリ装置で、CBRリフレッシュモードとこのCBRモードより小さいリフレッシュサイクルのセルフリフレッシュモードを共に遂行させるリフレッシュ制御方法及びその回路を提供することである。
【0030】
【課題を解決するための手段】
前記した目的を達成するために、本発明の一つの特徴によると、半導体メモリ装置は、ローとカラムから配列された複数のメモリセルのアレイと、互いに別のリフレッシュサイクルを持つ少なくとも二つのリフレッシュモードの間にローが選ばれるための内部アドレスを発生する手段及び、リフレッシュモード変化に関係なく、リフレッシュモードを各々の与えられたリフレッシュ周期の間にロー全てが選ばれるようにアドレス発生手段を制御する手段を含む。
【0031】
他の特徴によると、半導体メモリ装置は、複数のワードラインと、所定サイクル数の第1リフレッシュモードとこのモードより小さいサイクル数の第2リフレッシュモードの間にワードラインを選択するための内部アドレスを発生する手段及び、第1リフレッシュモードの間のアドレスシーケンスと第2リフレッシュの間のアドレスシーケンスが相違するようにアドレス発生手段を制御する手段を含む。
【0032】
他の特徴によると、ローとカラムから配列された複数のメモリセルを持つ半導体メモリ装置を動作させる方法は、第1リフレッシュモードの間に第1シーケンスの内部アドレスを発生する段階及び、第2リフレッシュモードの間に第1シーケンスと異なる第2シーケンスの内部アドレスを発生する段階を含む。
【0033】
他の特徴によると、ローとカラムで配列された複数のメモリセルを持つ半導体装置を動作させる方法は、第1サイクル数の第1リフレッシュモードの間に第1シーケンスの内部アドレスを発生する段階及び、第1サイクル数より小さい第2サイクル数の第2リフレッシュモードの間に第1シーケンスと異なる第2シーケンスの内部アドレスを発生する段階を含む。
【0034】
以上のような、本発明のリフレッシュ方法及び回路はDRAM及びPSRAM(pseudo−static randomaccess memory)で具現することができる。
【0035】
【発明の実施の形態】
次に、本発明の好ましい実施形態に対して詳細に説明する。次に説明する実施形態は、本発明に対する理解に役立たせるためだけであり、本発明がそれに限定されるものではない。
【0036】
図6には、本発明によるリフレッシュ回路の好ましい実施形態が図示されている。図6を参照すると、この実施形態の半導体メモリ装置は、互いに別のリフレッシュサイクルの少なくとも二つのリフレッシュモードが順次遂行される時、リフレッシュモード各々の与えられたリフレッシュ周期の間に全てのメモリセルがリフレッシュされるように、リフレッシュモードでリフレッシュアドレスを互いに別の順序で各々発生するリフレッシュ回路を具備する。このリフレッシュ回路はセルフリフレッシュタイマー100とリフレッシュ制御回路200及び、リフレッシュアドレス発生器300を具備している。
【0037】
セルフリフレッシュタイマー100は2進カウンターで構成され、セルフリフレッシュ制御回路200からのセルフモード進入制御信号SMTRに応じて動作する。このタイマー100は与えられたセルフリフレッシュ周期に該当するセルフリフレッシュ周期パルス信号Q2を発生する。
【0038】
リフレッシュ制御回路200は−RAS信号及び−CAS信号を各々受け入れるバッファー201及び202と、このバッファーの出力PR及びPCを受け入れてCBRリフレッシュモードを検出し、CBRリフレッシュモードである時、リフレッシュイネーブル信号PRFHBを発生するCBRマスター203を具備している。又、制御回路200はCBRマスター203からリフレッシュイネーブル信号PRFHBが所定の時間間隔の間に活性化される時、半導体メモリのリフレッシュモードをCBRモードからセルフモードに転換させるためのセルフモード進入制御信号SMTRを発生するセルフリフレッシュ進入制御器204と、周期パルス信号Q2とセルフモード進入制御信号SMTRに応じてセルフリフレッシュ周期パルス信号Q2の遅延信号SRFHP及びセルフリフレッシュイネーブル信号PSRASを発生するセルフリフレッシュマスター205を具備している。
【0039】
又、制御回路200はセルフリフレッシュイネーブル信号PSRASと遅延されたセルフリフレッシュ周期パルス信号SRFHPに応じてセルフリフレッシュ周期制御信号SRSPを発生するセルフリフレッシュ周期制御器206とバッファー201の出力信号PRとセルフリフレッシュ周期制御信号SRSPに応じてリフレッシュ駆動パルスPRDを発生するパルス発生器207,そして、セルフリフレッシュタイマー100からセルフリフレッシュ周期パルス信号Q2及びそれの分周信号Q3、CBRマスター203からのリフレッシュイネーブル信号PSRAS及びパルス発生器207からのリフレッシュ駆動パルスPRDを調合することにより、CBRモードあるいはセルフモードに適合したリフレッシュアドレスを発生するようにリフレッシュアドレス発生器300の動作を制御するアドレシングモード制御器208を、その上、具備している。
【0040】
リフレッシュアドレス発生器300はmビット2進リプルカウンターを具備する。カウンターは直列に連結されるmの単位カウンター(unit counters)すなわち、トグルフリップフロップFFA0〜FFAm−1から構成される。このリフレッシュアドレス発生器300はmビットリフレッシュアドレスC0〜Cm−1を発生する。図示されたように、最下位ビット位置のフリップフロップFFA0はリフレッシュ制御回路200からのLSB制御パルス信号CNTPを供給され、最下位ビットアドレス信号C0とそれの情報信号CT0を発生する。
【0041】
次に、ビット位置のフリップフロップFFA1は信号CT0を供給され、次のビットアドレス信号C1及びそれの情報信号CT1を発生する。このように、余りのフリップフロップFFA2、FFA3、…、そしてFFAm−1各々はそれの直前の下位ビット位置のフリップフロップからアドレス信号の情報信号を受け入れ、該当ビットアドレス信号及びそれの相補信号を発生する。各フリップフロップFFA0〜FFAm−1の出力C0,C1,C2、…そしてCm−1はアドレスバッファー回路11内のバッファーABm−1、AB0、AB1、…、そしてABm−2に各々順番に提供される。
【0042】
すなわち、リフレッシュアドレス発生器300で、最下位ビット位置のフリップフロップFFA0はローアドレスバッファー回路11の最上位ビット位置のバッファーABm−1と連結され、次の下位ビット位置のフリップフロップFFA1はローアドレスバッファー回路11の最下位ビット位置のバッファーAB0と連結され、次の余りのフリップフロップFFA2〜FFAm−1は余りのバッファーAB1〜ABm−2と各々連結される。又、各フリップフロップFFA0、FFA1、…、あるいはFFAm−2の出力C0、C1、C2、…、あるいはCm−2の相補出力CT0,CT1,CT2,…、あるいはCTm−2はそれの次のビット位置のフリップフロップの入力として提供される。
【0043】
フリップフロップFFA0〜FFAm−1からmビットリフレッシュアドレスC0〜Cm−1がローアドレスバッファー回路11に供給される際、リフレッシュ制御回路200からのアドレス出力制御信号PRCNTにより制御される。フリップフロップFFA0〜FFAm−1から出力されたアドレスビット信号C0、C1、…、そしてCm−1は、従来技術(図3参照)とは別に、ローアドレスバッファー回路11内の対応するバッファーABm−1、AB0、…、そして、ABm−2に各々提供される。ローアドレスバッファー回路11はmビットローアドレスRA0〜RAm−1をローアドレスデコーダ13に提供することにより、ワードラインが選ばれるようにする。
【0044】
図7は図6のアドレシングモード制御器208の詳細な回路構成を示している。図7を参照すると、アドレシングモード制御器208はリフレッシュ駆動パルスPRD、セルフリフレッシュイネーブル信号PSRAS及びリフレッシュイネーブル信号PRFHBを受け入れ、アドレス出力制御信号PRCNTを発生する回路210を具備している。
【0045】
回路210は図示されたようにNANDゲート51及び54と、NORゲート52及びインバーター53,55及び56から構成される。又、アドレシングモード制御器208はセルフリフレッシュタイマー100の出力Q2及びQ3,セルフリフレッシュイネーブル信号PSRAS及びアドレス出力制御信号PRCNTを受け入れ、LSB制御パルス信号CNTPを発生する回路220を具備している。
【0046】
回路220はNANDゲート61及び65,伝達ゲート62、トランジスター64,インバーター63,66,67,68,70,72及び73そしてNORゲート69及び71から構成される。又、アドレシングモード制御器208はセルフリフレッシュイネーブル信号PSRASを使って、リセット信号RSTを発生する回路230をより具備している。回路230は遅延回路81とXORゲート82から構成される。この回路210,220及び230に対しては後で詳細に説明する。
【0047】
図8は図6に図示されたリフレッシュアドレス発生器300の最下位ビット位置のフリップフロップFFA0の詳細回路図である。図8を参照すると、フリップフロップFFA0はマスタースレーブトグルフリップフロップ回路310と、スイッチ回路320及び、リセット回路330を具備している。フリップフロップ回路310はインバーター801,803,804,806,808,809,813,814及び816,伝達ゲート802,805,807,812,815及び816から構成される。スイッチ回路320はインバーター817及び818、トランジスター819及び820から構成される。リセット回路340はトランジスター821及び822から構成される。
【0048】
このフリップフロップFFA0のマスタースレーブトグルフリップフロップ回路310で、LSB制御パルス信号CNTPがハイレベル(あるいは論理“1”)である時、伝達ゲート802及び810が開けられてノードN1上の信号(’信号S_N1’という)はトグルされると同時にノードN2上の信号(’信号S_N2’という)はインバーター808及び809によりラッチされる。パルス信号CNTPがローレベル(あるいは論理“0”)である時には、伝達ゲート805及び807が開けられて信号S_N1がインバーター803及び804によりラッチされ、これと同時に信号S_N1はノードN2を通じてノードN3上で伝達される。
【0049】
一方、アドレス出力制御信号PRCNTがローレベルである時には、伝達ゲート812が開けられてノードN4上にはノードN3上の信号(’信号S_N3’という)の反転された信号(’信号IS_N3’という)がノードN4上にラッチされる。アドレス出力制御信号PRCNTがハイレベルである時には伝達ゲート815が開けられてノードN4上の信号(’信号S_N4’という)がリフレッシュアドレスの最下位ビット信号C0として出力される。この信号C0はローアドレスバッファー回路11内の最上位ビット位置のバッファーAPm−1として伝達される。
【0050】
スイッチ回路320で、セルフリフレッシュイネーブル信号PSRASがローレベルである時、トランジスター819が導通される。これで、ノードN3上の信号S_N3はノードN6を通じて信号CT0として出力される。反面、セルフリフレッシュイネーブル信号PSRASがハイレベルである時には、トランジスター819が不導通となり、トランジスター820が導通される。これで、LSB制御パルス信号CNTPがノードN5及びN6を通じて信号CT0として出力される。前に記述したように、この信号CT0は次のビット位置のフリップフロップFFA1に伝達される。
【0051】
リセット回路330で、アドレシングモード制御器208内の制御回路230から印加されるリセット信号RSTがハイレベルである時、トランジスター821及び822が導通される。これで、ノードN2上の信号S_N2はローレベルに、そして、ノードN4上の信号S_N4はハイレベルに各々リセットされる。このようなリセット動作はセルフリフレッシュモードから抜ける時まで必要なことで、これに対しては後で詳細に説明する。
【0052】
図9は図6に図示されたリフレッシュアドレス発生器の最下位ビット位置のフリップフロップFFA0を除いた余りのフリップフロップFFA1、FFA2、…、そしてFFAm−1各々の詳細回路図である。図示されたように、各フリップフロップFFA1、FFA2、…、あるいはFFAm−1はマスタースレーブトグルフリップフロップ回路だけで構成される。各フリップフロップFFAi(ここで、i=1、2、…、あるいは、m−1)入力ノードN15上ではそれのすぐに下位ビット位置のフリップフロップFFAi−1の出力信号CTi−1が印加される。例えば、フリップフロップFFA1の入力ノードN15からはフリップフロップFFA0の出力CT0が印加される。
【0053】
各フリップフロップFFAiで、直前の下位ビット位置のフリップフロップFFAi−1の出力信号CTi−1がハイレベルである時、伝達ゲート902及び910が開けられてノードN11上の信号(’S_N11’という)はトグルされると同時にノードN12上の信号(’S_N12’という)はインバーター908及び909によりラッチされる。反面に、信号CTi−1がローレベルである時には伝達ゲート905と907が開けられて信号S_N1がインバーター903と904によりラッチされると同時に信号S_N11はノードN12を通じてノードN13上に伝達される。
【0054】
一方、アドレス出力制御信号PRCNTがローレベルである時には伝達ゲート912が開けられ、ノードN14上には信号S_N13の反転された信号(’IS_N13’という)がラッチされる。しかし、この時、伝達ゲート915は閉まっているので、信号IS_N13はローアドレスバッファー回路11内の対応するアドレスバッファーABi−1に伝達されない。反面、アドレス出力制御信号PRCNTがハイレベルである時には伝達ゲート915が開けられノードN14上の信号IS_N13が対応するバッファーABi−1に伝達される。
【0055】
説明の便宜上、メモリセルアレイ10が、図3に図示されたように、二つのメモリブロックBLK1及びBLK2で構成され、各ブロック当1024のワードライン(すなわち、総2048のワードライン)が提供されている場合を考える。この場合、メモリのリフレッシュのためには少なくとも11ビットのローアドレスRA0〜RA10及びそれと関連された回路が必要であることがよく理解できる。
【0056】
<CBRリフレッシュモード>
図10は上のような条件下での図6のリフレッシュ回路の2K CBRリフレッシュ動作を概略的に示すタイミング図である。次に、図6ないし図10を参照してこのリフレッシュモードからの本実施形態のリフレッシュ回路の動作について説明する。説明の便宜上、11のフリップフロップFFA0、FFA1、…そしてFFA10のノードN1ないしN3、そしてN11ないしN13がハイレベルにプリセットされていると仮定する。
【0057】
まず、−CASと−RAS信号がハイレベルに維持される区間の間に、図10に図示されたように、リフレッシュイネーブル信号PRFHBとLSB制御パルス信号CNTPはハイレベルに維持される反面、セルフリフレッシュイネーブル信号PSRAS及びアドレス出力制御信号PRCNTはローレベルに維持される。この時、スイッチ回路320はローレベルのセルフリフレッシュイネーブル信号PSRASに応じてノードN3とノードN6を電気的に連結する。従って、ノードN6を通じてハイレベルの信号S_N3が信号CT0として出力される。又、この時、アドレス出力制御信号PRCNTに応じて伝達ゲート812が開けられるので、ノードN4上には信号S_N3の相補信号(すなわち、ローレベルの信号IS_N3)がラッチされる。
【0058】
しかし、この時、伝達ゲート815は閉まった状態にあって、ノードN4上にラッチされたローレベルの信号S_N4はアドレスバッファーAB10に提供されない。一方、この時、LSB制御パルス信号CNTPがハイレベルであるので、伝達ゲート802と810が開けられ、伝達ゲート805と807は閉まる。その結果、ノードN1上の信号S_N1がトグルされ、ローレベルになると同時に、ノードN2上のハイレベルの信号S_N2はインバーター808及び809によりラッチされる。
【0059】
続けて、−CAS信号が−RAS信号の前で活性化されると、リフレッシュイネーブル信号PRFHBはローレベルに落ちる。この時、セルフリフレッシュイネーブル信号PSRASは依然ローレベルに維持される。従って、ノードN3とノードN6はスイッチ回路320により相互電気的に連結される。又、アドレシングモード制御器208内の制御回路210はハイレベルのアドレス出力制御信号PRCNTをリフレッシュアドレス発生器300に供給する。従って、伝達ゲート812は閉まり、伝達ゲート815が開き、ノードN4上のローレベルの信号S_N4(すなわち、C0)がローアドレスバッファー回路11内の最上位ビット位置のバッファーAB10に提供される。
【0060】
一方、この時、制御回路220内のNANDゲート65の出力がハイレベルであるので、NORゲート71の出力はローレベルに落ちる。従って、制御回路220はローレベルのLSB制御パルス信号CNTPを供給する。その結果、伝達ゲート801と810が閉まる反面、伝達ゲート805と807は開き、ノードN1上の信号S_N1はインバーター803と806によりラッチされRと同時にノードN3及びN6上に伝達される。
【0061】
余りのフリップフロップFFA1、FFA2、…、そしてFFA10各々もLSB制御パルス信号CNTPの代わりに自身の直前の下位ビット位置のフリップフロップの出力Ci−1(ここで、i=1,2,…、あるいは10)に応じて動作することを除いては上で記述したような方式で動作することがよく理解できる。従って、説明の簡略化のために、各フリップフロップの動作に対した説明を省略する。
【0062】
結局、この2K CBRモードでは、リフレッシュアドレス発生器300が、リフレッシュアドレス000h、400h、001h、401h、…、3FFh、そして7FFhをこの順番に発生する。従って、図10に図示されたように、ワードラインWL0、WL102、WL1、WL1025、WL2、WL1026、…、WL1023そしてWL2047がこの順番に選ばれる。すなわち、二つのメモリブロックBLK1、BLK2で交代に一つのワードラインが選ばれる。これはフリップフロップFFA0の出力C0が最上位ビット位置のアドレスバッファーAB10で提供されるからである。
【0063】
<セルフリフレッシュモード>
図11は図6のリフレッシュ回路の1Kセルフリフレッシュ動作を概略的に示すタイミング図である。次には図6ないし9,そして、図11を参照してこのリフレッシュモードからの本実施形態のリフレッシュ回路の動作に対して説明する。説明の便宜上、各フリップフロップFFA0、FFA1、…、あるいはFFA10のノードN1ないしN3、そして、N1ないしN13がハイレベルにプリセットされていると仮定する。このモードのためには少なくとも10ビットのローアドレスRA0〜RA9及びそれと関連された回路が必要とすることが理解される。
【0064】
まず、図11を参照すると、−CASと−RAS信号がハイレベルに維持される区間の間には、リフレッシュイネーブル信号PRFHBとLSB制御パルス信号CNTPはハイレベルに維持される反面、リフレッシュ駆動パルス信号PRD、セルフモード進入制御信号SMTR、セルフリフレッシュイネーブル信号PSRAS、セルフリフレッシュ周期制御信号SRSP及びアドレス出力制御信号PRCNTはローレベルに維持される。
【0065】
この時、図8のスイッチ回路320は、CBRモードからと同じように、セルフリフレッシュイネーブル信号PSRASに応じてノードN3をノードN6と電気的に連結する。従って、ノードN6を通じてハイレベルの信号S_N3が信号CT0として出力される。又、この時、アドレス出力制御信号PRCNTに応じて、伝達ゲート812が開くので、ノードN4上には信号S_N3の相補信号(すなわち、ローレベルの信号IS_N3)がラッチされる。
【0066】
しかし、この時、伝達ゲート815は閉まった状態において、ノードN4上にラッチされたローレベルの信号S_N4はアドレスバッファーAB10に提供されない。一方、この時、LSB制御パルス信号CNTPがハイレベルので、伝達ゲート802と810が開けられ、伝達ゲート805と807は閉まる。その結果、ノードN1上の信号S_N1がトグルされ、ローレベルに落ちると同時にノードN2上のハイレベルの信号S_N2はインバーター808及び809によりラッチされる。
【0067】
続けて、CAS信号がRAS信号の前で、活性化されると、CBRモードからと同じように、リフレッシュイネーブル信号PRFHBはローレベルに落ちる。この時、セルフリフレッシュイネーブル信号PSRASは続けてローレベルに維持されるが、リフレッシュ駆動パルス信号PRDとアドレス出力制御信号PRCNTはハイレベルに変わる。従って、伝達ゲート812は閉まり、伝達ゲート815が開き、ノードN4上のローレベルの信号S_N4(すなわち、C0)がローアドレスバッファー回路11内の最上位ビット位置のバッファーAB10に提供される。この時、他のフリップフロップFFA1〜FFA10の出力CT1〜CT10全てがローレベルに維持されるので、リフレッシュアドレス発生器300は、000hのローアドレスを発生する。従って、ワードラインWL0が選ばれる。
【0068】
この後、所定の時間(つまり、100μs)が経過すると、再び図6を参照して、セルフリフレッシュ進入制御器204はハイレベルのセルフモード進入制御信号SMTRを発生する。この信号SMTRに応じてリフレッシュタイマー100が動作し始めるからセルフモードへの進入が行われる。このリフレッシュタイマー100は前で説明したように、所定の周波数のセルフリフレッシュ周期パルス信号Q2とそれの1/2分周信号Q3を発生する。
【0069】
従って、セルフリフレッシュマスター205はセルフリフレッシュ周期パルス信号Q2に応じてセルフリフレッシュ周期パルス信号Q2の遅延された信号SRFHPとハイレベルのセルフリフレッシュイネーブル信号PSRASを発生することにより、メーンセルフモードが遂行され始まる。この時、図8のスイッチ回路320はハイレベルのセルフリフレッシュイネーブル信号PSRASに応じてノードN5をノードN6と電気的に連結する。
【0070】
これで、LSB制御パルス信号CNTPがLSBバッファーAB0に対応するフリップフロップFFA1に提供されると共に、フリップフロップFA0からのローレベル(すなわち、論理“0”)のリフレッシュアドレス信号C0がMSBバッファーAB10に供給される。この時、他のフリップフロップFFA1〜FFA10の出力CT1〜CT10全ては、続いて、ローレベルに維持されるので、リフレッシュアドレス発生器300からは000hのローアドレスが出力される。従って、この時にもワードラインWL0が選ばれる。
【0071】
このように、メーンセルフモードの始めサイクルの間には、セルフモード進入サイクル(すなわち、CBRモードの最終始めサイクル)で選ばれたワードライン(例えば、WL0)がもう一回選ばれる。言い換えれば、この区間の間、リフレッシュアドレス発生器300はセルフ進入サイクルのアドレスを再発生する。一方、この初期アドレスは一つの与えられたセルフリフレッシュの周期の間に、少なくとも二回あるいはそれ以上発生されることもできる。
【0072】
しかし、この時まで、セルフリフレッシュ周期制御器206の出力信号SRSPは、図11に図示されたように、続いてローレベルに維持される。これがリフレッシュ駆動パルス信号PRDがローレベルに落ちるようにする。その結果、再び図7を参照して、アドレシングモード制御器208内の制御回路210から出力されるアドレス出力制御信号PRCNTがローレベルに落ちる。従って、伝達ゲート812は開き、伝達ゲート815が閉まり、ノードN3上のローレベルの信号S_N3がノードN4に伝達される。
【0073】
この時、セルフリフレッシュ周期パルス信号Q2がハイレベルにあるとしても、信号Q2の分周信号Q3とアドレス出力制御信号PRCNTがローレベルに維持されるので、制御回路220の出力信号、すなわち、LSB制御パルス信号CNTPは続いてローレベルに維持される。その結果、伝達ゲート801と810が閉まる反面、伝達ゲート805と807は開き、ノードN1上の信号S_N1はインバーター803と806によりラッチされることと同時にノードN3に伝達される。
【0074】
以後、セルフリフレッシュ周期制御器206はセルフリフレッシュマスター205の出力信号SRFHPの毎下降エッジ毎にあらかじめ定められた幅のパルス信号すなわち、オートパルス信号SRSPを発生する。パルス発生器207はオートパルスSRSPに応じてそれに同期した駆動パルスPRDを発生する。この駆動パルスPRDに応じてアドレシングモード制御器208内の回路210は駆動パルスPRDと同一な波形を持つアドレス出力制御信号PRCNTを発生する。又、この時、制御回路220はそれのNORゲート71そして、インバーター72と73によりアドレス出力制御信号PRCNTの相補信号と同一な波形を持つLSB制御パルス信号CNTPを発生する。
【0075】
余りのフリップフロップFFA1、FFA2、…、そしてFFA10各々もLSB制御パルス信号CNTPの代わりに自身の直前の下位ビット位置のフリップフロップの出力Ci−1(ここで、i=1,2,…、あるいは10)に応じて動作することを除いては上で記述したような方式で動作することがよく理解できるであろう。従って、説明の簡略化のため、各フリップフロップの動作に対する説明を省略する。
【0076】
結局、この1Kセルフリフレッシュモードでは、リフレッシュアドレス発生器300がリフレッシュアドレス000h(セルフ進入サイクル)、000h(メインセルフループの初めのサイクル)、001h、002h、003h、…、3FEhをこの順番に発生する。従って、図11に図示されたように、セルフ進入サイクルでワードラインWL0が選ばれた後、次に続けるメインセルフループでワードライン対WL0及びWL1024、WL1及びWL1025、WL2及びWL1026、…、そしてWL1023及びWL2047がこの順番に選ばれる。これで、少なくとも一つのサイクルのCBRモードが遂行された後、CBRモードより小さいサイクルのセルフモードが遂行されても、セルフ進入のためのアドレスがメインセルフループの一番目アドレスとして再発行されるので、セルフモードの間に選ばれないワードラインが存在しない。
【0077】
次に、上のように、リフレッシュアドレスの発生が完了された後、−CASと−RAS信号が非活性化されることにより、セルフリフレッシュモードから抜ける場合に対して説明する。図12は本実施形態のリフレッシュアドレス発生器のセルフリフレッシュ終了条件を概略的に示すタイミング図である。図12を参照すると、−CASと−RAS信号がハイレベルに変わると、リフレッシュイネーブル信号PRFHBとセルフモード進入制御信号SMTR及びセルフリフレッシュイネーブル信号PSRASが次第に非活性化される。この時、図7の制御回路230はリセット信号RSTを発生する。これで、フリップフロップFFA0のリセット回路330内トランジスター821及び822が導通する。その結果、ノードN3はハイレベルに、そして、ノードN4はローレベルに各々リセットされる。
【0078】
続いて、−CAS信号が−RAS信号の前で、活性化され、CBRモードに進入すると、ノードN4上ローレベルの信号C0がローアドレスバッファー回路11内の最上位ビット位置のバッファーAB10に提供される。従って、セルフリフレッシュモードの最終サイクルのアドレスが3FDhであると、次のCBRモードの一番目サイクルでリフレッシュアドレス発生器300はローアドレスが7FEhではない3FEhを発生する。
【0079】
次に、続けるCBRサイクルで、アドレス発生器300は、前で記述したような方式で、アドレス7FEh、3FFh、7FFh、000h、400h、001h、…、7FDhをこの順番に発生することである。万一、CBRモードの一番目サイクルでローアドレス7FEhが発生すると、一つの周期のCBRモードの間にアドレス3FEhは発生されので、一つのワードラインが選ばれない。
【0080】
以上のように、セルフモードの終了区間で、ローアドレスの最上位ビットをリセットさせることにより、セルフモードの後のCBRモードの間に比選択されるワードラインが存在しない。
【0081】
最後に、メモリセルアレイが二つのメモリブロックBLK1及びBLK2で構成され、各ブロック当たり1024ワードラインが提供される場合において、お互いに相違したサイクルのCBR及びセルフリフレッシュモード各々がそして、それらが連続的に遂行される時、本発明のリフレッシュ回路により発生されるリフレッシングのためのアドレスシーケンスを例示すると次のようである。
【0082】
<CBRリフレッシュモードの間のローアドレスシーケンスの例>
第1例
000h、400h、001h、401h、002h、402h、…、3FFh、7FFh
第2例
2FDh、6FDh、2FEh、6FEh、2FFh、6FFh、…、3FFh、7FFh、000h、400h、…、2FCh、6FCh
【0083】
<セルフリフレッシュモードの間のローアドレスシーケンスの例>
第1例
000h(self entry cycle)、000h、001h、002h、…、3FFh
第2例
200h(self entry cycle)、200h、201h、202h、…、3FFh、000h、001h、…、1FFh
【0084】
<一つのCBRサイクル後で遂行されるセルフモードの間のローアドレスシーケンスの例>
第1例
000h(1CBR cycle)、400h(self entry cycle)、000h、001h、002h、…、3FFh、
第2例
2FFh(1CBR cycle)、6FFh(self entry cycle)、3FFh、001h、002h、…、3FEh、
【0085】
<セルフリフレッシュが遂行された後、1サイクルのCBRリフレッシュが遂行され、続けて、再びセルフリフレッシュが遂行される時、ローアドレスシーケンスの例>
第1例
000h(self entry cycle)、000h、001h、002h、…、3FFh、000h(1CBR cycle)、400(self entry cycle)、000h、001h、002h、…、3FFh
第2例
3FEh(self entry cycle)、3FEh、3FFh、000h、…、3FDh、3FFh(1CBR cycle)、7FF(self entry cycle)、300、301、302、…、3FFh、3FFh、000h、001h、…、3FEh
【0086】
【発明の効果】
以上のような本発明によると、一つの半導体メモリ装置で、相違したリフレッシュサイクルのリフレッシュモードが共に遂行された場合でも、該当モードでメモリ装置の全てのセルがリフレッシュされることができる。これで、本発明のリフレッシュ回路が半導体メモリ装置に適用されると、そのメモリ装置の消費電力をより減少させることができる。
【図面の簡単な説明】
【図1】 本発明の技術的な背景を示すブロック図である。
【図2】 典型的なリフレッシュアドレス発生器及びローアドレスバッファーの詳細な構成を示す図面である。
【図3】 異なるリフレッシュサイクルのリフレッシュモードから発生されるリフレッシュアドレス信号とこれにより選択されるワードラインを示す図面である。
【図4】 異なるリフレッシュサイクルのリフレッシュ動作が遂行される混合リフレッシュモードの一例のタイミング図である。
【図5】 異なるリフレッシュサイクルのリフレッシュ動作が遂行される混合リフレッシュモードの他の例のタイミング図である。
【図6】 本発明によるリフレッシュ回路の好ましい実施形態を示すブロック図である。
【図7】 図6のアドレシングモード制御器の詳細回路図である。
【図8】 図6に図示されたリフレッシュアドレス発生器の最下位ビット位置のフリップフロップの詳細な回路図である。
【図9】 図6に図示されたリフレッシュアドレス発生器の最下位ビット位置のフリップフロップを除いた余りのフリップフロップ各々の詳細回路図である。
【図10】 図6のリフレッシュ回路の例示的なCBRリフレッシュ動作を概略的に示すタイミング図である。
【図11】 図6のリフレッシュ回路の例示的なセルフリフレッシュ動作を概略的に示すタイミング図である。
【図12】 図6に図示されたリフレッシュアドレス発生器のセルフリフレッシュ終了条件を概略的に示すタイミング図である。
【符号の説明】
10:メモリセルアレイ
11:ローアドレスバッファー
30:リフレッシュ回路
100:セルフリフレッシュ(SR)周期発生器
200:リフレッシュ制御回路
203:CBRマスター
204:SR進入制御器
205:SRマスター
206:SR周期制御器
207:パルス発生器
208:アドレシングモード制御器
300:リフレッシュアドレス発生器
Claims (3)
- 複数のワードラインと、
ワードライン各々は複数のメモリセルと連結され、
所定サイクル数の第1リフレッシュモードとこのモードより小さいサイクル数の第2リフレッシュモードの周期中に前記ワードラインを選択するための、前記第1リフレッシュモード及び第2リフレッシュモードに対する各内部アドレスを発生する手段及び、
前記第1リフレッシュモードの間のアドレスシーケンスと前記第2リフレッシュの間のアドレスシーケンスが相違するように前記内部アドレスを発生する手段を制御する手段を含むが、
前記制御手段は、前記第1リフレッシュモードの間に前記内部アドレスの最上位ビットが最下位ビットとして使われるように前記内部アドレスを発生する手段を制御し、
前記制御手段は前記第2リフレッシュモードの1リフレッシュ周期の間に前記第2リフレッシュモードの初めサイクルのアドレスを少なくとも二回発生するように前記内部アドレスを発生する手段を制御する半導体メモリ装置。 - ローとカラムに配列された複数のメモリセルを持つ半導体メモリ装置を動作させる方法において、
第1サイクル数の第1リフレッシュモードの間に第1シーケンスの内部アドレスを発生するが、前記内部アドレスの最上位ビットをトグルさせる段階及び、
前記第1サイクル数より小さい第2サイクル数の第2リフレッシュモードの間に前記第1シーケンスと異なる第2シーケンスの内部アドレスを発生し、
前記第2シーケンスの前記内部アドレスを発生する段階は、与えられたリフレッシュ周期の間に前記第2リフレッシュモードの初めアドレスを少なくとも二回発生する段階を含む方法。 - 複数のワードラインと、
リフレッシュ動作を制御するためのリフレッシュ制御器と、
複数の単位カウンターを具備し、前記リフレッシュ制御回路の制御により定められたシーケンスのリフレッシュアドレスを発生するリフレッシュアドレス発生器と、
複数の単位バッファーを具備し、前記リフレッシュアドレスを次第に受け入れるためのローアドレスバッファー及び、
前記ローアドレスバッファーの出力をデコーディングして前記ワードライン中の少なくとも一つを選ぶためのローデコーダを含むが、
前記単位カウンター中、最下位ビット位置のカウンターが前記単位バッファー中の最上位ビット位置のバッファーと連結され、前記単位カウンター中の余りのビットは、前記単位バッファー中の余りのビットに、ビットの昇順/降順を同じくして各々連結され、
前記リフレッシュ制御器はセルフリフレッシュモードの1周期の間に初めアドレスを少なくとも二回反復して発生するように前記リフレッシュアドレス発生器を制御する半導体メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR199766535 | 1997-12-06 | ||
KR1019970066535A KR100276386B1 (ko) | 1997-12-06 | 1997-12-06 | 반도체메모리장치의리프레시방법및회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11242883A JPH11242883A (ja) | 1999-09-07 |
JP3936087B2 true JP3936087B2 (ja) | 2007-06-27 |
Family
ID=19526638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34755898A Expired - Fee Related JP3936087B2 (ja) | 1997-12-06 | 1998-12-07 | 半導体メモリ装置のリフレッシュ方法及び回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6002629A (ja) |
JP (1) | JP3936087B2 (ja) |
KR (1) | KR100276386B1 (ja) |
TW (1) | TW406267B (ja) |
Families Citing this family (53)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6122214A (en) * | 1998-03-23 | 2000-09-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
JP4056173B2 (ja) * | 1999-04-14 | 2008-03-05 | 富士通株式会社 | 半導体記憶装置および該半導体記憶装置のリフレッシュ方法 |
JP2002042463A (ja) * | 2000-07-21 | 2002-02-08 | Seiko Epson Corp | 半導体装置、そのリフレッシュ方法および電子機器 |
US6633952B2 (en) * | 2000-10-03 | 2003-10-14 | Broadcom Corporation | Programmable refresh scheduler for embedded DRAMs |
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KR100591760B1 (ko) | 2004-01-09 | 2006-06-22 | 삼성전자주식회사 | 가변 가능한 메모리 사이즈를 갖는 반도체 메모리 장치 |
TWI277983B (en) * | 2004-07-21 | 2007-04-01 | Samsung Electronics Co Ltd | Semiconductor memory device performing auto refresh in the self refresh mode |
KR100776737B1 (ko) | 2006-02-10 | 2007-11-19 | 주식회사 하이닉스반도체 | 반도체 메모리의 액티브 싸이클 제어장치 및 방법 |
KR100810060B1 (ko) | 2006-04-14 | 2008-03-05 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그의 구동방법 |
KR100858876B1 (ko) | 2007-06-29 | 2008-09-17 | 주식회사 하이닉스반도체 | 리프레쉬 모드를 갖는 반도체메모리소자 및 그의 구동 방법 |
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US11557331B2 (en) | 2020-09-23 | 2023-01-17 | Micron Technology, Inc. | Apparatuses and methods for controlling refresh operations |
US11222686B1 (en) | 2020-11-12 | 2022-01-11 | Micron Technology, Inc. | Apparatuses and methods for controlling refresh timing |
US11462291B2 (en) | 2020-11-23 | 2022-10-04 | Micron Technology, Inc. | Apparatuses and methods for tracking word line accesses |
US11264079B1 (en) | 2020-12-18 | 2022-03-01 | Micron Technology, Inc. | Apparatuses and methods for row hammer based cache lockdown |
US11482275B2 (en) | 2021-01-20 | 2022-10-25 | Micron Technology, Inc. | Apparatuses and methods for dynamically allocated aggressor detection |
US11600314B2 (en) | 2021-03-15 | 2023-03-07 | Micron Technology, Inc. | Apparatuses and methods for sketch circuits for refresh binning |
US11664063B2 (en) | 2021-08-12 | 2023-05-30 | Micron Technology, Inc. | Apparatuses and methods for countering memory attacks |
US11688451B2 (en) | 2021-11-29 | 2023-06-27 | Micron Technology, Inc. | Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63155494A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | 擬似スタテイツクメモリ装置 |
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-
1997
- 1997-12-06 KR KR1019970066535A patent/KR100276386B1/ko not_active IP Right Cessation
-
1998
- 1998-10-12 TW TW087116867A patent/TW406267B/zh not_active IP Right Cessation
- 1998-12-07 US US09/206,683 patent/US6002629A/en not_active Expired - Lifetime
- 1998-12-07 JP JP34755898A patent/JP3936087B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6002629A (en) | 1999-12-14 |
KR100276386B1 (ko) | 2001-01-15 |
KR19990047956A (ko) | 1999-07-05 |
TW406267B (en) | 2000-09-21 |
JPH11242883A (ja) | 1999-09-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060314 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060614 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060619 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060824 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070227 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070322 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |