TW406267B - Refreshing method for a semiconductor memory device and a circuit therefor - Google Patents

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經濟部智慧財產局員工消費合作社印製 H 1^5 9p 補充 - Lf 1 . doc/002 406 7 W8 67號說明書修TF苜 R7 修正日期89/5/15 五、發明說明（zy) 圖式標號之簡里說明 10 記憶體胞陣列 11 列位址緩衝器 12 行位址緩衝器 13 列位址解碼器 14 行位址解碼器 15 資料輸入暫存器 16 資料輸出暫存器 17 感測放大器 18 輸入/輸出蘭電路 20 晶片控制電路 30 更新電路 31 更新計時器 32 更新控制電路 33 更新位址產生器 200 更新控制電路 201 ,202緩衝器 203 CBR模式主控器 205 更新模式主控器 204 (SR)自我更新進入控制器 206 自我更新週期控制器 207 脈衝產生器 208 定址模式控制器 300 更新位址產生器 210 第一電路 220 第二電路 230 第三電路 51,54,61,65 NAND 閘 52,69,71 NOR 閘 53,5 5,56,63,66,67,68,70,72,73 反相器 81 延遲電路 82 XOR閘 310 主樸式栓扣正反器電路 320 開關電路 330 重置電路 801,803,804,806,808,809,813,814,816,817,81 8 反相器 802,805，81 2,81 5,816,902,905,907,910,912,91 5 轉移閘 819,820,821,822 電晶體 901,903,904,906,908,909,913 反相器 28-1 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） 裝--------訂---------線 3 95 9pif.d〇c/〇〇8 406267 A7 ___________________B7_ 五、發明説明（I ) 本發明是有關於一種半導體記憶元件，且特別是有 關於一種更新方法，用來更新具有自我更新模式之動態 隨機存取記億體，以及一種用來執行此更新方法的電 路。 爲了要了簡本發明背後所蘊含的技術領域背景，在 第1圖中繪示出目前動態隨機存取記憶體（dynamic random access memory，以下簡稱DRAM)的整體架構排 列方式。DRAM包含一用以儲存資料的記億體胞陣列1〇 (未繪示出）；一列位址暫存器11，用以接收m位元的列 位址；一行位址暫存器12，用以接收η位元的行位址； 一列位址解碼器13，用以選擇記憶胞陣列的字元線（未 繪示出）；一行位址解碼器14，用以一將被存取的記憶 胞陣列中的一預定行位址；資料接收暫存器15，用以接 收資料；以及資料輸出暫存器16,用以提供資料。DRAM 也包含一感測放大器17,其連接到記憶胞陣列的位元線 (未繪示出）上，並且能夠將從所選擇的的記憶胞讀取資 料並將資料放大；一輸入/輸出閘電路1 8，用以根據行 解碼器Μ的輸出，選擇性地將記憶胞陣列的位元線連 接到資料輸入與輸出暫存器15、16 ;以及一晶片控制電 路20，用以控制記憶胞陣列之週邊元件的操作。 因爲一個DRAM之記憶胞包括一選擇電晶體與一資 料儲存電容器，所以DRAM被廣泛用做於半導體記憶裝 置，其適於增加在一半導體基底的積集密度。然而，經 由DRAM中儲存電容器與選擇電晶體所產生的電荷漏電 4 本紙張尺度適州中國國家;^率（CNS ) Λ4規格（210X297公釐） 一 " -----*------ (讳先閱讀背面之注意事項再填寫本頁) 、1Τ 麫浐部屮"i?^'^h-T"於合竹"卬 y 406267 at 3959pif.doc/008 . 五、發明説明（7 ) 流，將使得對DRAM之記憶胞重新充電的週期性更新操 作（refresh operation)成爲不可或缺的操作。 因此，如第1圖所顯示’ DRAM更包括更新電路30 ’ 其用來以儲存在記憶胞中的資料訊號週期性地被感測放 大器Π放大與重新將資料寫入記憶胞之中的方式，做 爲調整記憶胞之更新操作。更新電路30包括一更新計 時器31，用以產生週期性更新操作的時脈訊號；一更新 控制電路32，用以依據時脈訊號來控制與記憶元件之更 新相關的操作；以及一更新位址產生器33，用以在更新 控制電路32得控制下產生內部更新位址。 在已知的方法之中，已經有許多腫更新DRAM記憶 胞的更新方法是被廣泛使用的。以下將簡單說明基本且 主要的記憶體更新方法。 首先，僅列位址觸發更新方法（row address strobe only refresh，RAS only refresh)，或稱 ROR 方法。ROR 方法 係當一行位址觸發（column address strobe，CAS)訊號維 持在一預充電的準位時，僅僅藉由啓動RAS訊號來進行 記憶胞的更新操作。在ROR模式之下，記億體元件對 個別的更新操作適於從外部接收更新位址，並且在個別 的更新操作期間，連接到記憶體元件的位址匯流排無法 做爲其他用途。 至於第二種更新方法，稱爲CBR(CAS before RAS) 更新方法，也被廣泛用來進行記憶胞之更新操作。當記 憶胞在正常操作期間被存取時，外部供應的RAS訊號在 5 (請先閱讀背面之注意事項再填寫本頁) 東- 、1Τ 本紙張尺度通川中國國家標準（CNS > A4規格（210X297公釐） 3959pif.doc/008 406267 A7 B7 五、發明説明（6) C AS訊號啓動之前先被啓動，其中CAS訊號亦由外部 所供應。但是，在CBR更新模式下，爲了要確認進入CBR 更新模式，CAS訊號應如第4圖所示一般，在優先於RAS 訊號被啓動。也就是說，在RAS訊號下降到低準位前， CAS訊號就要先降到低準位，如此方能具備執行更新操 作的能力。更新位址係藉由裝置於DRAM中的更新位址 產生器33在DRAM內部所產生的，並且從外部來控制 更新位址產生器33是不可能的。 再者，爲了要降低在更新操作期間的電流消耗量， 大部分的DRAM都具有自我更新模式（self refresh mode)。自我更新模式的起始週期與CBR更新週期是相 同的。然而，請參考第4圖，假如在一預定的週期（如1〇〇 /zs)期間，CAS與RAS兩個觸發訊號均同時被啓動（亦 即都在低準位）的話，自我更新操作便被執行以讀取出儲 存在所有記憶胞中的資料，並且將其放大，這便導致放 大的資料訊號會被重新儲存於記億胞中。在此操作期 間，正常操作（如讀出與寫入操作）將被中斷。DRAM中 的更新計時器31與更新位址產生器33,以其本身的時 脈訊號而非外部的時脈訊號來自動地執行所需的更新操 作。一般而言，因爲自我更新模式的更新時間週期會設 定成比其他不同的更新模式有較長的時間（亦即自我更新 時間週期被設定成128ms或更長’而CBR模式更新週 期則設定成1 6ms)，故在更新操作期間電流的消耗會相 對地降低。 6 本紙张尺度通Λ】肀國國家標準（CNS ) Λ4規格（2丨0X297公趁） (誚先閱讀背面之注意事項再功寫本頁) 裝· 訂 406267 A? 3959pif.doc/008 B7 五、發明説明（4 ) 這類型的記憶體更新技術被接露於美國專利地 4,809,233 號、第 4,939,695 號以及第 5,3 1 5,557 號。 要更新記憶胞陣列所有列的時間週期，亦即，從記 憶胞陣列的某一列的更新操作到下一列（亦即某一特定列 的相鄰列）的更新操作的時間間隔，一般係稱爲一更新週 期。例如，在一個由2048列X512行X16位元所構成 的十六百萬位元DRAM記憶胞陣列，假設用來更新耦接 到同一列上的5 I2個記憶胞所需要的最大時間間隔（亦即 更新週期）爲128ms的話，在時間間隔128ms期間，2048 列會被循序更新。在此例中，週期間的時間間隔，即更 新時脈週期大約爲62.5/zs (=128ms/2048)，且藉此在每 一給定的時間間隔62.5# s內，一個更新週期（如80〜200ns) 可以被執行完成。 第2圖繪示更新位址產生器3 3與第1圖中列位址緩 衝器11的詳細組態圖。參考第2圖，更新位址產生器33 包括m-位元的二進位連波計數器，其由正反器FF0到 FFm-1串接所構成。更新位址產生器33產生m-位元的 更新位址C0到Cm-Ι。最小位元（LSB)之正反器FF0從 更新控制電路32接收LSB控制脈衝訊號CNTP，並且 產生LSB位址訊號C0與其互補訊號CT0。下一個較高 位元的正反器FF1接收訊號CT0，並產生一較高位元的 位址訊號CT1以及其互補訊號CT1。所以同理可知，其 餘的正反器FF2到FFm-Ι分別從較低位元的正反器接收 互補位址訊號，並且產生一對應之位元位址訊號以及其 7 (誚先閱讀背面之注意事項再Μ寫本頁) 裝·

、1T 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 4〇6267A7 3 9 5 9p i f . do c/ 0 0 8 D- D / 五、發明説明（t ) 互補位址訊號。 更新控制電路32藉由位址輸出控制訊號PRCNT來 控制正反器FF0到FFm-1，使得m-位元更新位址C0〜Cm-1 可以從正反器FF0〜FFm-1推向列位址緩衝器1 1。從正 反器FF0〜FFm-1輸出之位址位元訊號C0〜Cm-Ι分別輸 入到列位址緩衝器11中相對應的緩衝器AB0〜ABm-1。 一般而言，雖然在單一 DRAM中可以實行多種的更 新模式，其分別具有不同的更新時間（例如4〜256ms)， 但是所有更新模式均提供相同的更新週期。然而最近， 嘗試著藉由使自我更新模式的週期小於其他更新模式（如 CBR更新模式）的週期來降低自我更新電流，使得可以 得到低功率消耗形式的記憶體元件。 第3圖繪示產生的更新位址訊號以及在CBR更新模 式和自我更新模式下被位址訊號所選擇的字元線之間的 關係，其假設在CBR更新模式與自我更新中每一更新週 期的週期對應數目分別爲2K與1K。爲了方便解釋，如 第3圖所示，假設記憶體陣列10包含兩個記憶體區塊 BLK1與BLK2,在此總共具有2X 1024個的列與字元線， 最少有11個位元RA0~RA10的列位址需要用來更新所 有的字元線。 在2K週期的CBR更新模式，如第3圖的上部所顯 示，更新位址產生器33循序產生內部更新位址000h (=00000000000)到 7FFh (=11111111111)。藉此，兩個 記憶體區塊BLK1與BLK2之字元線WL0〜WL2047便循 8 本!队張尺度適用肀國國家標準（ CNS ) A4規格（210X297公釐） (誚先閱讀背面之注意事項再读寫本頁) -

、1T 406267 3959pif.doc/008 ______—_____B7 _ 五、發明説明（G) 序被選取。另一方面而言，ικ週期的自我更新模式，如 第3圖的下部所示，更新位址產生器33循序產生位址 OOOh ( = 00000000000)到 3FFh (=01111111111)，用以依 序選擇每一對字元線 WL0與WL1024、WL1與 WL1025、…、WL1023與WL2047。也就是說，在後一 模式中的每一更新週期，一對字元線同時被選取。 然而，在自我更新模式之更新週期小於CBR更新模 式的更新週期的條件之下，當（1)僅由自我更新操作被執 行時，（2)在至少一個CBR更新操作週期被執行完成材 質型自我更新操作時，以及（3)在一自我更新操作與至少 一 CBR更新操作週期順序被完成後，再執行另一個自我 更新操作時，將至少有一列或字元線在預定的自我更新 週期期間因爲下列的理由而無法被選取，使得在記憶元 件中的對應記憶胞處於一非更新狀態。 爲了方便解釋，假設2K週期的CBR更新操作與1K 週期的自我更新操作將依序被執行，且更新位址產生器 33的起始位址被設定爲OOOh。如前所述，爲了在某一 特定半導體記憶元件中改變更新模式，需要事先至少執 行一次CBR更新週期。也就是說，當CBR更新操作被 啓始化，且CAS與RAS觸發訊號在一預定的時間期間（如 1〇〇/is或更長）之內保持在低準位，記憶體元件的更新 模式會切換到自我更新模式。因爲1K之自我更新模式 的開始週期與2K之CBR更新模式的開始週期是相同 的，藉由更新位址產生器33的起始位址000h，第3圖 9 ---Γ------表-- I- ("先閱讀背面之注意事項再域寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 406267 a7 3959pif.doc/008 B7 五、發明説明（；）） C"先閱讀背ώ之注意事項再續寫本頁) 中的記憶體區塊BLKl的第一位元線WLO被選取。接著， 接續的自我更新週期會被執行，並且更新位址產生器33 會依序產生位址〇〇lh、002h、…、3FFh。因此，字元線 對 WL0 與 WL1024、WL1 與 WL1025、…' WL1 023 與 WL2047會輪流被選取。因此，區塊BLK2的第一個位 元線WL1024在1K的自我更新週期期間便不會被選取， 但是在接下來的自我更新週期期間，字元線W1024便可 以被選取。 如第4圖所繪示，假如2K之CBR更新的一個週期 被執行，之後在執行1K的自我更新週期的話，記憶體 區塊BLK2爭的第一與第二字元線WL1024、WL1025便 不被選取。 再者，如第5圖所示，假如1K的自我更新週期、一 個2K的CBR更新週期以及另一個1K的自我更新週期 依序執行的話，區塊BLK2的字元線WLl〇24在第一個 自我更新週期中不會被選取，區塊BLK1的字元線 WL1021在CBR更新週期中不會被選取，以及區塊BLK1 的字元線WL 1 022在第二自我更新週期中不會被選取。 由上述可以了解，當CBR更新模式與較小更新週期 的自我更新模式循序在單一記憶體元件中被執行時，至 少有一列或一個字兀線在給定的更新時間週期之內不會 被選取，並且非更新狀態的記憶胞有可能存在。 因此本發明的目的是在提供一種更新方法與一種電 路，其具有在單一半導體記憶體元件中’分別執行具有 本紙張尺度適/1] t國國家標準（CNS ) Α4規格（210X297公釐） 3959pif.doc/008 406267 A7 B7 五、發明説明（及） 不同更新週期的多種更新模式。 本發明的另一目的是在提供一種更新方法與電路， 即使在不同更新週期的更新模式循序被執行的情形之 下，在個別的更新模式下也能夠更新一半導體記憶體元 件中的所有記憶胞。 本發明的在一目的是提供一種更新方法與電路，其 能夠在一半導體記憶體元件中執行CBR更新模式與自我 更新模式，其中自我更新週期的更新週期小於CBR更新 模式的更新週期。 根據本發明之一觀點，提供一種半導體記憶體元件， 包括一記憶胞陣列，其排列成具有多數行與列所構成的 陣列；一用以產生內部位址的裝置，其能夠在至少兩個 不同的更新週期的更新模式中選擇列；以及一裝置，其 用來控制內部位址產生裝置，以及用來在與各更新模式 改變無關的個別更新模式的對應更新時間週期期間選擇 所有的列。 根據本發明之另一觀點，提供一種半導體記憶體裝 置，包括複數個字元線；一用以產生內部位址的裝置， 其能夠在一第一預定更新週期的一第一更新模式與一第 二預定更新週期的一第二更新模式期間之內選擇列，其 中第二預定更新週期被設定成小於第一預定更新週期； 以及一裝置，用以控制內部位址產生裝置，係以第一更 1 m Hr n —· I I I". - ϋ — 8 --- - I 丁 0¾ 、T i I - (誚先閲讀背面之注意事項再"寫本頁) 新模式的位址序列不同於 式來達成。 更新模式的位址序列的方 本紙張尺度適州中國國家標準（CNS ) A4規格（210X297公釐） 3959pif.doc/008 406267 B7 五、發明説明（β ) 根據本發明的再一觀點，提供一種用來操作半導體 記憶體元件的新方法，記憶體元件包括沿著複數個行列 所排成的記憶胞。此方法包括：在第一更新模式期間， 產生第一順序的內部位址；在第二更新模式期間，產生 第二順序的內部位址；第二順序相異於第一順序。 根據本發明的再另一觀點，提供一種用來操作半導 體記憶體元件的新方法，記憶體元件包括沿著複數個行 列所排成的記憶胞。此方法包括：在第一預定更新週期 的第一更新模式期間，產生第一順序的內部位址；在第 二預定更新週期的第二更新模式期間，產生相異於第一 順序之第二順序的內部位址，其中第二預定更新週期被 設定成小於第一預定更新週期。 根據本發明之方法與元件的特徵，其可以實施於動 態隨機存取記憶體（dynamic RAM)或擬靜態隨機存取記 憶體（pseudo-static RAM)上。 爲讓本發明之上述目的、特徵、和優點能更明顯易 懂，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下： 圖式之簡單說明： 第1圖繪示本發明之技術背景的方塊圖； 第2圖繪示習知之更新位址產生器與列位址緩衝器 之詳細構造的電路圖； 第3圖繪示一種示意圖，其顯示在不同的更新週期 之更新模式中所產生的更新位址訊號與被更新位址訊號 (請先閱讀背面之注意事項再瑣寫本頁) 、-口 r 本紙張尺度適fl]中國國家標準（CNS ) A4規格（210X297公釐） 406267 A7 3959pif.doc/008 n_ D / 五、發明説明（卜） 所選擇的字元線之間的關係； 第4圖繪示一種時序圖，其顯示用來執行不同更新 週期的更新操作的一個複雜更新模式的例子； 第5圖繪示一種時序圖，其顯示用來執行不同更新 週期的更新操作的一個複雜更新模式的另一例子； 第6圖繪示根據本發明之更新電路的一較佳實施例 的方塊圖； 第7圖繪示第6圖中之定址模式控制器的詳細電路 圖； 第8圖繪示第6圖中之更新位址產生器中最小位元 的正反器的詳細電路圖； 第9圖繪示第6圖中之更新位址產生器中除了最小 位元的正反器外其餘正反器的詳細電路圖； 第10圖繪示一示意的時序圖，用以顯示在第6圖之 更新電路中的一示範性CBR更新操作； 第11圖繪示一示意的時序圖，用以顯示在第6圖之 更新電路中的一示範性自我更新操作；以及 第12圖繪示一示意的時序圖，用以顯示在第6圖之 更新位址產生器的自我更新完成條件。 實施例 第6圖繪示依照本發明之更新電路的較佳實施例。 請參考第6圖，根據本實施例之半導體記憶體元件包括 一更新電路，其能夠在不同的增量順序中產生更新位 址，並且能夠在至少兩種不同更新週期的更新模式之下 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (誚先閱讀背面之注意事項再填寫本頁)

、1T 406267 3959pif.doc/008 五、發明説明（（1 ) 更新半導體記憶元件中的所有記憶胞，即使各個更新模 式係連續被執行。更新電路包括一自我更新計時器100、 一更新控制電路200以及一更新位址產生器300。 自我更新計時器1〇〇可以由二進位計數器構成，並 且根據一由自我更新控制電路200所輸入之自我更新模 式進入控制訊號SMTR來操作。計時器100產生一對應 到的給定自我更新週期的一自我更新週期脈衝訊號Q2。 更新控制電路200包括緩衝器201與202，用以分 別接收RAS與CAS觸發訊號；一 CBR模式主控器（CBR master)，用以接收緩衝器201與202之輸出訊號PR與 PC，並且藉由偵測CBR更新模式而產生一更新致能訊 號PRFHB。控制電路200更包括一自我更新進入控制器 (self refresh entry controller)204，用以產生一自我更新 模式進入控制訊號SMTR，當在一預定的時間週期期間 之內，來自CBR模式主控器203的更新致能訊號PRFHB 被啓動時，將半導體記憶體元件由CBR更新模式改變成 爲自我更新模式；以及一自我更新模式主控器205，用 以根據週期脈衝訊號Q2與自我更新模式進入控制訊號 SMTR來產生自我更新週期脈衝訊號Q2的延遲訊號 SRFHP與自我更新致能訊號PSRAS。 更新控制電路200更包括一自我更新週期控制器 206,用以根據自我更新致能訊號PSRAS與延遲自我更 新週期脈衝訊號SRFHP，產生一自我更新週期控制訊號 SRSP ; —脈衝產生器207，用以根據緩衝器201的輸出 本紙張尺度通用中國國家標準（CNS ) A4規格（210X297公瘦） (誚先閱讀背面之注意事項再"'寫本頁)

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3959pif.d〇c/008 406267 L B / 五、發明説明（（v) 訊號PR與自我更新週期控制訊號SRSP產生一更新驅 動脈衝（refresh driving pulse) PRD;以及一定址模式控 制器208，用以藉由結合自我更新計時器100之自我更 新週期脈衝訊號Q2、自我更新週期脈衝訊號Q2之半頻 訊號Q3、CBR模式主控器203輸出之更新致能訊號 PRFHB、自我更新模式主控器205輸出之自我更新致能 訊號SRFHP以及脈衝產生器207輸出之更新驅動脈衝 PRD，來產生一適用於CBR更新模式或自我更新模式之 更新位址。 更新位址產生器300包括m-位元二進位連波計數 器。計數器係由m個單位計數器所構成，例如，將正反 器FFA0〜FFAm-1串接在一起。更新位址產生器300產 生m-位元更新位址C0〜Cm-1。如圖所示，最小位元（least significant bit，LSB)之正反器FFA0從更新控制電路200 接收LSB控制脈衝訊號CNTP，並產生最小位元位址訊 號C0與其互補訊號CT0。相鄰之上一位元的正反器FFA1 接收訊號CT0,並產生相對應的位址訊號C1與其互補 訊號CT1。以此相同的方法，其餘的正反器FFA2、FFA3、... 與FFAm-1分別接收相鄰之較低位元的正反器位址訊號 的互補訊號，並產生對應的位址訊號與其互補訊號。正 反器FFA0〜FFAm-Ι的輸出C0〜Cm-Ι分別輪流供給位址 緩衝器11中的緩衝器ABm-1、ABO、AB卜...與Abm-2。 也就是說’在更新位址產生器3 0 0中，最小位元之正反 器FFA0連接到列位址緩衝電路11中的最高位元（most I 5 本紙張尺度制彳，關家縣（CNS ) Α4· ( 2】GX297公楚) ' (讀先閱讀背面之注意事項再填寫本頁) 袭-

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A A7 A7 3559pif.doc/008 B7 五、發明説明（P) significant bit，MSB)緩衝器Abm-l，且相鄰之較高一位 元的的正反器FFA1連接到列位址緩衝器11中的最低位 元的緩衝器ABO。剩餘的正反器FFA2〜FFAm-1則分別 連接到剩餘的緩衝器AB 1〜Abm-2。 由正反器FFAO〜FFAm-1輸出的m位元更新位址 C0〜Cm-Ι而供給列位址緩衝器11係由位址輸出控制訊 號PRCNT所控制。由正反器FFAO〜FFAm-1所輸出之位 元位址訊號CO、C1、…與Cm-Ι則分別傳送給列位址緩 衝電路11中相對應的緩衝器Abm-2、ABO、AB1、...與 ABm-2，這與第3圖所示之習知技術是不相同的。歹{|位 址緩衝電路11供應m-位元列位址RAO〜RAm-1，並藉此 將一預定被選擇的字元線致能。 第7圖顯示第6圖的定址模式控制器2008的詳細電 路圖。參考第7圖，定址模式控制器208包括一第一電 路210，用以接收更新驅動脈衝PRD、自我更新致能訊 號PSRAS與更新致能訊號PRFHB，並且產生位址輸出 控制訊號PRCNT。第一電路210包括NAND閘51與54、 NOR閘52與反相器S3、55與56。地址模式控制器2008 更包括一第二電路220，用以接收更新計時器1〇〇之輸 出Q2與Q3、自我更新致能訊號PSRAS與位址輸出控 制訊號PRCNT，並且產生LSB控制脈衝訊號CNTP。第 二電路220包括NAND閘61與65，轉移閘62，電晶體 64，反相器 63、66、67、68、70、72 與 73，以及 NOR 閘69與7卜定址模式控制器208也包括一第三電路230， _ 16 本^^^國國家標準（CNS) A爾（2丨〇χ 297公楚)--- {請先閱讀背面之注意事項再镇寫本頁} 、裝· -* 406267 at 3959pif.doc/008 ___________B7_ 五、發明説明（（4 ) 用以依據自我更新致能訊號PSRAS產生一重置訊號 RST。第三電路230包括一延遲電路81與一XOR閘82。 電路210、22〇與230在下文中會有更詳盡的說明。 第8圖係第6圖所示之更新位址產生器300中的最 低位元的正反器FFA0的詳細電路圖。在圖式中，正反 器FFA0包括一主樸式栓扣正反器（master-slave toggle flip flop)電路310，一開關電路320與一重置電路330。 正反器電路3 10包括反相器801、803、804、806、808、 809、813、814 與 816，以及轉移閘 802、805、812、815 與〖16。開關電路320包括反相器817與818，以及電 晶體819與820。重置電路33 0包括電晶體821與822。 在正反器FFA0中的主樸式栓扣正反器，當LSB控 制脈衝訊號CNTP在高準位或邏輯1狀態時，轉移閘802 與810會打開並且在節點N1栓扣住訊號（標示爲S_N1)， 同時，反相器808與809會在節點N2閂鎖住訊號（標示 爲S_N2)。另一方面，當脈衝訊號CNTP在低準位或邏 輯〇狀態時，轉移閘805與807會打開而使反相器803 與804致能，藉以閂鎖住訊號s_m，在同時間訊號S_N1 經由節點N2被轉移到節點N3。再者，當位址輸出控制 訊號PRCNT在低準位時，轉移閘812會打開使得節點 N3之訊號（S_N3)被反相成訊號（IS_N3)，並經由反相器 813被栓所在節點N4上。但是，當位址輸出控制訊號 PRCNT爲高準位時，轉移閘815會打開使得節點N4之 訊號（S_N4)被輸出做爲更新位址的最低位元C0。訊號C0 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ("先閱讀背面之注意事項再填寫本頁) 裝·

、1T 406267 A7 3959pif.doc/008 •___________________BZ__ 五、發明説明（β ) 並傳送到列位址緩衝器11中的最高位元緩衝器ABm-1。 在開關電路320中，當自我更新致能訊號PSRAAS 在低準位時，電晶體819便導通。因此，在節點N3的 訊號S_N3便經由節點N6輸出，做爲位址訊號C0之互 補訊號CT0。另一方面來說，當自我更新致能訊號PSRAS 爲高準位時，電晶體819便關閉而電晶體820導通。因 此，LSB控制脈衝訊號CNTP經由節點N5與N6輸出， 做爲訊號CT0。如前所述，訊號CT0被轉移到下一位元 的正反器FFA1。 在重置電路330中，當從定址模式控制器208之控 制電路230所輸入之重置訊號RST爲高準位時，電晶體 821與822會導通。藉此，節點N2之訊號S_N2與節點 N4之訊號S_N4分別被重置到低準位與高準位。重置操 作對跳離自我更新模式是必須的，在下文會有更詳細的 說明。 第9圖係繪示第6圖之更新位址產生器300中除了 最低位元的正反器FFA0外，其餘各個正反器FFA1、 FFA2、…與FFAm-1的詳細電路圖。如圖所示，正反器 FFA1、FFA2、…與FFAm-1均由主樸式栓扣正反器所構 成。每一個正反器FFAi (在此i=l，2,_..，m-l)中的輸入節 點N15接收鄰近較低位元之正反器FFAi-1的輸出訊號 CTi-I。例如，正反器FFA1中的節點N15接收正反器FFA0 之輸出訊號CT0。 在正反器FFAi中，當鄰近之低位元的輸出訊號CTi-1 本紙張尺度適州中國國家標準（CNS ) A4規格（210X297公釐） - -I It —II ί· ί - - n^i 1^1 ^^^1 t I- (誚先閱讀背面之注意事項再填寫本頁) 訂 3959pif.doc/008 406267 A7 B7 五、發明説明（) ---*-------^叙— I · ("先閱讀背面之注意事項再續寫本頁) 爲高準位時，轉移閘902與910便打開以栓扣柱節點Nil 之訊號S_N11，並且在同時，節點N12之訊號S_N12被 反相器908與909栓鎖住。另一方面，當鄰近之低位元 的輸出訊號CTi-Ι爲低準位時，轉移閘905與907便打 開使得訊號S_N11被反相器903與904栓鎖住，並且在 同時，經由節點N12被轉移到節點N13。 再者，當位址輸出訊號PRCNT在低準位時，轉移閘 912打開且由訊號S_N3所反相的訊號IS_N3便被閂鎖 在節點N14。但是，在此時，轉移閘915會關閉使得訊 號IS_N3不會被轉移到在列位址暫存器電路11中相對 應的位址暫存器ABi-Ι。另一方面來說，位址輸出控制 訊號PRCNT在高準位時，轉移閘915會打開使得在節 點N14的訊號IS_N13被轉移到對應的暫存器Abi-Ι。 爲了說明方便，如第3圖所示，假設記憶胞陣列10 包括兩組記憶體區塊BLK1與BLK2,且每一記憶體區 塊均包括1024條字元線：對此兩組記憶體區塊而言， 總字元線的數目爲2048條。在此例中，可以了解的是 最低的11-位元列位址RA0〜RA10與其相對應的電路對 計憶體之更新操作勢必需的。 <<CBR更新模式》 第10圖係一時序圖，用以示意地說明在上述條件之 下，第6圖之更新電路的2K之CBR更新操作。接著， 請參考第6圖到第1 0圖，根據本實施例，上述之更新 模式的更新電路的操作將被詳細描述，在此假設在十一 本紙張尺度適扣中國國家標準（CNS ) A4規格（210X297公釐） 406267 3959pif.doc/008 五、發明説明（（1 ) 個正反器FFAO、FFAl、…與FFA10中的節點N1〜N3與

Nil〜N13均被預設爲高準位。 首先，在CAS與RAS觸發訊號均維持在高準位的 週期期間，更新致能訊號PRFHB與LSB控制脈衝訊號 CNTP係維持在高準位，而其他的之自我更新致能訊號 PSRAS與位址輸出控制訊號PRCNT爲維持在低準位。 在此時，開關電路320依據低準位的自我更新致能訊號 PSRAS將節點N3電性連接到節點N6。因此，高準位的 訊號S_N3經由節點N6輸出並且做爲訊號CT0。依據位 址輸出控制訊號PRCNT，轉移閘812開啓使得訊號S_N3 的互補訊號（亦即低準位的訊號IS_N3)被閂鎖在節點 N4。但是，因爲\轉移閘815係在關閉狀態，低準位的 訊號S_N4便被閂鎖在節點N4而不輸出給位址暫存器 AB10。再者，LSB控制脈衝訊號CNTP係在高準位，轉 移閘802與810係開啓，且轉移閘8〇5與8〇7關閉。因 此，節點1的訊號S_N1被栓扣柱並且轉態爲低準位， 節點N2的高準位訊號S_N2則被反相器808與809閂鎖。 接著，當CAS觸發訊號在RAS觸發訊號之前被啓 動時，更新致能訊號PRFHB會降至低準位。在此時， 如更新致能訊號PSRAS持續維持在低準位時，節點N3 與N6便被開關電路320以電性耦接在一起。在定址模 式控制器208中的控制電路210供應高準位的位址輸出 控制訊號PRCNT給更新位址產生器3 00。因此’轉移閘 812便關閉且轉移閘815開啓使得在節點N4的訊號S_N4 20 -------,---卜袭— • , (誚先閱讀背面之注意事項再硪窍本頁) 訂

A 本紙張尺度適扣中國國家標準（CNS ) Α4規格（210X297公釐） 406267 3959pif.doc/008 五、發明説明（(《） (亦即C0)輸出給列位址暫存電路11中的最高位元之暫 存器AB 1 0。 同時，當控制電路220中的NAND閘65的輸出爲 高準位時’ NOR閘71的輸出會下降到低準位。因此， 控制電路22〇輸出低準位的LSB控制脈衝訊號CNTP。 因此 < 轉移閘801與810便關閉且轉移閘805與807爲 開啓，使得在節點N1的訊號S_N1被反相器803與806 閂鎖住，且在同時轉移到節點N3與N6。 除了個別的正反器FFA1、FFA2、...與FFA10係依 據其相鄰較低位元的輸出訊號<^-1(在此丨=1,2，...，或10) 而非LSB控制脈衝訊號CNTP外，其餘的正反器FFA1、 FFA2、…與FFA10以上述所說明的相同的方法操作。因 此，爲了簡化說明，關於其餘正反器更多的解釋將被省 略。 最後，在2K的CBR更新模式中，如第10圖所示， 更新位址產生器300輪流產生更新位址000h, 001h, 401h,…，3FFh與7FFh，在寫入順序中，字元線WL0, WL1024, WL1, WL1025, WL2, WL1026,..., WL1023 與 WL2047便被選擇。這是因爲正反器FFA0的輸出C0提 供給最高位元的位址暫存器AB10。 «自我更新模式》 第11圖係一時序圖，用以示意地說明第6圖中之更 新電路的1K的自我更新操作。接著，參考地6圖到第9 圖，依據本發明之實施例在更新模式中的更新電路的操 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (誚先閱讀背面之注意事項再填寫本頁) 裝

,1T 3959pif.doc/008 4062β^77 五、發明説明（Θ ) 作將被詳細敘述，在此假設各個正反器中的節點N1到 N3與Nil到N13被預設爲高準位。在此可以了解的是 最低的10-位元列位址RAO〜RA9與其相對應的電路對計 憶體之更新操作勢必需的。 首先參考第1】圖，在CAS與RAS觸發訊號均維持 在高準位的週期期間，更新致能訊號PRFHB與LSB控 制脈衝訊號CNTP係維持在高準位，而更新驅動脈衝訊 號PRD、自我模式進入控制訊號SMTR、自我更新致能 訊號PSRAS、自我更新週期控制訊號SRSP與位址輸出 控制訊號PRCNT爲維持在低準位。在此時，第8圖的 開關電路320，如同CBR更新模式，依據自我更新致能 訊號PSRAS將節點N3電性連接到節點N6。因此，高 準位的訊號S_N3經由節點N6輸出並且做爲訊號CT0。 依據位址輸出控制訊號PRCNT，轉移閘812開啓使得訊 號S_N3的互補訊號（亦即低準位的訊號IS_N3)被閂鎖在 節點N4。但是，因爲轉移閘815係在關閉狀態，低準位 的訊號S_N4便被閂鎖在節點N4而不輸出給位址暫存器 AB10。再者，LSB控制脈衝訊號CNTP係在高準位，轉 移閘802與810係開啓，且轉移閘805與807關閉，使 得節點1的訊號S_N1被栓扣柱並且轉態爲低準位，節 點N2的高準位訊號S_N2則被反相器808與809閂鎖。 接著，當CAS觸發訊號在RAS觸發訊號之前被啓 動時，更新致能訊號PRFHB會降至低準位，如CBR更 新模式一般。在此時，如更新致能訊號PSRAS持續維 22 氏張尺度適用中國國家標率（CNS ) A4規格（210X29?公釐） —~— (誚先閱讀背面之注意事項再稹寫本頁) 、裝-

*1T 3 9 5 9p i f . doc /0 0 8 4〇Q26%i B7 五、發明説明（W ) 持在低準位時，但是更新驅動脈衝訊號PRD與位址輸出 控制訊號PRCNT便轉態到高準位。因此，轉移閘812 便關閉且轉移閘815開啓使得在節點N4的低準位訊號 S_N4 (亦即C0)輸出給列位址暫存電路11中的最高位元 之暫存益AB10。因爲所有的正反器FFA1〜FFA10的輸 出CT1〜CT10均維持在低準位，更新位址產生器300產 生列位址000h來選擇字元線WL0。 假如一預定時間（例如100/zs)過去後，自我更新進 入控制器204產生高準位的自我更新模式進入控制訊號 SMTR。當更新計時器100依據訊號SMTR開始操作時， 進如自我更新模式便算已經完成。更新計時器100,如 前所述，產生一預定頻率的自我更新週期脈衝訊號Q2 與其半頻訊號Q3。因此，依據自我更新週期脈衝訊號 Q2，自我更新模式主控器205產生自我更新週期脈衝訊 號Q2的延遲訊號SRFHP與高準位的自我更新致能訊號 PSRAS.，藉此主要自我更新模式開始操作。依據高準位 的自我更新致能訊號PSRAS，第8圖中的開關電路320 便將節點N5與節點N6以電性連接一起。因此，LSB控 制脈衝訊號CNTP供給對應到LSB暫存器ΑΒ0之正反 器FFA1，且低準位的更新位址訊號C0由正反器FFA0 供給MSB暫存器AB10。再者，其餘的正反器FFA1〜FFA10 的輸出CT1〜CT10持續維持在低準位，更新位址產生器 3 00產生列位址000h以選擇自元線WL0。以此相同的 方式，在主自我更新模式的開始週期期間，在自我更新 23 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公楚1 ~ {誚先閲讀背面之注意事項再瑣寫本頁)

^¾::部中^打^-^h η消於合竹.,J印y 406267 at 3959pif .doc/008 ______ B7 五、發明説明（7丨） 模式進入週期（亦即上次CBR更新模式的開始週期）中已 經被選擇的字兀線會被再選一次。也就是說，在此週期 期間，更新位址產生器300產生自我更新進入週期的位 址。在一預定的自我更新週期期間，開始位址可以被產 生至少兩次或更多次。 然而，直到目前，自我更新週期控制器206的輸出 訊號SRSP持續維持在低準位。這導致更新驅動脈衝訊 號PRD降到低準位。因此，再參考第7圖，從定址模式 控制器208中的控制電路210輸出的位址輸出控制訊號 PRCNT降至低準位。因此’轉移聞812開啓且轉移闊815 關閉，使得在節點N3的低準位之訊號S_N3被轉移到節 點N4。 在此，即使自我更新週期脈衝訊號Q2爲高準位，因 爲半頻訊號Q3與位址輸出控制訊號PRCNT爲低準位， 所以控制電路220的輸出訊號，亦即LSB控制脈衝訊號 CNTP，將持續維持在低準位。因此，轉移閘801與810 關閉且轉移閘805與807開啓，使得節點N1的訊號S_N1 被反相器803與806閂鎖住，並轉移到節點N3。 此後，自我更新週期控制器206依據自我更新模式 主控器205的輸出訊號SRFHP的各個下降邊緣，產生 —預定寬度的脈衝訊號SRFHP。脈衝產生器207依據脈 衝訊號SRSP產生與訊號SRSP同步的驅動脈衝訊號 PRD。依據驅動脈衝訊號PRD，定址模式控制器208的 電路210產生位址輸出控制訊號PRCNT，其具有與驅動 24 本紙張尺度適州中國國家標準（CNS ) A4規格（210X297公釐） I ----------Lr - n. ϋ - 1 n T n ϋ I ------- k. - . - · (誚先閱讀背面之注意事項再"寫本頁) 3 9 5 9p i f . do c/0 0 8 40()26^ B7 五、發明説明（二1) 脈衝訊號PRD相同的脈衝波形。再者，控制電路220藉 由NOR閘71與反相器72、73產生LSB控制脈衝訊號 CNTP，其具有與位址輸出控制訊號PRCNT之互補訊號 相同的脈衝波形。 除了個別的正反器FFA1、FFA2、…與FFA10係依 據其相鄰較低位元的輸出訊號Ci-Ι (在此i=l,2，...，或1〇) 而非LSB控制脈衝訊號CNTP外，其餘的正反器FFA1、 FFA2、…與FFA10以上述所說明的相同的方法操作。因 此，爲了簡化說明，關於其餘正反器更多的解釋將被省 略。 最後，在1K的自我更新模式中，更新位址產生器300 輪流產生更新位址〇〇〇h (自我更新模式進入週期），000h (主自我更新週期之開始週期），〇〇lh, 401h,…，與3FFh。 藉此，如第1 1圖所示，，在寫入序列中，於自我更新 進入週期中字元線WL0被選擇後，字元線對（WL0， WL1024)，( WL1，WL1025)，（WL2，WL1026)，...， (WL1023，WL2047)便在接下來的主自我更新循環中被 選擇。因此，在至少一 CBR更新模式的週期已經被完成 後，即使再進入具有比CBR模式較小週期的自我更新模 式，用以進入自我更新模式的位址可以再次被產生，其 用以做爲主自我更新循環的第一位址，使得在自我更新 模式下沒有任何字元線沒有被選擇。 接著，從自我更新模式離開的程序將被描述，其係 藉由在更新位址產生後，將CAS與RAS觸發訊號抑止 25 (誚先閱讀背面之注意事項再填寫本頁) 袭· 訂 "'浐部中^"-1^h 消於 At 竹"印繁 本紙張尺度適州中國國家標準（CNS ) A4規格（210X297公釐） 3959pif.doc/008 406267 A7 B7 五、發明説明（W ) 而達成。 第12圖係一時序圖’用以根據本實施例說明更新位 址產生器之自我更新完成條件。參考第12圖，當CAS 與RAS觸發訊號變成高準位時，更新致能訊號PRFHB、 自我更新模式進入控制訊號SMTR與自我更新致能訊號 PSRAS依序被抑止。因此，第7圖的控制電路230產生 重致訊號RST。因此，在正反器FFAO的重置電路330 中之電晶體821與822便被導通用以將節點N3與N4分 別重置到高準位與低準位。 接著，當CAS觸發訊號在RAS觸發訊號之前被啓 動用以進入CBR更新模式時，在節電N4之低準位訊號 C0被供給在列位址緩衝器電路11之最高位元暫存器 AB10。因此，假設在自我更新模式中上一個週期的位址 爲3FDh，更新位址產生器300產生3Feh而非在接下來 的CBR模式的之第一週期中的列位址7Feh。在接下來 的CBR模式中，位址產生器300將以上述相同的方法循 序產生位址 7FEh，3FEh，7FFh，000h，400h ’ 001h，…， 7FDh與3FDh。假如列位址7FEh係在CBR模式的第一 週期產生，位址3FEh在CBR模式的一個週期內便不會 產生，使得一字元線不會被選擇。 如前所述，在自我更新模式完成週期期間，藉由將 列位址的最高位元重置，在自我更新模式完成週期後的 CBR模式中，任何一條字元線沒有被選到的情形是不存 在的。 26 本紙張尺度適州中國國家標準（CNS ) A4現格（210X297公釐） (諳先閱讀背面之注意事項再蛾{?$本頁) 袭. 訂 406267 A7 3959pif.doc/〇〇8 D- b / 五、發明説明（W ) ~' 最後，假如記憶胞鎭包括兩組記憶體區塊BLKl與 BLK2 ’且每一區塊配置1024條字元線。當具有不同週 期之C B R模式與自我更新模式連續被執行時，依據本發 明更新電路所產生的更新位址順序如以下的例子所示。 <在CBR更新模式中列位址序列的例子> 第一例： 000h ， 400h ， 001h ， 401h ， 402h ，…，3FFh ， 7FFh 第二例 2FDh，6FDh，2FEh，6FEh，2FFh，6FFh，...，3FFh， 7FFh，OOOh，400h，…，2FCh，6FCh <在自我更新模式中列位址序列的例子> 第一例 OOOh (自我更新進入週期），OOOh，OOlh，002h，…， 3FFh 第二例 2〇〇h (自我更新進入週期），200h，201h，202h，…， 3FFh，OOOh，001h，...，IFFh <在一 CBR週期後的自我模式中列位址序列之例> 第一例 OOOh (— CBR週期），400h (自我更新進入週期）， OOOh ， 001h ， 002h ，…，3FFh 第二例 2FFh (— CBR週期），6FF h (自我更新進入週期）’ 300h，301h，302h，…，3FFh，001h，002h，…，3FEh 27 本紙張尺度適川中國國家標準（CNS ) A4規格（210X297公釐） (誚先閱讀背面之注意事項再磧寫本頁) 裝· 訂 3959pif.d〇c/〇〇8 4062^7 五、發明説明（β) <在一 CBR週期與一第一自我模式完成後列位址序 列之例> 第一例 (自我更新進入週期），OOOh，OOlh，002h，...， 3FFh ’ 000h (— CBR週期），400h (自我更新進入週期）， 000h ， 001h ， 002h ，…，3FFh 第二例 3FEh (自我更新進入週期），3FEh，3FFh，OOlh，...， 3FDh，OOOh (— CBR週期），7FFh (自我更新進入週期）， 3FFh，OOOh，001 h，，3FEh 根據本發明，即使複數個具有不同更新週期的更新 模式再單一半導體記憶體元件中被執行，記憶體元件的 所有記憶胞在對應的更新模式中可以被更新。因此，根 據本發明之更新電路可以降低記憶體元件的功率消耗。 綜上所述，雖然本發明已以較佳實施例揭露如上， 然其並非用以限定本發明，任何熟習此技藝者’在不脫 離本發明之精神和範圍內，當可作各種之更動與潤飾’ 因此本發明之保護範圍當視後附之申請專利範圍所界定 者爲準。 28 本紙張尺度適州中國國家搮準（CNS ) A4規格（210X297公釐） (誚先閱讀背面之注意事項再填寫本頁)

、1T 經濟部智慧財產局員工消費合作社印製 H 1^5 9p 補充 - Lf 1 . doc/002 406 7 W8 67號說明書修TF苜 R7 修正日期89/5/15 五、發明說明（zy) 圖式標號之簡里說明 10 記憶體胞陣列 11 列位址緩衝器 12 行位址緩衝器 13 列位址解碼器 14 行位址解碼器 15 資料輸入暫存器 16 資料輸出暫存器 17 感測放大器 18 輸入/輸出蘭電路 20 晶片控制電路 30 更新電路 31 更新計時器 32 更新控制電路 33 更新位址產生器 200 更新控制電路 201 ,202緩衝器 203 CBR模式主控器 205 更新模式主控器 204 (SR)自我更新進入控制器 206 自我更新週期控制器 207 脈衝產生器 208 定址模式控制器 300 更新位址產生器 210 第一電路 220 第二電路 230 第三電路 51,54,61,65 NAND 閘 52,69,71 NOR 閘 53,5 5,56,63,66,67,68,70,72,73 反相器 81 延遲電路 82 XOR閘 310 主樸式栓扣正反器電路 320 開關電路 330 重置電路 801,803,804,806,808,809,813,814,816,817,81 8 反相器 802,805，81 2,81 5,816,902,905,907,910,912,91 5 轉移閘 819,820,821,822 電晶體 901,903,904,906,908,909,913 反相器 28-1 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） 裝--------訂---------線

Claims (1)

1. ^06267 ΐΙΙ £n 1¾ ΑίΓTP Μ_ 3959pifl. do c/01 b OT11COC"7 骑审 ΪΙΙ 输 I5U^_jH- 8888 ABCD 期 R 修 六、申請專利範圍 4. 如申請專利範圍第2項所述之半導體記億體元 件，其中該控制裝置在該第二更新模式的一最後週期中 重置各該些位址之最高位元。 5. 如申請專利範圍第2項所述之半導體記憶體元 件，其中該第一更新模式係一列位址觸發訊號在郎位址 觸發訊號前（column address strobe before row address strobe，CAS before RAS ’簡稱CBR)更新模式’且該第 二更新模式係一自我更新模式。 6. —種用以操作一半導體記憶體元件的方法，該半 導體記憶體元件具有沿複數個行與複數個列排成而成的 複數個記憶胞，該方法包括以下步驟： 在一第一更新模式期間，產生一第一序列之複數個 內部位址，各該些內部位址的最高位元係做爲最低位 元；以及 在一第二更新模式期間，產生一第二序列的複數個 內部位址，該第二序列係不同於該第一序列。 7. —種用以操作一半導體記憶體元件的方法，該半 導體記憶體元件具有沿複數個行與複數個列排成而成的 複數個記憶胞，該方法包括以下步驟： 在一第一預定更新週期的一第一更新模式期間，產 生一第一序列之複數個內部位址，各該些內部位址的最 筒位兀係被检扣住；以及 在一第二預定更新週期的一第二更新模式期間，產 生一第二序列的複數個內部位址，該第二預定更新週期 30 本紙張尺度適用中國國家標準（CNS)Al規格（210 X 297公釐） ---------'-·----A___ (請先閱讀背面之注意事項再填寫本頁) --線· 經濟部智慧財產局員工消費合作社印製 ab,cd 40G267 3959pif.doc/008 六、申請專利範圍 1. 一種半導體記憶體元件，包括： (請先閲讀背面之注^>項再填寫本頁) 一記憶胞陣列，排列成複數個行與複數個列的形式； 一內部位址產生裝置，用以產生複數個內部位址， 其能夠在至少兩個不同的更新週期之更新模式操作期間 選擇該些列；以及 一控制裝置，用以在與該些更新模式改變無關的該 些更新模式之至少一更新時間週期期間，控制產生該些 內部位址之該內部位址產生裝置，且用以選擇該記憶胞 陣列之該些列。 2. —種半導體記憶體元件，包括： 複數個字元線，分別連接到複數個記憶胞； 一內部位址產生裝置，用以產生複數個內部位址， 其能夠在一第一預定更新週期的一第一更新模式與一第 二預定更新週期的一第二更新模式期間選擇列，該第二 預定更新週期係設定成比該第一預定更新週期小；以及 一控制裝置，用以以該第一更新模式的該位止序列 不同於該第二更新模式的該位止序的方式，控制該些內 部位址， 經濟部中央標隼局員工消費合作社印製 其中該內部位址產生裝置利用該些位址的各最高位 元做爲在該控制裝置之該控制操作下的最低位元。 3. 如申請專利範圍第2項所述之半導體記憶體元 件，其中該控制裝置控制該些更新位址產生裝置，用以 在該第二更新模式的一更新週期期間，產生具有該第二 更新模式之一開始週期至少兩次之該位址。 29 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） " ^06267 ΐΙΙ £n 1¾ ΑίΓTP Μ_ 3959pifl. do c/01 b OT11COC"7 骑审 ΪΙΙ 输 I5U^_jH- 8888 ABCD 期 R 修 六、申請專利範圍 4. 如申請專利範圍第2項所述之半導體記億體元 件，其中該控制裝置在該第二更新模式的一最後週期中 重置各該些位址之最高位元。 5. 如申請專利範圍第2項所述之半導體記憶體元 件，其中該第一更新模式係一列位址觸發訊號在郎位址 觸發訊號前（column address strobe before row address strobe，CAS before RAS ’簡稱CBR)更新模式’且該第 二更新模式係一自我更新模式。 6. —種用以操作一半導體記憶體元件的方法，該半 導體記憶體元件具有沿複數個行與複數個列排成而成的 複數個記憶胞，該方法包括以下步驟： 在一第一更新模式期間，產生一第一序列之複數個 內部位址，各該些內部位址的最高位元係做爲最低位 元；以及 在一第二更新模式期間，產生一第二序列的複數個 內部位址，該第二序列係不同於該第一序列。 7. —種用以操作一半導體記憶體元件的方法，該半 導體記憶體元件具有沿複數個行與複數個列排成而成的 複數個記憶胞，該方法包括以下步驟： 在一第一預定更新週期的一第一更新模式期間，產 生一第一序列之複數個內部位址，各該些內部位址的最 筒位兀係被检扣住；以及 在一第二預定更新週期的一第二更新模式期間，產 生一第二序列的複數個內部位址，該第二預定更新週期 30 本紙張尺度適用中國國家標準（CNS)Al規格（210 X 297公釐） ---------'-·----A___ (請先閱讀背面之注意事項再填寫本頁) --線· 經濟部智慧財產局員工消費合作社印製 3959pif.doc/008 A8 40626¾ 六、申請專利範圍 係小於該第一預定更新週期。 8. 如申請專利範圍第7項所述之方法，其中產生該 第一序列之該些內部位址的該步驟係包括將該些內部位 址之各最高位元栓扣住。 9. 如申請專利範圍第7項所述之方法，其中產生該 第二序列之該些內部位址的該步驟係包括在一給定的更 新週期產生該第二更新模式之一開始位址。 10. 如申請專利範圍第7項所述之方法，其中產生 該第二序列知該些內部位址的步驟係包括在該第二更新 模式完成後，重置各該些位址的最高位元。 11. 一種半導體記憶體元件，包括： 複數條字元線； 一更新控制器，用以控制一更新操作； 一更新位址產生器，用以在該更新控制器的控制之 下，產生複數個預定序列的複數個更新位址，該更新位 址產生器具有複數個單元計數器； 一列位址緩衝器，用以依序接收該些更新位址，且 具有複數個單元緩衝器；以及 一列解碼器，用以對該列位址緩衝器的一輸出解碼， 以及用以選擇該些字元線中的至少一條， 其中在該些單元計數器中的最小位元的計數器係耦 接到該單元緩衝器中最高位元的該緩衝器，且其餘該些 單元計數器的其中之一與其餘該些單元緩衝器的其中之 一在位元指位序列中係彼此耦接。 3 1 本紙張尺度逍用中囪國家梯準（CNS ) A4規淋（2丨OX297公釐） 一~~一 (請先閲讀背面之注^>項再填寫本頁) 經濟部中央榡隼局貝工消費合作社印製 11111 I 1 L- n 訂I I I- ·Α I---；--—J-- 3959pif . doc/008 406267 A8 B8 C8 D8 經濟部中央橾率局工消費合作社印裝 六、申請專利範圍 12. 如申請專利範圍第11項所述之半導體記憶體元 件，其中該更新控制器在一 CBR更新模式期間，栓扣住 最低位元之該單元計數器的一輸出訊號。 13. 如申請專利範圍第11項所述之半導體記憶體元 件，其中該更新控制器控制該更新位址產生器，用以在 一自我更新模式的一個週期期間，產生一開始位址至少 兩次。 14. 如申請專利範圍第11項所述之半導體記憶體元 件，其中該更新控制器接收一自我更新模式之一抑止訊 號，且重置最低位元之該單元計數器。 15. 如申請專利範圍第11項所述之半導體記憶體元 件’其中最低位元之該單元計數器包括： 一栓扣正反器，用以依據從該更新控制器所產生之 一輸入脈衝，產生一輸出訊號與該輸出訊號之一互補訊 號； 一開關電路，用以在自我更新模式中，將該互補訊 號輸出轉移到鄰近位元的該單元計數器之一輸入端，並 在其他非自我更新模式中，將來自該更新控制器之該輸 入脈衝轉移到相鄰位元的該單元計數器之該輸入端；以 及 一重置電路，用以依據由該更新控制啓鎖摻生之一 預定的控制訊號，重置該栓扣正反器。 32 本紙張尺度適用中國國家橾準（CNS ) A4規格（2丨〇><297公釐） ---I I!-- - I I - 1 L -- -- - is - I -_ I，?T • -' (請先閲讀背面之注^項再填寫本頁)