JPH11149771A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 実使用時に誤ってテストモードに入ることを
防止することができる同期型半導体記憶装置を提供す
る。 【解決手段】 本発明の同期型半導体記憶装置１０００
におけるリセット信号発生回路１５０は、電源投入直後
に発生するパワーオンリセット信号ＺＰＯＲと電源投入
後に初期化のために実行されるイニシャライズコマンド
（たとえば、プリチャージコマンド）とに応答して、リ
セット信号ＺＰＯＲ１を出力する。モードセット設定回
路１０４に含まれるテストモードレジスタは、このリセ
ット信号ＺＰＯＲ１をリセット信号として受ける。これ
により、出力されるテストモード信号はＮＯＰ状態にな
り、またはテストモード信号の出力が停止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期型半導体記憶
装置に関し、特に電源投入時にテストモードがリセット
されることを特徴とする同期型半導体記憶装置に関する
ものである。

【０００２】

【従来の技術】高速アクセスを目的として開発された同
期型半導体記憶装置は、データの読出もしくは書込に必
要な動作（命令）は、すべて外部から安定した周期で与
えられるクロック（外部クロック信号）に同期して行な
われる。

【０００３】ここで、従来の同期型半導体記憶装置につ
いて、図２１を用いて説明する。図２１は、従来の同期
型半導体記憶装置９０００の主要部の構成を示す概略ブ
ロック図である。図２１に示す同期型半導体記憶装置９
０００は、制御信号バッファ１０１、内部クロック発生
回路１０２、アドレスバッファ１０３、モードセット設
定回路１０４、アクト発生回路１０６、プリチャージ発
生回路１０５、ＰＯＲ発生回路１００および複数のバン
ク（図２１においてはＢ０、Ｂ１、Ｂ２およびＢ３）を
含む。

【０００４】バンクＢ０、Ｂ１、Ｂ２およびＢ３は、そ
れぞれ図示しないロウ系制御回路、ワードドライバ、メ
モリセルアレイ、センスアンプおよびＩＯゲートを含
む。それぞれのバンクは、独立にワード線の活性化、デ
ータの読出、データの書込およびワード線の非活性化を
行なうことができる。

【０００５】図示しないメモリセルアレイは、行列状に
配置された複数のメモリセルを含み、メモリセルのそれ
ぞれは、行方向に対応して設けられたワード線と列方向
に対応して設けられたビット線対との交点に接続されて
いる。

【０００６】制御信号バッファ１０１は、外部制御信号
（外部アドレスストローブ信号／ＲＡＳ、外部コラムア
ドレスストローブ信号／ＣＡＳ、外部ライトイネーブル
信号／ＷＥ等）を受けて、対応する内部制御信号を出力
する。以下の説明において、内部制御信号ＺＣＳ、ＺＲ
ＡＳ、ＺＣＡＳ、ＺＷＥはそれぞれ、外部制御信号であ
る外部チップセレクト信号／ＣＳ、外部ロウアドレスス
トローブ信号／ＲＡＳ、外部コラムアドレスストローブ
信号／ＣＡＳ、外部ライトイネーブル信号／ＷＥにそれ
ぞれ対応する同相の内部信号とする。また、内部制御信
号ＣＳ、ＲＡＳ、ＣＡＳおよびＷＥは、それぞれ内部制
御信号ＺＣＳ、ＺＲＡＳ、ＺＣＡＳ、ＺＷＥと逆相の内
部信号とする。

【０００７】内部クロック発生回路１０２は、外部クロ
ック信号ＥＸＴＣＬＫを取込み、内部動作を制御する内
部クロック信号ＣＬＫを出力する。

【０００８】アドレスバッファ１０３は、外部から受け
る外部アドレス信号Ａを取込み、アドレス信号（以下、
ＡＤＤ０、ＡＤＤ１、…、ＡＤＤ７と記す）を出力す
る。外部アドレス信号Ａは、行アドレス信号と列アドレ
ス信号とが時分割的に多重化されて与えられる。さら
に、アドレスバッファ１０３は図示しないバンクアドレ
スデコーダを備え、アドレス信号Ａをデコードして、対
応するバンクを指定するバンクデコード信号を出力す
る。

【０００９】アクト発生回路１０６は、外部から入力さ
れるアクトコマンドに応答して、指定されたバンクを活
性化するアクト開始信号を出力する。プリチャージ発生
回路１０５は、外部から入力されるプリチャージコマン
ドに応答して、指定されたバンクを非活性化するプリチ
ャージ開始信号を出力する。

【００１０】モードセット設定回路４は、後述するよう
に外部信号に応答して特定の動作モードまたはテストモ
ードを設定する。これにより、カスレイテンシＣＬ、バ
ースト長ＢＬといった種々の動作モードまたはテストモ
ードを設定することができる。

【００１１】ＰＯＲ発生回路１００は、電源投入後の一
定期間、外部電源電圧ＥＸＴＶＤＤに基づき、パワーオ
ンリセット信号ＺＰＯＲを出力する。モードセット設定
回路４は、パワーオンリセット信号ＺＰＯＲを受けて、
リセットされる。

【００１２】図２１に示す従来の同期型半導体記憶装置
９０００の電源投入時よりアイドル状態になるまでの通
常動作について、タイミングチャートである図２２を用
いて説明する。

【００１３】図２２は、従来の同期型半導体記憶装置９
０００の電源投入時よりアイドル状態となるまでの通常
動作の手順を説明するためのタイミングチャートであ
る。図２２において、（Ａ）は、内部クロック信号ＣＬ
Ｋを、（Ｂ）は、内部制御信号（クロックイネーブル信
号）ＣＫＥを、（Ｃ）は、内部制御信号ＺＣＳを、
（Ｄ）は、内部制御信号ＺＲＡＳを、（Ｅ）は、内部制
御信号ＺＣＡＳを、（Ｆ）は、内部制御信号ＺＷＥをそ
れぞれ示す。さらに、（Ｇ）は、アドレス信号Ａを、
（Ｈ）は、バンクデコード信号ＢＡを、（Ｉ）は、電源
電圧ＥＸＴＶＤＤを、（Ｊ）は、パワーオンリセット信
号ＺＰＯＲをそれぞれ示す。

【００１４】電源投入（時刻ｔ０）後、電源電圧ＥＸＴ
ＶＤＤが立上がる。外部電源電圧ＥＸＴＶＤＤが一定レ
ベルに達する時点（時刻ｔ１）で、ＰＯＲ発生回路１０
０により、パワーオンリセット信号ＺＰＯＲが出力され
同期型半導体記憶装置内の内部がリセットされる。

【００１５】その後２００μｓの安定したクロック状態
を保つことで、内部の電圧系が安定化する。さらに全バ
ンクに対しプリチャージオールコマンドＰＲＥＡ（内部
制御信号ＺＲＡＳおよび内部制御信号ＺＷＥがＬレベ
ル、内部制御信号ＺＣＡＳがＨレベル）が実行され、ｔ
ＲＰ期間（通常３０ｎｓ）経過後に、オートリフレッシ
ュコマンドＲＥＦＡ（内部制御信号ＺＲＡＳおよびＺＣ
ＡＳがＬレベル、内部制御信号ＺＷＥがＨレベル）をｔ
ＲＣ期間（通常８０ｎｓ）サイクルで８回以上実行す
る。

【００１６】その後モードレジスタセットコマンドＭＲ
Ｓ（内部制御信号ＺＲＡＳ、ＺＣＡＳおよびＺＷＥをＬ
レベルに設定し、かつアドレス信号Ａを入力）を入力し
て、カレントレイテンシＣＬ、バーストレングスＢＬ等
の回路の動作モードを設定する。

【００１７】ここで、モードレジスタセットコマンドに
応答して動作するモードセット設定回路１０４について
簡単に説明する。

【００１８】図２３は、従来のモードセット設定回路１
０４の構成を示す概略ブロック図であり、併せてＰＯＲ
発生回路１００との関係を示している。図２３に示す従
来のモードセット設定回路１０４は、モード検出回路１
１５、ノーマルモード設定回路１２４およびテストモー
ド設定回路１２５を備える。

【００１９】ノーマルモード設定回路１２４は、ノーマ
ルモードレジスタ１１６およびノーマルモードデコーダ
１１７を含む。テストモード設定回路１２５は、テスト
モードレジスタ１１８およびテストモードデコーダ１１
９を含む。

【００２０】モード検出回路１１５は、モードレジスタ
セットコマンドおよびアドレス信号ＡＤＤ７に応答し
て、後述するノーマルモードレジスタ１１６もしくはテ
ストモードレジスタ１１８を動作させるための信号を出
力する。アドレス信号ＡＤＤ７は、テストモードに入る
ためのキーとなる信号である。

【００２１】ここで、テストモードとは、同期型半導体
記憶装置の評価解析を効率よく行なうために用いられる
モードであり、実使用時に動作されないような方法で設
定（アドレス信号ＡＤＤ７を、Ｌレベルに固定）され
る。

【００２２】ノーマルモード設定回路１２４は、モード
レジスタセットコマンド入力時におけるアドレス信号Ａ
ＤＤ０、…、ＡＤＤ６に応答して、各種モード信号（カ
スレイテンシＣＬ、バースト長ＢＬ、…）を出力する。

【００２３】テストモード設定回路１２５は、モードレ
ジスタセットコマンド入力時におけるアドレス信号ＡＤ
Ｄ０、ＡＤＤ１およびＡＤＤ７に応答して、各種テスト
モード信号を出力する。

【００２４】ここで、アドレス信号ＡＤＤ７がＬレベル
の場合には、アドレス信号ＡＤＤ０、…、アドレス信号
ＡＤＤ６は、複数のノーマルモードの中から特定の１の
モードを選択するためのデコード信号となる。さらに、
アドレス信号ＡＤＤ７がＨレベルの場合には、アドレス
信号ＡＤＤ０およびアドレス信号ＡＤＤ１は、複数ある
テストモードの中からいずれか１つを選択するためのデ
コード信号となる。次に、モード検出回路１１５の構成
について図２４を用いて簡単に説明する。

【００２５】図２４は、モード検出回路１１５の回路構
成を示す回路図である。図２４に示すように、モード検
出回路１１５は、ＮＡＮＤ回路１、ＮＯＲ回路２および
５ならびにインバータ回路３、４、６および７を備え
る。ＮＡＮＤ回路１は、モードレジスタセットコマンド
（内部制御信号ＣＳ、ＲＡＳ、ＣＡＳおよびＷＥがＨレ
ベル）が入力されたことを検出すると、Ｌレベルの信号
ＭＲを出力する。

【００２６】ＮＯＲ回路２は、信号ＭＲとアドレス信号
ＡＤＤ７とを入力に受ける。また、ＮＯＲ回路５は、信
号ＭＲと接地電位とを入力に受ける。

【００２７】インバータ回路３は、ＮＯＲ回路２の出力
信号を反転して、反転ノーマルモードセット信号ＺＳＮ
Ｍを出力する。インバータ回路４は、反転ノーマルモー
ドセット信号ＺＳＮＭを反転して、ノーマルモードセッ
ト信号ＳＮＭを出力する。

【００２８】インバータ回路６は、ＮＯＲ回路５の出力
信号を反転して反転テストモードセット信号ＺＳＴＭを
出力する。インバータ回路７は、反転テストモードセッ
ト信号ＺＳＴＭを反転してテストモードセット信号ＳＴ
Ｍを出力する。

【００２９】次に、ノーマルモードレジスタ１１６およ
びテストモードレジスタ１１８を構成するレジスタにつ
いて図２５を用いて説明する。

【００３０】図２５は、ノーマルモードレジスタ１１６
およびテストモードレジスタ１１８を構成するレジスタ
Ｒ１の構成を示す回路図である。図２５に示すレジスタ
Ｒ１は、ラッチタイプのレジスタであって、インバータ
回路１１、１２および１３、ゲート回路１４および１５
ならびにＮＯＲ回路１６を含む。

【００３１】インバータ回路１１は、入力ノードＮ１の
信号を反転してＮＯＲ回路１６に出力する。ゲート回路
１４は、入力ノードＮ３およびＮ４の信号に応答して入
力ノードＮ２から受ける信号を反転してノードＺ１に出
力する。ＮＯＲ回路１６は、インバータ回路１１および
ノードＺ１の信号を受ける。ゲート回路１５は、入力ノ
ードＮ３およびＮ４の信号に応答してＮＯＲ回路１６の
出力信号を反転してノードＺ１に出力する。インバータ
回路１２は、ノードＺ１の信号を反転して出力ノードＮ
５に出力する。またインバータ回路１３は、インバータ
回路１２の出力信号を反転して出力ノードＮ６に出力す
る。

【００３２】ノーマルモードレジスタ１１６は、アドレ
ス信号ＡＤＤ０、…、ＡＤＤ６のそれぞれに対応するレ
ジスタＲ１を含む。アドレス信号ＡＤＤｉ（ただし、ｉ
＝０、…、６のいずれか）に対応するレジスタＲ１は、
入力ノードＮ１に、パワーオンリセット信号ＺＰＯＲを
受ける。入力ノードＮ２に、対応するアドレス信号ＡＤ
Ｄｉを受ける。入力ノードＮ３は、反転ノーマルモード
セット信号ＺＳＮＭを受ける。さらに入力ノードＮ４
は、ノーマルモードセット信号ＳＮＭを受ける。出力ノ
ードＮ５から信号ＮＡＤＤｉを、出力ノードＮ６からそ
の反転信号である反転信号ＺＮＡＤＤが出力される（以
下、総称的に信号ＮＡＤＤおよび反転信号ＺＮＡＤＤと
称す）。

【００３３】テストモードレジスタ１１８は、アドレス
信号ＡＤＤ０およびＡＤＤ１のそれぞれに対応するレジ
スタＲ１を含む。アドレス信号ＡＤＤｉ（ただし、ｉ＝
０、１のいずれか）に対応するレジスタＲ１は、入力ノ
ードＮ１に、パワーオンリセット信号ＺＰＯＲを受け
る。入力ノードＮ２に、対応するアドレス信号ＡＤＤｉ
を受ける。入力ノードＮ３は、反転テストモードセット
信号ＺＳＴＭを受ける。さらに入力ノードＮ４は、テス
トモードセット信号ＳＴＭを受ける。出力ノードＮ５か
ら信号ＴＡＤＤｉを、出力ノードＮ６からその反転信号
である反転信号ＺＴＡＤＤｉが出力される（以下、総称
的に信号ＴＡＤＤおよび反転信号ＺＴＡＤＤと称す）。

【００３４】さらに、テストモードレジスタ１１８は、
アドレス信号ＡＤＤ７に対応するレジスタを含む。アド
レス信号ＡＤＤ７に対応するレジスタは、図２５に示す
レジスタＲ１と同じ回路構成であり、インバータ回路１
３（出力ノードＮ６）を除いたものに該当する（以下、
レジスタＲ２と称す）。レジスタＲ２においては、入力
ノードＮ１はパワーオンリセット信号ＺＰＯＲを受け
る。入力ノードＮ２は、アドレス信号ＡＤＤ７を受け
る。入力ノードＮ３は、反転テストモードセット信号Ｚ
ＳＴＭを受ける。また入力ノードＮ４は、テストモード
セット信号ＳＴＭを受ける。レジスタＲ２における出力
ノードＮ５からは、テストモードイネーブル信号ＴＭＥ
が出力される。

【００３５】次に、テストモードデコーダ１１９の構成
について図２６を用いて簡単に説明する。

【００３６】図２６は、テストモードデコーダ１１９の
構成を示す回路図である。図２６に示すテストモードデ
コーダ１１９は、ＮＡＮＤ回路２１、２２、２３および
２４ならびにインバータ回路２５、２６、２７および２
８を備える。ＮＡＮＤ回路２１、…、２４のそれぞれの
入力ノードには、テストモードレジスタ１１８から出力
される信号ＴＡＤＤおよび反転信号ＺＴＡＤＤならびに
テストモードイネーブル信号ＴＭＥが入力される。イン
バータ回路２５、２６、２７および２８のそれぞれから
は、テストモード信号ＴＭ１、ＴＭ２、ＴＭ３およびＴ
Ｍ４が出力される。

【００３７】なお、ノーマルモードデコーダ１１７は、
テストモードデコーダ１１９と同様の構成であり、ノー
マルモードレジスタ１１６から出力される信号ＮＡＤＤ
と反転信号ＺＮＡＤＤとの組合わせに応答して、モード
信号を出力する。

【００３８】次に、ノーマルモード設定回路１２４およ
びテストモード設定回路１２５の動作の関係について、
タイミングチャートである図２７を用いて説明する。

【００３９】図２７は、ノーマルモード設定回路１２４
およびテストモード設定回路１２５の動作を説明するた
めのタイミングチャートである。

【００４０】図２７に示す（Ａ）は、内部クロック信号
ＣＬＫを、（Ｂ）は、内部制御信号ＣＳを、（Ｃ）は、
内部制御信号ＲＡＳを、（Ｄ）は、内部制御信号ＣＡＳ
を、（Ｅ）は、内部制御信号ＷＥを、（Ｆ）は、アドレ
ス信号ＡＤＤ７を、（Ｇ）は、ノーマルモードセット信
号ＳＮＭを、（Ｈ）は、テストモードセット信号ＳＴＭ
をそれぞれ示す。

【００４１】図２７に示すように、モードレジスタセッ
トコマンドＭＲＳが入力された時点で、アドレス信号Ａ
ＤＤ７がＨレベルであれば（時刻ｔ０）、ノーマルモー
ドセット信号ＳＮＭがＬレベルのままテストモードセッ
ト信号ＳＴＭがＨレベルとなるため、ノーマルモードレ
ジスタ１１６の内容が保護されたままテストモードレジ
スタ１１８がセットされる。

【００４２】また、モードレジスタセットコマンドＭＲ
Ｓが入力した時点で、アドレス信号ＡＤＤ７がＬレベル
であれば（時刻ｔ１）、ノーマルモードセット信号ＳＮ
Ｍおよびテストモードセット信号ＳＴＭがともにＨレベ
ルとなる。この場合は、ノーマルモードレジスタ１１６
のレジスタＲ１の取込口が開きアドレスＡＤＤ０、…、
ＡＤＤ６が取込まれる。これにより、信号ＮＡＤＤおよ
び反転信号ＺＮＡＤＤが生成される。ノーマルモードレ
ジスタ１１６は、回路図で示したようにラッチタイプに
なっており、取込がモードレジスタセットコマンドのみ
行なわれる。取込まれたアドレス信号は、ノーマルモー
ドデコーダ１１７でデコードされ、モード信号ＢＬ、Ｃ
Ｌ等の情報となる。一方、Ｌレベルのアドレス信号ＡＤ
Ｄ７をレジスタＲ２が取込むことでテストモードイネー
ブル信号ＴＭＥがリセットされるため、テストモードは
リセットされる（抜ける）ことになる。

【００４３】なお、実使用時（ノーマルモード時）にお
いては、モードレジスタセットコマンドが入力される時
点で、アドレス信号ＡＤＤ７はＬレベルに固定すること
により、テストモードに入ることを防止している。

【００４４】

【発明が解決しようとする課題】上記のように、従来の
同期型半導体記憶装置はテストモード設定回路１２５を
備え、出荷前のテストを行なうとともに、実使用時に
は、テストモードに入らないようにパワーオンリセット
信号ＺＰＯＲを用いてこれをリセットする。

【００４５】しかし、電源投入時におけるパワーオンリ
セット信号ＺＰＯＲは、電源の立上げ条件によっては十
分にパワーオンリセット信号ＺＰＯＲが生成されない場
合があり、パワーオンリセット信号ＺＰＯＲ信号による
リセットは確実とは言えない。

【００４６】一方、従来の同期型半導体記憶装置はノー
マルモード設定回路１２４とテストモード設定回路１２
５とを備え、ともにモードレジスタセットコマンドの入
力時におけるアドレス信号の組合せで動作が制御され
る。これらのアドレスの組合せは、実使用時においては
非公開にされているが、上記のようにリセットが不十分
であれば、誤ってテストモードに入る可能性はある。

【００４７】現に、コンピュータ等のシステムではＥＤ
Ｏと同期型半導体記憶装置とを両方サポートしている機
種が多く、この場合メモリチェック作動時に同期型半導
体記憶装置に余計な信号を与える可能性がある。

【００４８】この場合、実使用時においてテストモード
に入ってしまう場合が可能性として残される。このた
め、従来の同期型半導体記憶装置においては、ノーマル
モードにおけるモードレジスタセットコマンドによって
テストモードをリセットすることが行なわれるのである
が、たとえばテストモードが内部電位を変動させるモー
ドであった場合、テストモードの解除時点から内部電圧
が設定値に戻るまで最低数百ｎｓ必要とされるため、モ
ードレジスタセットコマンド実行後、すぐにアクトコマ
ンド等の同期型半導体記憶装置の動作命令を入力した場
合、同期型半導体記憶装置が誤動作するおそれがある。

【００４９】そこで、本発明はかかる問題を解決するた
めになされたものであり、その目的は、電源投入後にテ
ストモードを確実にリセットすることができる同期型半
導体記憶装置を提供することである。

【００５０】また、本発明の他の目的は、実使用時にお
いて、容易にテストモードに入ることのない同期型半導
体記憶装置を提供することである。

【００５１】

【課題を解決するための手段】請求項１に係る同期型半
導体記憶装置は、行列状に配置される複数のメモリセル
を含むメモリセルアレイとメモリセルアレイの行に対応
して設けられる複数のワード線とを各々が含む複数のバ
ンクと、外部クロック信号に同期した内部クロック信号
を出力する内部クロック発生手段と、内部クロック信号
に同期して入力されるテストモード指定信号に応答し
て、所定のテストモードが指定されたことを検出して、
検出結果としてテストモード信号を出力するテストモー
ド設定手段と、電源投入後に、内部クロック信号に同期
して入力されるバンクを初期化するイニシャライズコマ
ンドに応答してリセット信号を出力するリセット信号発
生手段とを備え、テストモード設定手段は、リセット信
号を受けて少なくとも１つのテストモード信号を非活性
状態にする。

【００５２】請求項２に係る同期型半導体記憶装置は、
請求項１に係る同期型半導体記憶装置であって、行列状
に配置される複数のメモリセルを含むメモリセルアレイ
とメモリセルアレイの行に対応して設けられる複数のワ
ード線とを各々が含む複数のバンクと、外部クロック信
号に同期した内部クロック信号を出力する内部クロック
発生手段と、内部クロック信号に同期して入力されるモ
ード設定コマンドと外部信号とに応答して、所定の動作
モードが指定されたこと示すノーマルモード信号を出力
するノーマルモード設定手段と、内部クロック信号に同
期して入力されるモード設定コマンドとテストモード指
定信号とに応答して、所定のテストモードが指定された
ことを検出して、検出結果としてテストモード信号を出
力するテストモード設定手段と、電源投入後に、内部ク
ロック信号に同期して入力されるバンクを初期化するイ
ニシャライズコマンドに応答してリセット信号を出力す
るリセット信号発生手段とを備え、テストモード設定手
段は、リセット信号を受けて、少なくとも１つのテスト
モード信号を非活性状態にする。

【００５３】請求項３に係る同期型半導体記憶装置は、
請求項２に係る同期型半導体記憶装置であって、イニシ
ャライズコマンドは、対応するバンクを非活性状態にす
るプリチャージコマンドである。

【００５４】請求項４に係る同期型半導体記憶装置は、
請求項２に係る同期型半導体記憶装置であって、テスト
モード指定信号は、第１のテストモード指定信号と、第
２のテストモード指定信号とを含み、テストモード設定
手段は、モード設定コマンドに応答して、テストモード
が指定されたことを検出する検出手段と、検出手段がテ
ストモードが指定されたことを検出したことに応答し
て、第２のテストモード指定信号をラッチするラッチ手
段と、ラッチ手段の出力をデコードして対応するテスト
モード信号を選択的に活性化するデコード手段と、検出
手段がテストモードが指定されたことを検出したことに
応答して、第１のテストモード指定信号に基づき、デコ
ード手段の動作を活性状態にさせるイネーブル信号を出
力する制御手段とを含み、制御手段は、リセット信号に
応答して、イネーブル信号を非活性状態にして、デコ−
ド手段の動作を非活性状態にする。

【００５５】請求項５に係る同期型半導体記憶装置は、
請求項２に係る同期型半導体記憶装置であって、テスト
モード設定手段は、モード設定コマンドに応答して、テ
ストモードが指定されたことを検出する検出手段と、検
出手段がテストモードが指定されたことを検出したこと
に応答して、テストモード指定信号をラッチして出力す
るラッチ手段と、ラッチ手段の出力をデコードして対応
するテストモード信号を選択的に活性化するデコード手
段とを含み、ラッチ手段は、リセット信号に応答して、
ラッチしたテストモード指定信号を非活性状態にする。

【００５６】請求項６に係る同期型半導体記憶装置は、
請求項２に係る同期型半導体記憶装置であって、テスト
モード指定信号は、第１のテストモード指定信号と、第
２のテストモード指定信号とを含み、テストモード設定
手段は、モード設定コマンドに応答して、テストモード
が指定されたことを検出する検出手段と、第２のテスト
モード指定信号をデコードするデコード手段と、検出手
段がテストモードが指定されたことを検出したことに応
答して、デコード手段の出力をラッチして、対応するテ
ストモード信号を選択的に活性化して出力するラッチ手
段と、検出手段がテストモードが指定されたことを検出
したことに応答して、第１のテストモード指定信号に基
づき、ラッチ手段の出力動作を活性状態にさせるイネー
ブル信号を出力する制御手段とを含み、制御手段は、リ
セット信号に応答して、イネーブル信号を非活性状態に
して、ラッチ手段の出力動作を非活性状態にする。

【００５７】請求項７に係る同期型半導体記憶装置は、
請求項２に係る同期型半導体記憶装置であって、テスト
モード設定手段は、モード設定コマンドに応答して、テ
ストモードが指定されたことを検出する検出手段と、テ
ストモード指定信号をデコードするデコード手段と、検
出手段がテストモードが指定されたことを検出したこと
に応答して、デコード手段の出力をラッチして、対応す
るテストモード信号を選択的に活性化して出力するラッ
チ手段とを含み、ラッチ手段は、リセット信号に応答し
て、ラッチしたデコード手段の出力を非活性状態にし
て、テストモード信号を非活性化する。

【００５８】請求項８に係る同期型半導体記憶装置は、
請求項２に係る同期型半導体記憶装置であって、テスト
モード信号に応答して動作する複数の内部回路をさらに
備え、テストモード設定手段は、モード設定コマンドに
応答して、テストモードが指定されたことを検出する検
出手段と、検出手段がテストモードが指定されたことを
検出したことに応答して、テストモード指定信号に対応
するテストモード信号を選択的に出力する選択手段と、
選択手段から出力されるテストモード信号のうち、複数
の内部回路のうちの特定の内部回路に入力されるテスト
モード信号をリセット信号に応答してリセットして、特
定の内部回路に出力する手段とを含む。

【００５９】請求項９に係る同期型半導体記憶装置は、
行列状に配置される複数のメモリセルを含むメモリセル
アレイとメモリセルアレイの行に対応して設けられる複
数のワード線とを各々が含む複数のバンクと、外部クロ
ック信号に同期した内部クロック信号を出力する内部ク
ロック発生手段と、内部クロック信号に同期して入力さ
れる第１のコマンドに応答して、第１のコマンドが入力
されたことを示す第１のコマンド対応信号を出力する第
１の検出手段と、内部クロック信号に同期して入力され
るテストモード指定信号に応答して、テストモードが指
定されたことを検出するテストモード検出手段と、テス
トモード検出手段がテストモードが指定されたことを検
出したことに応答して、第１のコマンド対応信号を第１
のコマンドと異なる第２のコマンドに対応する第２のコ
マンド対応信号に変換する変換手段と、第２のコマンド
対応信号に応答して、第２のコマンドに対応する動作を
実行させる実行手段とを備える。

【００６０】請求項１０に係る同期型半導体記憶装置
は、請求項９に係る同期型半導体記憶装置であって、第
２のコマンド対応信号は、複数であって、実行手段は、
複数の第２のコマンド対応信号のそれぞれに対応して設
けられ、変換手段は、第１のコマンド対応信号と内部ク
ロック信号に同期して入力される複数の外部信号とに応
答して、複数の第２のコマンド対応信号のうちから所定
の第２のコマンド対応信号を選択的に出力する。

【００６１】請求項１１に係る同期型半導体記憶装置
は、請求項１０に係る同期型半導体記憶装置であって、
テストモード検出手段がテストモードが指定されたこと
を検出して、検出結果としてテストモード信号を出力す
るテストモード設定手段と、電源投入後に、入力される
第２のコマンドに応答してリセット信号を出力するリセ
ット信号発生手段とをさらに備え、テストモード設定手
段は、リセット信号を受けて少なくとも１つのテストモ
ード信号を非活性状態にする。

【００６２】請求項１２に係る同期型半導体記憶装置
は、請求項１０に係る同期型半導体記憶装置であって、
複数の外部信号は、複数のアドレス信号である。

【００６３】請求項１３に係る同期型半導体記憶装置
は、請求項１１に係る同期型半導体記憶装置であって、
複数の外部信号は、複数のアドレス信号である。

【００６４】請求項１４に係る同期型半導体記憶装置
は、請求項１０に係る同期型半導体記憶装置であって、
バンクのメモリセルからデータを読出し、外部に出力す
る読出手段をさらに備え、第１のコマンドは、対応する
バンクから読出したデータの外部への出力を禁止するバ
ーストターミネートコマンドである。請求項１５に係る
同期型半導体記憶装置は、請求項１１に係る同期型半導
体記憶装置であって、バンクのメモリセルからデータを
読出し、外部に出力する読出手段をさらに備え、第１の
コマンドは、対応する前記バンクから読出したデータの
外部への出力を禁止するバーストターミネートコマンド
である。

【００６５】請求項１６に係る同期型半導体記憶装置
は、入力パッドと、行列状に配置される複数のメモリセ
ルを含むメモリセルアレイとメモリセルアレイの行に対
応して設けられる複数のワード線とを各々が含む複数の
バンクと、外部クロック信号に同期した内部クロック信
号を出力する内部クロック発生手段と、内部クロック信
号に同期して入力されるモード設定コマンドと外部信号
とに応答して、所定の動作モードが指定されたこと示す
ノーマルモード信号を出力するノーマルモード設定手段
と、内部クロック信号に同期して入力されるモード設定
コマンドとテストモード指定信号と入力パッドの電圧と
に応答して、所定のテストモードが指定されたことを示
すテストモード信号を出力するテストモード設定手段と
を備え、テストモード指定信号は、第１のテストモード
指定信号と、第２のテストモード指定信号とを含み、テ
ストモード設定手段は、モード設定コマンドに応答し
て、テストモードが指定されたことを検出する検出手段
と、検出手段がテストモードが指定されたことを検出し
たことに応答して、第２のテストモード指定信号に対応
するテストモード信号を選択的に活性化する第１の選択
手段と、検出手段がテストモードが指定されたことを検
出したことに応答して、第１のテストモード指定信号と
入力パッドから入力される外部電源電圧の２倍以上の信
号とに基づき、第１の選択手段の動作をイネーブル状態
にさせる第１のイネーブル信号を出力する第１の制御手
段とを含む。

【００６６】請求項１７に係る同期型半導体記憶装置
は、請求項１６に係る同期型半導体記憶装置であって、
テストモード設定手段は、検出手段がテストモードが指
定されたことを検出したことに応答して、第２のテスト
モード指定信号に対応するテストモード信号を選択的に
活性化する第２の選択手段と、検出手段がテストモード
が指定されたことを検出したことに応答して、第１のテ
ストモード指定信号に基づき、第２の選択手段の動作を
イネーブル状態にさせる第２のイネーブル信号を出力す
る第２の制御手段とを含む。

【００６７】請求項１８に係る同期型半導体記憶装置
は、請求項１６に係る同期型半導体記憶装置であって、
入力パッドは、複数であって、第１の制御手段は、複数
の入力パッドのそれぞれに対応して設けられ、第１の選
択手段は、第１の制御手段のそれぞれから出力されるイ
ネーブル信号の組合せに応答して、第２のテストモード
指定信号に基づき、対応するテストモード信号を出力す
る。

【００６８】請求項１９に係る同期型半導体記憶装置
は、行列状に配置される複数のメモリセルを含むメモリ
セルアレイとメモリセルアレイの行に対応して設けられ
る複数のワード線とを各々が含む複数のバンクと、外部
クロック信号に同期した内部クロック信号を出力する内
部クロック発生手段と、内部クロック信号に同期して入
力されるテストモード指定信号に応答して、所定のテス
トモードが指定されたことを検出して、検出結果として
テストモード信号を出力するテストモード設定手段と、
電源投入後に、内部クロック信号に同期して入力される
バンクを初期化するイニシャライズコマンドに応答して
リセット信号を出力するリセット信号発生手段とを備
え、テストモード設定手段は、リセット信号を受けて選
択的にテストモード信号を非活性状態にする。

【００６９】

【発明の実施の形態】［実施の形態１］本発明の実施の
形態１における同期型半導体記憶装置について説明す
る。

【００７０】本発明の実施の形態１における同期型半導
体記憶装置は、イニシャライズコマンドに応答してリセ
ット信号を発生し、これを用いてテストモードをリセッ
トすることにより、電源投入後、早期にかつ確実にテス
トモードをリセットすることを可能とするものである。

【００７１】本発明の実施の形態１における同期型半導
体記憶装置１０００の全体構成の一例について図１およ
び図２を用いて説明する。

【００７２】図１は、本発明の実施の形態１における同
期型半導体記憶装置１０００の全体構成の一例を示す概
略ブロック図であり、図２は、図１に示す同期型半導体
記憶装置１０００の主要部の構成の一例を示す図であ
る。なお、以下の説明においては、従来の同期型半導体
記憶装置９０００と同じ構成要素には同じ符号もしくは
同じ記号を付し、その説明を省略する。

【００７３】図１および図２に示す同期型半導体記憶装
置１０００が、従来の同期型半導体記憶装置９０００と
異なる点は、ＰＯＲ発生回路１００に代わって、２種類
のリセット信号を出力するリセット信号発生回路１５０
を備えることにある。

【００７４】図２に示すように、プリチャージ発生回路
１０５は、プリチャージコマンドを検出するＮＡＮＤ回
路３０を含む。ＮＡＮＤ回路３０は、プリチャージコマ
ンド（内部制御信号ＣＳ、ＲＡＳ、ＺＲＡＳ、ＷＥがＨ
レベル）が入力されたことをを検出すると、Ｌレベルの
プリチャージ信号ＺＰＲＥを出力する。

【００７５】リセット信号発生回路１５０は、プリチャ
ージ発生回路１０５から出力されるプリチャージ信号Ｚ
ＰＲＥを入力に受け、パワーオンリセット信号ＺＰＯＲ
に加えてリセット信号ＺＰＯＲ１を出力する。

【００７６】モードセット設定回路１０４に含まれるノ
ーマルモードレジスタ１１６は、従来と同様、リセット
信号発生回路１５０から出力されるパワーオンリセット
信号ＺＰＯＲをリセット信号として受ける。モードセッ
ト回路１０４に含まれるテストモードレジスタ１１８
は、パワーオンリセット信号ＺＰＯＲとリセット信号Ｚ
ＰＯＲ１とをリセット信号として受ける。

【００７７】これにより同期型半導体記憶装置１０００
は、電源投入後に実施されるイニシャライズコマンド
（たとえば、プリチャージコマンド）に基づき、早期に
かつ確実にテストモードのリセットを行なうことが可能
となる。

【００７８】また、ノーマルモードレジスタ１１６は、
従来どおり電源投入直後に発生するパワーオンリセット
信号ＺＰＯＲによりリセットされるため、イニシャライ
ズコマンドによりノーマルモードがリセットされること
はない。

【００７９】次に、図２に示すリセット信号発生回路１
５０の具体的構成の一例について図３を用いて説明す
る。

【００８０】図３は、図２に示すリセット信号発生回路
１５０の具体的構成の一例を示す回路図である。図３に
示すリセット信号発生回路１５０は、従来のＰＯＲ発生
回路１００、ＮＡＮＤ回路３１およびインバータ回路３
２を含む。前述したようにＰＯＲ発生回路１００は、電
源投入後に、パワーオンリセット信号ＺＰＯＲを出力す
る。ＮＡＮＤ回路３１は、ＰＯＲ発生回路１００の出力
するパワーオンリセット信号ＺＰＯＲとプリチャージ信
号ＺＰＲＥとを入力に受け、これらの論理和を出力す
る。インバータ回路３２は、ＮＡＮＤ回路３１の出力信
号を反転してリセット信号ＺＰＯＲ１を出力する。

【００８１】次に、図２に示すテストモードレジスタ１
１８とパワーオンリセット信号ＺＰＯＲおよびリセット
信号ＺＰＯＲ１との関係の一例について、図４を用いて
説明する。

【００８２】図４は、図２に示すテストモードレジスタ
１１８の入出力関係の一例を示す図である。図４に示す
テストモードレジスタ１１８（以下、テストモードレジ
スタ１１８．１と称す）は、アドレス信号ＡＤＤ０に対
応するレジスタＲ１．０、アドレス信号ＡＤＤ１に対応
するレジスタＲ１．１およびイネーブラ（アドレス信号
ＡＤＤ７に対応する）であるレジスタＲ２を備える。レ
ジスタＲ１．０、Ｒ１．１およびＲ２の回路構成につい
ては、従来例において図２５を用いて説明したとおりで
ある。

【００８３】アドレス信号ＡＤＤ０に対応するレジスタ
Ｒ１. ０およびアドレス信号ＡＤＤ１に対応するレジス
タＲ１．１のそれぞれの入力ノードＮ１には、リセット
信号ＺＰＯＲ１を与える。イネーブラであるレジスタＲ
２の入力ノードＮ１には、パワーオンリセット信号ＺＰ
ＯＲを与える。

【００８４】これによりイニシャライズコマンド実行過
程において、テストモードレジスタ１１８．１から出力
される信号ＴＡＤＤがＬレベル、その反転信号ＺＴＡＤ
ＤがＨレベルで、すべてリセット状態となる。この結
果、後段に配置されるテストモードデコーダ１１９（図
２６参照）の出力信号（テストモード信号）はテストモ
ードイネーブル信号ＴＭＥがＨレベルであれば、テスト
モード信号ＴＭ１のみがＨレベルになる。テストモード
信号ＴＭ１をＮＯＰ信号に設定しておくことで、リセッ
ト信号ＺＰＯＲ１により、テストモードデコーダ１１９
はＮＯＰ状態（テストモード非活性状態）になる。

【００８５】さらに、図２に示すテストモードレジスタ
１１８とパワーオンリセット信号ＺＰＯＲおよびリセッ
ト信号ＺＰＯＲ１との関係の他の一例について、図５を
用いて説明する。

【００８６】図５は、図２に示すテストモードレジスタ
１１８の入出力関係の他の一例を示す図である。図５に
示すテストモードレジスタ（以下、テストモードレジス
タ１１８．２と称す）においては、レジスタＲ１．０お
よびＲ１．１のそれぞれの入力ノードＮ１には、パワー
オンリセット信号ＺＰＯＲを与える。イネーブラである
レジスタＲ２の入力ノードＮ１には、リセット信号ＺＰ
ＯＲ１を与える。

【００８７】これによりイニシャライズコマンド実行過
程において、テストモードレジスタ１１８．２から出力
されるテストモードイネーブル信号ＴＭＥは、リセット
（Ｌレベルの非活性）状態になる。この結果、後段に配
置されるテストモードデコーダ１１９（図２６参照）の
動作が停止する。

【００８８】次に、本発明の実施の形態１における同期
型半導体記憶装置１０００の電源投入後の動作につい
て、タイミングチャートである図６を用いて説明する。

【００８９】図６は、本発明の実施の形態１における同
期型半導体記憶装置１０００の電源投入後の動作を説明
するためのタイミングチャートである。図６において
（Ａ）は、外部電源電圧ＥＸＴＶＤＤを、（Ｂ）は、パ
ワーオンリセット信号ＺＰＯＲを、（Ｃ）は、テストモ
ードイネーブル信号ＴＭＥを、（Ｄ）は、プリチャージ
信号ＺＰＲＥをそれぞれ示している。

【００９０】図６に示すように電源投入（時刻ｔ０）
後、外部電源電圧ＥＸＴＶＤＤの電圧レベルが徐々に一
定レベルに立上がっていく。時刻ｔ１においてパワーオ
ンリセット信号ＺＰＯＲが発生するが、電源電圧ＥＸＴ
ＶＤＤの立上がりが緩やかな場合、外部電源電圧ＥＸＴ
ＶＤＤが一定レベルに達する前にパワーオンリセット信
号ＰＯＲは終息してしまう。この場合、テストモードイ
ネーブル信号ＴＭＥはリセットされず、Ｈレベルの活性
状態を保持する。

【００９１】外部電源電圧ＥＸＴＶＤＤが一定電圧レベ
ルに達した後（時刻ｔ２）、イニシャライズコマンドが
実行される。プリチャージコマンドが入力（時刻ｔ３）
されると、Ｌレベルのプリチャージ信号ＺＰＲＥが発生
（すなわち、リセット信号ＺＰＯＲ１が発生）する。テ
ストモードレジスタ１１８．２を用いた場合、テストモ
ードイネーブル信号ＴＭＥがＬレベルに立下がる（な
お、テストモードレジスタ１１８．１を用いた場合、Ｎ
ＯＰ信号に設定されたテストモード信号ＴＭ１がＨレベ
ル、それ以外のテストモード信号がすべてＬレベルにな
る）。この結果、テストモードがリセットされる。

【００９２】図２２で説明したイニシャライズコマンド
の実行手順によれば、プリチャージコマンド入力時点か
ら８回のオートリフレッシュコマンド入力完了時点まで
の期間（ｔＲＰ＋ｔＲＣ×８＝３０ｎｓ＋８０ｎｓ×８
＝６７０ｎｓ）後には完全にテストモードがリセットが
されていることになる。

【００９３】したがって、リセットされてから安定した
電源電圧（設定値）に至るまでに時間のかかる電源系の
テストモードが電源投入時にセットされていたとして
も、実使用時点では、通常の設定値に戻っていることが
保証される。

【００９４】なお、テストモードをリセットするための
コマンドは、プリチャージコマンドに限らず、イニシャ
ライズコマンドに含まれるコマンド（例えば、オートリ
フレッシュコマンド、プリチャージオールコマンド等）
であればいずれのコマンドであってもよい。

【００９５】ここで、オートリフレッシュコマンドを用
いてリセット信号ＺＰＯＲ１を発生する一例について図
７を用いて簡単に説明する。

【００９６】図７は、オートリフレッシュコマンドを用
いてリセット信号ＺＰＯＲ１を発生するための回路構成
の一例を示す回路図である。図７に示すＮＡＮＤ回路２
９は、オートリフレッシュコマンド（内部制御信号Ｃ
Ｓ、ＲＡＳ、ＲＡＳ、ＺＷＥがＨレベル）を検出する
と、Ｌレベルのオートリフレッシュ信号ＺＲＥＦＡを出
力する。リセット信号発生回路１５０は、パワーオンリ
セット信号ＺＰＯＲとオートリフレッシュ信号ＺＲＥＦ
Ａとを入力に受け、これらの論理和を出力する。インバ
ータ回路３２は、ＮＡＮＤ回路３１の出力信号を反転し
てリセット信号ＺＰＯＲ１を出力する。

【００９７】これにより同期型半導体記憶装置１０００
は、電源投入後に実施されるイニシャライズコマンド
（オートリフレッシュコマンド）に基づき、早期にかつ
確実にテストモードのリセットを行なうことが可能とな
る。

【００９８】なお、上記の説明においては、ノーマルモ
ードデコーダ１１７をノーマルモードレジスタ１１６の
後段に配置し、テストモードデコーダ１１９をテストモ
ードレジスタ１１８の後段に配置したが、これに限ら
ず、ノーマルモードデコーダ１１７の後段にノーマルモ
ードレジスタ１１６を配置し、テストモードデコーダ１
１９の後段にテストモードレジスタ１１８を配置する構
成であっても構わない。

【００９９】この場合、ノーマルモードレジスタ１１６
は、ノーマルモードデコーダ１１７によりデコードされ
たモード情報（ＣＬ、ＢＬ等）をラッチし、テストモー
ドレジスタ１１８はテストモードデコーダ１１９でデコ
ードされたテストモード情報をラッチする。

【０１００】［実施の形態２］本発明の実施の形態２に
おける同期型半導体記憶装置について説明する。

【０１０１】本発明の実施の形態２における同期型半導
体記憶装置は、パワーオンリセット信号ＺＰＯＲを用い
ず、イニシャライズコマンドに応答してテストモードを
リセットするものである。

【０１０２】本発明の実施の形態２における同期型半導
体記憶装置２０００の主要部の構成の一例について図８
を用いて説明する。

【０１０３】図８は、本発明の実施の形態２における同
期型半導体記憶装置２０００の主要部の構成の一例を示
す図である。以下の説明において、従来の同期型半導体
記憶装置９０００と同じ構成要素には、同じ記号および
符号を付し、その説明を省略する。

【０１０４】本発明の実施の形態２における同期型半導
体記憶装置２０００が、実施の形態１における同期型半
導体記憶装置１０００と異なる点は、パワーオンリセッ
ト信号ＺＰＯＲを用いずに、イニシャライズコマンド
（たとえば、プリチャージコマンド）が入力されたこと
を検出した結果を用いて、テストモードレジスタ１１８
を直接リセットすることにある。

【０１０５】図８に示すように、プリチャージ発生回路
１０５に含まれるＮＡＮＤ回路３０は、プリチャージコ
マンドを検出するとＬレベルのプリチャージ信号ＺＰＲ
Ｅを出力する。テストモードレジスタ１１８は、このプ
リチャージ信号ＺＰＲＥをリセット信号ＺＰＯＲ１とし
て受け、これに基づきリセットされる。

【０１０６】リセット信号ＺＰＯＲ１によるリセットの
方法としては、本発明の実施の形態１で説明したよう
に、テストモードイネーブル信号ＴＭＥをＬレベルの非
活性状態にする方法と、アドレス信号ＡＤＤ０およびＡ
ＤＤ１をリセットする方法とがある。

【０１０７】これにより、電源投入後のイニシャライズ
コマンドの実行手順に従えば、同期型半導体記憶装置２
０００は、パワーオンリセット信号ＺＰＯＲによらず、
早期にかつ確実にテストモードのリセットを行なうこと
が可能となる。

【０１０８】なお、テストモードをリセットするための
コマンドは、プリチャージコマンドに限らず、イニシャ
ライズコマンドに含まれるコマンド（例えば、オートリ
フレッシュコマンド、プリチャージオールコマンド等）
であればよい。

【０１０９】［実施の形態３］本発明の実施の形態３に
おける同期型半導体記憶装置について説明する。

【０１１０】本発明の実施の形態３における同期型半導
体記憶装置は、実施の形態１もしくは実施の形態２に対
し、特定のテストモードについてのみイニシャライズコ
マンドに応答してリセットするものである。

【０１１１】テストモードには、対応するテストモード
をリセットしてから内部状態が回復までに時間のかから
ない回路系（たとえば、ロジック系回路）に関するテス
トモードと、対応するテストモードをリセットしてから
内部状態が回復までに時間のかかる回路系（たとえば、
電源系回路）に関するテストモードとがある。

【０１１２】ロジック系回路は、対応するテストモード
がリセットされた後通常の動作コマンド等を入力しても
すぐに正常に動作する。しかし、電源系回路に関するテ
ストモード、特に内部電圧（昇圧電位等）を外部からコ
ントロールするテストモード等に誤って入ってしまった
場合、従来のモードレジスタセットコマンドによるリセ
ットを行なったとしても、電圧レベルが設定値に回復す
るまでに相当の時間がかかってしまう。この結果、実使
用時点で、使用可能な内部状態に回復しておらず、誤動
作が生じるという場合がある。

【０１１３】したがって、本発明の実施の形態３におい
ては、対応するテストモードをリセットしてから内部状
態が回復までに時間のかかる回路系のテストモードにつ
いては、イニシャライズコマンドを用いて早期にかつ確
実にリセットするように構成する。

【０１１４】ここで、本発明の実施の形態３における同
期型半導体記憶装置３０００の主要部の構成の一例につ
いて図９を用いて説明する。

【０１１５】図９は、本発明の実施の形態３における同
期型半導体記憶装置３０００の主要部の構成の一例を示
す図である。以下の説明において、従来の同期型半導体
記憶装置９０００と同じ構成要素には、同じ記号および
符号を付し、その説明を省略する。

【０１１６】同期型半導体記憶装置３０００は、内部回
路１２６および内部回路１２７を含む。内部回路１２６
は、たとえば、対応するテストモードをリセットしてか
ら内部状態が回復するまでに時間のかからないロジック
系回路とする。内部回路１２７は、たとえば、対応する
テストモードをリセットしてから内部状態が回復するま
でに時間のかかる電源系回路とする。

【０１１７】リセット信号発生回路１５０は、プリチャ
ージ発生回路１０５から受けるプリチャージ信号ＺＰＲ
Ｅと従来のパワーオンリセット信号ＺＰＯＲとの論理和
に基づきリセット信号ＺＰＯＲ１を出力する。

【０１１８】リセット信号ＺＰＯＲ１は、テストモード
設定回路１２５から出力される内部回路１２７に対する
テストモードＴＭ２をリセットするために用いる。ま
た、パワーオンリセット信号ＺＰＯＲは、テストモード
設定回路１２５から出力される内部回路１２６に対する
テストモードＴＭ１をリセットするために用いる。

【０１１９】一例としては、たとえば、テストモードイ
ネーブル信号ＴＭＥを出力するレジスタを２つ設ける。
一方のレジスタには、パワーオンリセット信号ＺＰＯＲ
を与える。そしてこのレジスタから出力されるテストイ
ネーブル信号により、テストモード信号ＴＭ１を出力す
るデコーダ部分がリセットされるように構成する。

【０１２０】他方のレジスタには、リセット信号ＺＰＯ
Ｒ１を与える。そしてこのレジスタから出力されるテス
トイネーブル信号により、テストモード信号ＴＭ２を出
力するデコーダ部分がリセットされるように構成する。

【０１２１】この結果、電源投入後すぐにパワーオンリ
セット信号ＺＰＯＲが終息し、さらに誤ってテストモー
ドが設定された場合にあっても、内部回路１２７に対す
るテストモード信号ＴＭ２は、イニシャライズコマンド
実行過程で確実にリセットされる。また、内部回路１２
６に対するテストモード信号ＴＭ１は、パワーオンリセ
ット信号ＺＰＯＲまたはモードレジスタセットコマンド
でリセットされる。

【０１２２】なお、内部回路１２７には、電源系回路に
限らず、対応するテストモードがリセットされてから内
部状態が回復するまでに時間の係るロジック系回路も含
まれる。たとえば、ワード線の活性をテストモードによ
り行なっている場合、活性状態になった後非活性状態に
するには通常２０ｎｓから３０ｎｓの時間が必要とされ
るため、モードレジスタセットコマンド入力後２０ｎｓ
期間内でアクトコマンドを実行すると誤動作するおそれ
がある。したがって、このうようなテストモードも、プ
リチャージコマンドに基づくリセット信号ＺＰＯＲ１を
用いてリセットする。この結果、同期型半導体記憶装置
３０００は、モードレジスタセットコマンド終了後、速
やかに実使用可能な状態となる。

【０１２３】なお、テストモードをリセットするための
コマンドは、プリチャージコマンドに限らず、イニシャ
ライズコマンドに含まれるコマンド（例えば、オートリ
フレッシュコマンド、プリチャージオールコマンド等）
であればいずれのコマンドであってもよい。

【０１２４】［実施の形態４］本発明の実施の形態４に
おける同期型半導体記憶装置について説明する。

【０１２５】本発明の実施の形態４における同期型半導
体記憶装置４０００の主要部の構成の一例について、図
１０を用いて説明する。

【０１２６】図１０は、本発明の実施の形態４における
同期型半導体記憶装置４０００の主要部の構成の一例を
示す図である。以下の説明において、従来の同期型半導
体記憶装置９０００と同じ構成要素には、同じ記号およ
び符号を付し、その説明を省略する。

【０１２７】実施の形態１から実施の形態３において
は、パワーオンリセット信号ＺＰＯＲまたはイニシャラ
イズコマンドに応答してテストモード設定回路１２５を
リセットしたが、本発明の実施の形態４における同期型
半導体記憶装置４０００では、特定の内部回路（図１０
において、内部回路１２９）に対してのみ、イニシャラ
イズコマンドに応答してテストモード信号をリセットし
て与える。

【０１２８】図１０に示す同期型半導体記憶装置４００
０は、テストモード設定回路１２５、リセット信号発生
回路１５０、内部回路１２８および１２９ならびにラッ
チ回路１３０を含む。

【０１２９】リセット信号発生回路１５０は、パワーオ
ンリセット信号ＺＰＯＲおよびリセット信号ＺＰＯＲ１
を出力する。前述したように、リセット信号発生回路１
５０は、パワーオンリセット信号ＺＰＯＲとイニシャラ
イズコマンドに対応する信号（たとえば、図１０に示す
ようにプリチャージ信号ＺＰＲＥ）との論理和に基づき
リセット信号ＺＰＯＲ１を生成する。

【０１３０】テストモード設定回路１２５は、パワーオ
ンリセット信号ＺＰＯＲに基づきリセットされる。ラッ
チ回路１３０は、テストモード設定回路１２５からテス
トモード信号ＴＭを受けてラッチして出力する。ラッチ
回路１３０は、リセット信号発生回路１５０からリセッ
ト信号ＺＰＯＲ１を受けた場合には、テストモード信号
ＴＭをリセット（非活性状態）して出力する。

【０１３１】内部回路１２９は、ラッチ回路１３０を介
してテストモード信号ＴＭを受ける。一方、内部回路１
２８は、テストモード設定回路１２５から直接テストモ
ード信号ＴＭを受ける。

【０１３２】内部回路１２８の具体例としては、テスト
モードをリセットしてから内部状態が回復するために時
間のかからないロジック系回路が挙げられる。また内部
回路１２９の具体例としては、テストモードをリセット
してから内部状態が回復するために時間のかかる電源系
もしくはロジック系回路が挙げられる。

【０１３３】このように構成することにより、電源投入
後のパワーオンリセット信号ＺＰＯＲによるリセットが
不十分であり、誤ってテストモードが設定された場合で
も、イニシャライズコマンド（図においてはプリチャー
ジ信号ＺＰＲＥ）実行過程で、内部回路１２９はテスト
モードから抜けることが可能となる。

【０１３４】内部回路１２８に入力するテストモード信
号ＴＭは、パワーオンリセット信号ＺＰＯＲもしくはモ
ードレジスタセットコマンドにより必ずリセットされ
る。

【０１３５】このため、同期型半導体記憶装置４０００
は、モードレジスタセットコマンド終了後、速やかに実
使用可能な状態となる。

【０１３６】なお、テストモードをリセットするための
コマンドは、プリチャージコマンドに限らず、イニシャ
ライズコマンドに含まれるコマンド（例えば、オートリ
フレッシュコマンド、プリチャージオールコマンド等）
であればいずれのコマンドであってもよい。

【０１３７】［実施の形態５］本発明の実施の形態５に
おける同期型半導体記憶装置について説明する。

【０１３８】実施の形態１から実施の形態４における同
期型半導体記憶装置１０００、…、４０００では、イニ
シャライズコマンドに含まれるプリチャージコマンド
（一例）を用いてテストモードをリセットする回路例に
ついて説明した。しかし、このように構成すると、テス
トモードにおいてプリチャージコマンドを実行すること
ができない（実行すると、テストモードから抜けてしま
う）という問題が生じてしまう。

【０１３９】そこで、本発明の実施の形態５における同
期型半導体記憶装置においては、テストモードにおい
て、特定のコマンドをリセット信号を発生させるコマン
ド（たとえば、プリチャージコマンド）に変換して使用
することを可能とする。この結果、イニシャライズコマ
ンドにおいてテストモードをリセットするとともに、テ
ストモードにおいてもプリチャージコマンドを初めとす
るイニシャライズコマンドを実行することができる。

【０１４０】本発明の実施の形態５における同期型半導
体記憶装置５０００の主要部の構成について図１１を用
いて説明する。

【０１４１】図１１は、本発明の実施の形態５における
同期型半導体記憶装置５０００の主要部の構成の一例を
示す回路図である。本発明の実施の形態５における同期
型半導体記憶装置５０００は、コマンドデコーダ５０を
備える。コマンドデコーダ５０は、ＮＡＮＤ回路３６、
３７、３８、３９および４０、ＮＯＲ回路４１、４２お
よび４３、インバータ回路４４、４５、４６および４
７、ＡＮＤ回路４８ならびにＮＯＲ回路４９を備える。

【０１４２】図１１において、反転アドレス信号ＺＡＤ
Ｄ０は、アドレス信号ＡＤＤ０に対応する逆相の信号で
ある。反転アドレス信号ＺＡＤＤ１は、アドレス信号Ａ
ＤＤ１に対応する逆相の信号である。

【０１４３】ＮＡＮＤ回路４０は、バーストターミネー
トコマンド（内部制御信号ＣＳ、ＺＲＡＳ、ＺＣＡＳお
よびＷＥのすべてがＨレベル）を検出すると、Ｌレベル
の信号を出力する。

【０１４４】ＮＡＮＤ回路３６、３７、３８および３９
のそれぞれの第３の入力ノードは、図示しないテストモ
ードレジスタからテストモードイネーブル信号ＴＭＥを
受ける。なお前述したように、テストモードイネーブル
信号ＴＭＥは、ノーマルモード（テストモード以外）に
おいてはＬレベルの非活性状態であり、テストモードに
おいてはＨレベルの活性状態にある。

【０１４５】ＮＡＮＤ回路３６の第１の入力ノードは、
反転アドレス信号ＺＡＤＤ０を受け、第２の入力ノード
は反転アドレス信号ＺＡＤＤ１を受ける。ＮＡＮＤ回路
３７の第１の入力ノードは、アドレス信号ＡＤＤ０を受
け、第２の入力ノードは反転アドレス信号ＺＡＤＤ１を
受ける。ＮＡＮＤ回路３８の第１の入力ノードは、反転
アドレス信号ＺＡＤＤ０を受け、第２の入力ノードはア
ドレス信号ＡＤＤ１を受ける。ＮＡＮＤ回路３９の第１
の入力ノードは、アドレス信号ＡＤＤ０を受け、第２の
入力ノードはアドレス信号ＡＤＤ１を受ける。

【０１４６】ＮＯＲ回路４１、４２および４３のそれぞ
れの第１の入力ノードは、ＮＡＮＤ回路４０の出力信号
を受ける。ＮＯＲ回路４１の第２の入力ノードは、ＮＡ
ＮＤ回路３７の出力信号を受ける。ＮＯＲ回路４２の第
２の入力ノードは、ＮＡＮＤ回路３８の出力信号を受け
る。ＮＯＲ回路４３の第２の入力ノードは、ＮＡＮＤ回
路３９の出力信号を受ける。

【０１４７】インバータ回路４５は、ＮＯＲ回路４１の
出力信号を反転してコマンド信号ＺＣＭＤ１を出力す
る。インバータ回路４６は、ＮＯＲ回路４２の出力信号
を反転してコマンド信号ＺＣＭＤ２を出力する。インバ
ータ回路４７は、ＮＯＲ回路４３の出力信号を反転して
コマンド信号ＺＣＭＤ３を出力する。

【０１４８】ＡＮＤ回路４８の第１の入力ノードは、テ
ストモードイネーブル信号ＴＭＥを受け、第２の入力ノ
ードはＮＡＮＤ回路３６の出力信号を受ける。ＮＯＲ回
路４９の第１の入力ノードは、ＮＡＮＤ回路４０の出力
信号を受け、第２の入力ノードはＡＮＤ回路４８の出力
信号を受ける。インバータ回路４４は、ＮＯＲ回路４９
の出力信号を反転して、コマンド信号ＺＣＭＤ０を出力
する。

【０１４９】同期型半導体記憶装置５０００はさらに、
ＮＡＮＤ回路３４およびインバータ回路３５を含む。Ｎ
ＡＮＤ回路３４は、第１の入力ノードにコマンドデコー
ダ５０から出力されるコマンド信号ＺＣＭＤ１を受け
る。また、ＮＡＮＤ回路３４の第２の入力ノードは、プ
リチャージコマンドを検出するＮＡＮＤ回路３０の出力
信号を受ける。ＮＡＮＤ回路３０の出力信号は、さらに
リセット信号発生回路１５０に入力される。インバータ
回路３５は、ＮＡＮＤ回路３４の出力信号を反転してプ
リチャージ信号ＺＰＲＥとして出力する。図示しないバ
ンクは、インバータ回路３５から出力されるプリチャ−
ジ信号ＺＰＲＥに応答して、プリチャージされる。

【０１５０】図１１に示す同期型半導体記憶装置５００
０の動作について簡単に説明する。テストモードにおい
ては、コマンドデコーダ５０は、アドレス信号ＡＤＤ０
およびＡＤＤ１の組合せに応じて、バーストターミネー
トコマンドをコマンド信号ＺＣＭＤ０、…、ＺＣＭＤ３
のいずれかにデコードすることが可能となる。

【０１５１】Ｌレベルのコマンド信号ＺＣＭＤ１が発生
することにより、内部的には、プリチャージコマンドが
入力されたことが指定される。また、Ｌレベルのコマン
ド信号ＺＣＭＤ０が発生することにより、内部的には、
バーストターミネートコマンドが入力されたことが指定
される。

【０１５２】たとえば、テストモードにおいてアドレス
信号ＡＤＤ０およびＡＤＤ１がともにＬレベルの時点
で、バーストターミネートコマンドが入力されると、コ
マンドデコーダ５０からは、Ｌレベルのコマンド信号Ｚ
ＣＭＤ０が出力される。

【０１５３】また、アドレス信号ＡＤＤ０がＨレベルで
かつアドレス信号ＡＤＤ１がＬレベルの場合に、バース
トターミネートコマンドが入力されると、Ｌレベルのコ
マンド信号ＺＣＭＤ１が出力される。この場合、インバ
ータ回路３５からＬレベルのプリチャージ信号ＺＰＲＥ
が出力される。一方、ＮＡＮＤ回路３０の出力信号はＨ
レベルであるため、プリチャージコマンドに応答したリ
セット信号は出力されない。このため、プリチャージコ
マンドのみが実行され、テストモードのリセットは行な
われない。

【０１５４】なお、ノーマルモードにおいては、コマン
ドデコーダ５０は、バーストターミネートコマンドを受
けると、Ｌレベルのコマンド信号ＺＣＭＤ０を出力す
る。

【０１５５】この結果、テストモードにおけるプリチャ
ージコマンドの実行が保証され、かつノーマルモードに
おいては、イニシャライズコマンドに応じて、テストモ
ードは早期にかつ確実にリセットされることになる。

【０１５６】なお、上記の説明においては、バーストタ
ーミネートコマンドをアドレス信号の組合せで変換（リ
セット）する構成となっているが、アドレス信号をＡＤ
Ｄ０およびＡＤＤ１に限定するものではない。

【０１５７】また、組合せを実現するためにたとえば外
部制御信号ＤＱＭでもＣＫＥでも使用することは可能で
ある。また、バーストターミネートコマンドに制限する
ものではなく、たとえばセルフリフレッシュエントリコ
マンドに対して同様に命令のデコードを行なうこともで
きる。またアクトコマンドに対してもアドレス信号の組
合せや外部制御信号ＤＱＭ等の組合せで命令を幾通りか
にデコードすることが容易である。

【０１５８】また、必ずしも２つ以上の信号でデコード
する必要はなく、たとえばテストモードにおいてバース
トターミネートコマンドをそのままプリチャージコマン
ドに読替えることも可能である。

【０１５９】［実施の形態６］本発明の実施の形態６に
おける同期型半導体記憶装置について説明する。

【０１６０】実施の形態１から実施の形態５における同
期型半導体記憶装置１０００、…、５０００では、モー
ドレジスタセットコマンドとアドレス信号との組合せに
より、ノーマルモードまたはテストモードが設定される
回路について説明した。

【０１６１】これに対して、本発明の実施の形態６の同
期型半導体記憶装置は、通常動作時に使用しない高電圧
条件（スーパーＶＩＨ条件）でのみ特殊なテストモード
に入ることを可能とするもので、これにより、ユーザが
誤って特殊なテストモード（特にリセットに時間のかか
るテスト）に入る可能性を極めて低くすることができ
る。

【０１６２】なお、通常ＶＩＨレベルからスーパーＶＩ
Ｈレベルへ、さらにスーパーＶＩＨレベルから通常のＶ
ＩＨレベルへ電圧を変化するためには、数百マイクロセ
ック時間が必要とされ、すべての特殊テストモードに入
るためにスーパーＶＩＨ条件を課すと、出荷テストに時
間がかかってしまう。

【０１６３】したがってテストの効率化を考え、本発明
の実施の形態６においては、モードレジスタセットコマ
ンドで容易にリセットできるテストモードは、通常どお
りモードレジスタセットコマンドとアドレス信号ＡＤＤ
７とでセットを行い、リセットに時間のかかる特殊なテ
ストモード（たとえば、電源系回路に対するテスト）
は、スーパーＶＩＨ条件を満たすようことでセットされ
るように構成する。これにより、実使用時にリセットに
時間のかかる特殊テストモードに容易に入ることができ
ないようになる。また、出荷テストでは、必要な時間を
短縮することができる。

【０１６４】本発明の実施の形態６における同期型半導
体記憶装置６０００の主要部の構成の一例について、図
１２を用いて説明する。

【０１６５】図１２は、本発明の実施の形態６における
同期型半導体記憶装置６０００の主要部の構成の一例を
示すブロック図である。以下の説明において、従来の同
期型半導体記憶装置９０００と同じ構成要素には、同じ
記号および同じ符号を付し、その説明を省略する。

【０１６６】図１２に示すように同期型半導体記憶装置
６０００は、テストモードレジスタ１４０およびテスト
モードデコーダ１４２を含む。テストモードレジスタ１
４０は、アドレス信号ＡＤＤ０、ＡＤＤ１およびＡＤＤ
７、テストモードセット信号ＳＴＭおよびその反転信号
ＺＳＴＭを受ける。さらに、テストモードデコーダ１４
２は、入力パッドＰ１と接続される。テストモードレジ
スタ１４０は、信号ＴＡＤＤ、ＺＴＡＤＤ、テストモー
ドイネーブル信号ＴＭＥおよび特殊テストモードイネー
ブル信号ＴＳＶＥを出力する。

【０１６７】テストモードデコーダ１４２は、テストモ
ードイネーブル信号ＴＭＥまたは特殊テストモードイネ
ーブル信号ＴＳＶＥに基づきイネーブル状態となり、テ
ストモードレジスタ１４０から出力される信号ＴＡＤＤ
およびその反転信号ＺＴＡＤＤに応答して、テストモー
ド信号ＴＭ１、ＴＭ２、…を出力する。

【０１６８】次に、図１２に示すテストモードレジスタ
１４０の構成および入出力関係の一例について、図１３
を用いて説明する。

【０１６９】図１３は、図１２におけるテストモードレ
ジスタ１４０の構成および入出力関係の一例を示す回路
図である。図１３に示すテストモードレジスタ１４０
は、アドレス信号ＡＤＤ０に対応するレジスタＲ１．
０、アドレス信号ＡＤＤ１に対応するレジスタＲ１．
１、第１のイネーブラである（アドレス信号ＡＤＤ７に
対応）レジスタＲ２および第２のイネーブラである（ア
ドレス信号ＡＤＤ７と入力パッドＰ１に対応）レジスタ
Ｒ３を含む。レジスタＲ１．０、Ｒ１．１およびＲ２の
回路構成は、それぞれ従来例で図２５を用いて説明した
とおりである。

【０１７０】次に図１３に示すレジスタＲ３の回路構成
と入出力関係について、図１４を用いて説明する。

【０１７１】図１４は、図１３に示すレジスタＲ３の構
成および入出力関係の一例を示す回路図である。図１４
に示すレジスタＲ３は、Ｎチャネル型ＭＯＳトランジス
タＴ２、Ｔ３、Ｔ４、Ｔ５およびＴ６、ＮＡＮＤ回路５
５、ゲート回路５６ならびにインバータ回路５７、５８
および５９を含む。

【０１７２】トランジスタＴ２、Ｔ３、Ｔ４およびＴ５
は、入力パッドＰ１とノードＺ３との間に直列に接続さ
れる。トランジスタＴ６は、ノードＺ３と接地電位ＧＮ
Ｄとの間に接続される。トランジスタＴ６のゲート電極
は、入力ノードＮ１１と接続される。トランジスタＴ５
のゲート電極は、入力ノードＮ１４と接続される。

【０１７３】ＮＡＮＤ回路５５は、入力ノードＮ１２か
らの入力信号およびノードＺ３の信号を受けて、ノード
Ｚ４に信号を出力する。インバータ回路５７は、ノード
Ｚ４の出力信号を反転して出力する。ゲート回路５６
は、入力ノードＮ１３およびＮ１４の信号に応答して、
インバータ回路５７の出力信号を反転してノードＺ４に
出力する。インバータ回路５８は、インバータ回路５７
の出力信号を反転してインバータ回路５９に出力する。
インバータ回路５９は、インバータ回路５８の出力信号
を反転して出力ノードＮ１５に出力する。

【０１７４】具体的に、図１４に示すようにテストモー
ドレジスタ１４０においては、ノードＮ１１に基準電圧
ＶＲＥＦを与え、入力ノードＮ１２にアドレス信号ＡＤ
Ｄ７を与える。さらに、入力ノードＮ１３に反転テスト
モードセット信号ＺＳＴＭを与え、入力ノードＮ１４に
テストモードセット信号ＳＴＭを与える。出力ノードＮ
１５からは、特殊テストイネーブル信号ＴＳＶＥが出力
される。

【０１７５】次に、図１２に示すテストモードデコーダ
１４２の回路構成の一例について図１５を用いて説明す
る。

【０１７６】図１５は、図１２に示すテストモードデコ
ーダ１４２を構成するデコーダＤ１の構成の一例を示す
回路図である。図１５においては、テストモードデコー
ダ１４２に含まれる信号ＴＡＤＤ０に対応するデコーダ
Ｄ１の構成と入出力関係とが示されている。

【０１７７】デコーダＤ１は、ＮＡＮＤ回路６４および
６５ならびにインバータ回路６２および６３を含む。Ｎ
ＡＮＤ回路６４は、入力ノードＮ２１およびＮ２２のそ
れぞれから信号を受け、インバータ回路６２に出力す
る。インバータ回路６２は、この信号を反転して出力ノ
ードＮ２４に出力する。ＮＡＮＤ回路６５は、入力ノー
ドＮ２１およびＮ２３のそれぞれから信号を受け、イン
バータ回路６３に信号を出力する。インバータ回路６３
はこの信号を反転して出力ノードＮ２５に出力する。

【０１７８】デコーダＤ１はさらに、ＮＡＮＤ回路６９
および７０ならびにインバータ回路６７および６８を含
む。ＮＡＮＤ回路６９は、入力ノードＮ２６およびＮ２
７のそれぞれから信号を受け、インバータ回路６７に出
力する。インバータ回路６７は、この信号を反転して出
力ノードＮ２９に出力する。ＮＡＮＤ回路７０は、入力
ノードＮ２６およびＮ２８のそれぞれから信号を受け、
インバータ回路６８に信号を出力する。インバータ回路
６８はこの信号を反転して出力ノードＮ３０に出力す
る。

【０１７９】具体的に、図１５に示すように信号ＴＡＤ
Ｄ０に対応するデコーダＤ１においては、入力ノードＮ
２２およびＮ２７に、信号ＴＡＤＤ０を与え、入力ノー
ドＮ２３およびＮ２８に、信号ＺＴＡＤＤ０を与え、さ
らに入力ノードＮ２１に、テストモードイネーブル信号
ＴＭＥを与える。テストモードイネーブル信号ＴＭＥが
Ｈレベルであれば、出力ノードＮ２４からテストモード
信号ＴＭ１が、または出力ノードＮ２５からテストモー
ド信号ＴＭ２が出力される。また入力ノードＮ２６に
は、特殊テストモードイネーブル信号ＴＳＶＥを与え
る。特殊テストモードイネーブル信号ＴＳＶＥがＨレベ
ルであれば、出力ノードＮ２９からテストモード信号Ｔ
Ｍ３が、または出力ノードＮ３０からテストモード信号
ＴＭ４が出力される。

【０１８０】なお、信号ＴＡＤＤ１に対応するデコーダ
はデコーダＤ１と同様の回路構成であり、入力ノードＮ
２２およびＮ２７に、信号ＴＡＤＤ１を与え、入力ノー
ドＮ２３およびＮ２８に、信号ＺＴＡＤＤ１を与え、さ
らに入力ノードＮ２１に、テストモードイネーブル信号
ＴＭＥを与える。テストモードイネーブル信号ＴＭＥが
Ｈレベルであれば、出力ノードＮ２４または出力ノード
Ｎ２５から対応するテストモード信号が出力される。

【０１８１】また入力ノードＮ２６には、特殊テストモ
ードイネーブル信号ＴＳＶＥを与える。特殊テストモー
ドイネーブル信号ＴＳＶＥがＨレベルであれば、出力ノ
ードＮ２９からまたは出力ノードＮ３０から対応するテ
ストモード信号が出力される。

【０１８２】次に、図１２に示す同期型半導体記憶装置
６０００の動作について、タイミングチャートである図
１６を用いて説明する。

【０１８３】図１６は、本発明の実施の形態６における
同期型半導体記憶装置６０００の動作を説明するための
タイミングチャートである。図１６において、（Ａ）
は、内部クロック信号ＣＬＫを、（Ｂ）は、内部制御信
号ＣＳを、（Ｃ）は、内部制御信号ＲＡＳを、（Ｄ）
は、内部制御信号ＣＡＳを、（Ｅ）は、内部制御信号Ｗ
Ｅをそれぞれ示す。また、（Ｆ）は、アドレス信号ＡＤ
Ｄ７を、（Ｇ）はアドレス信号ＡＤＤ０を、（Ｈ）は、
入力パッドＰ１の電圧レベルを、（Ｉ）は、パワーオン
リセット信号ＺＰＯＲを、（Ｊ）は、基準電圧ＶＲＥＦ
をそれぞれ示す。さらに、（Ｋ）は、テストモードセッ
ト信号ＳＴＭを、（Ｌ）は、テストモードイネーブル信
号ＴＭＥを、（Ｍ）は、信号ＴＡＤＤ０を、（Ｎ）は、
特殊テストモードイネーブル信号ＴＳＶＥを、（Ｏ）
は、テストモード信号ＴＭ１、（Ｐ）は、テストモード
信号ＴＭ３をそれぞれ示している。なお、以下の説明に
おいては、アドレス信号ＡＤＤ０がＨレベル、アドレス
信号ＡＤＤ１がＬレベルの場合を想定して説明する。

【０１８４】まず、モードレジスタセットコマンドとＨ
レベルのアドレス信号ＡＤＤ７とに応答して、テストモ
ードに入る動作について説明する。

【０１８５】時刻ｔ１おいて、モードレジスタセットコ
マンド（内部制御信号ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥがす
べてＨレベル）が入力されると、テストモードセット信
号ＳＴＭがＨレベルとなる。

【０１８６】この時点でアドレス信号ＡＤＤ７がＨレベ
ルであるため、レジスタＲ２からＨレベルのテストモー
ドイネーブル信号ＴＭＥが出力される。デコーダＤ１
は、Ｈレベルのテストモードイネーブル信号ＴＭＥとＨ
レベルの信号ＴＡＤＤ０とを受けて、Ｈレベルのテスト
モード信号ＴＭ１を出力（選択）する。なお、次のモー
ドレジスタセットコマンドが入力するまで、テストモー
ドレジスタの内容はラッチされている。

【０１８７】次に、入力パッドＰ１に入力される高電圧
（スーパーＶＩＨ）に応答して、特殊テストモードに入
る場合について説明する。

【０１８８】モードレジスタセットコマンドを入力する
と同時に、入力パッドＰ１にスーパＶＩＨ（高電圧）を
印加する。これにより、レジスタＲ３から、Ｈレベルの
特殊テストモードイネーブル信号ＴＳＶＥが出力され
る。

【０１８９】デコーダＤ１は、Ｈレベルの特殊テストモ
ードイネーブル信号ＴＳＶＥとＨレベルの信号ＴＡＤＤ
０とを受けて、テストモード信号ＴＭ３を選択し、代わ
りに、テストモード信号ＴＭ１を非選択状態とする。

【０１９０】このように、本発明の実施の形態６におけ
る同期型半導体記憶装置６０００は、モードレジスタセ
ットコマンドとアドレス信号とに基づきテストモード
（たとえば、テストモード信号ＴＭ１、ＴＭ２に対応）
に入り、さらにスーパーＶＩＨ条件が満たされた場合に
は、特殊テストモード（たとえば、テストモード信号Ｔ
Ｍ３、ＴＭ４に対応）に入ることが可能となる。この結
果、ユーザが誤って特殊なテストモード（特にリセット
に時間のかかるテスト）に入る可能性を極めて低くする
ことができる。

【０１９１】［実施の形態７］本発明の実施の形態７に
おける同期型半導体記憶装置について説明する。

【０１９２】本発明の実施の形態７における同期型半導
体記憶装置は、高電源電圧が印加される入力パッドを複
数個持ち、この組合せで特殊なテストモードに入ること
を可能とするものである。これにより、スーパーＶＩＨ
条件の組合わせで多様なテストモードが実施されるとと
もに、実使用時においては誤ってテストモードに入ると
いう誤動作を減少させることができる。

【０１９３】本発明の実施の形態７における同期型半導
体記憶装置７０００の全体構成について、図１７を用い
て説明する。

【０１９４】図１７は、本発明の実施の形態７における
同期型半導体記憶装置７０００の主要部の構成を示す概
略ブロック図である。従来の同期型半導体記憶装置９０
００と同じ構成要素には、同じ記号および符号を付し、
その説明を省略する。

【０１９５】図１７に示す同期型半導体記憶装置７００
０は、テストモードレジスタ１４３およびテストモード
デコーダ１４５を含む。

【０１９６】テストモードレジスタ１４３は、実施の形
態６におけるテストモードレジスタ１４０と異なり、入
力パッドＰ１およびＰ２のそれぞれの信号に応答して、
第１の特殊テストモードイネーブル信号ＴＳＶＥ１およ
び第２の特殊テストモードイネーブル信号ＴＳＶＥ２を
出力する。

【０１９７】次に、図１７に示すテストモードレジスタ
１４３の構成および入出力関係について図１８を用いて
説明する。

【０１９８】図１８は、図１７に示すテストモードレジ
スタ１４３の構成および入出力関係を示す図である。図
１８に示すテストモードレジスタ１４３は、アドレス信
号ＡＤＤ０に対応するレジスタＲ１．０、アドレス信号
ＡＤＤ１に対応するレジスタＲ１．１、第１のイネーブ
ラである（アドレス信号ＡＤＤ７および入力パッドＰ１
に対応）レジスタＲ３．１および第２のイネーブラであ
る（アドレス信号ＡＤＤ７および入力パッドＰ２に対
応）レジスタＲ３．２を含む。

【０１９９】レジスタＲ３．１およびＲ３. ２は、図１
４に示すレジスタＲ３であり、入力ノードＮ１１に、基
準電圧ＶＲＥＦを、入力ノードＮ１２に、アドレス信号
ＡＤＤ７を、入力ノードＮ１３に反転テストモードセッ
ト信号ＺＳＴＭを、さらに入力ノードＮ１４に、テスト
モードセット信号ＳＴＭを受ける。

【０２００】レジスタＲ３．１は、入力パッドＰ１から
信号を受ける。レジスタＲ３. １の出力ノードＮ１５か
らは、第１の特殊テストモードイネーブル信号ＴＳＶＥ
１が出力される。

【０２０１】レジスタＲ３．２は、入力パッドＰ２から
信号を受ける。レジスタＲ３．２の出力ノードＮ１５か
らは、第２の特殊テストモードイネーブル信号ＴＳＶＥ
２が出力される。

【０２０２】次に、図１７に示すテストモードデコーダ
１４５の構成および入出力関係について、図１９を用い
て説明する。

【０２０３】図１９は、図１７に示すテストモードデコ
ーダ１４５に含まれるデコーダＤ２の構成および入出力
関係を示す図である。図１９においては、信号ＴＡＤＤ
０に対応するデコーダＤ２の構成と入出力関係とが示さ
れている。

【０２０４】デコーダＤ２は、ＮＡＮＤ回路７０、７
１、７２、８０、８１および８２ならびにインバータ回
路７３、７４、７５、７６、７７、８３、８４、８５、
８６および８７を含む。

【０２０５】ＮＡＮＤ回路７０は、入力ノードＮ４０、
Ｎ４１およびＮ４２のそれぞれから信号を受け、インバ
ータ回路７５に信号を出力する。インバータ回路７５
は、この信号を反転して出力ノードＮ４３に出力する。
ＮＡＮＤ回路７１は、入力ノードＮ４０の信号と、入力
ノードＮ４１の信号をインバータ回路７３で反転した信
号と、入力ノードＮ４２の信号とを受け、インバータ回
路７６に信号を出力する。インバータ回路７６は、この
信号を反転して出力ノードＮ４４に出力する。ＮＡＮＤ
回路７２は、入力ノードＮ４０およびＮ４１のそれぞれ
から受ける信号と、入力ノードＮ４２から受ける信号を
インバータ回路７４で反転した信号とを受け、インバー
タ回路７７に信号を出力する。インバータ回路７７は、
この信号を反転して出力ノードＮ４５に出力する。

【０２０６】ＮＡＮＤ回路８０は、入力ノードＮ５０、
Ｎ５１およびＮ５２のそれぞれから信号を受け、インバ
ータ回路８５に出力する。インバータ回路８５は、この
信号を反転して出力ノードＮ５３に出力する。ＮＡＮＤ
回路８１は、入力ノードＮ５０およびＮ５２の信号を受
け、入力ノードＮ５１の信号をインバータ回路８３で反
転した信号を受ける。インバータ回路８６は、ＮＡＮＤ
回路８１の出力信号を反転して出力ノードＮ５４に出力
する。ＮＡＮＤ回路８２は、入力ノードＮ５０およびＮ
５１のそれぞれから信号を受け、入力ノードＮ５２の信
号をインバータ回路８４で反転した信号を受ける。イン
バータ回路８７は、ＮＡＮＤ回路８２の出力信号を反転
して出力ノードＮ５５に出力する。信号ＴＡＤＤ１に対
応するデコーダは、デコーダＤ２と同じ回路構成であ
る。

【０２０７】信号ＴＡＤＤｉ（ただし、ｉ＝０、１のい
ずれか）に対応するデコーダＤ２は、入力ノードＮ４１
に、信号ＴＡＤＤｉを受け、入力ノードＮ４１およびＮ
５１に、第１の特殊テストモードイネーブル信号ＴＳＶ
Ｅ１を受け、入力ノードＮ４２およびＮ５２に、第２の
特殊テストモードイネーブル信号ＴＳＶＥ２を受ける。
また、入力ノードＮ５０に、反転信号ＺＴＡＤＤｉを受
ける。

【０２０８】信号ＴＡＤＤ０に対応するデコーダＤ２は
出力ノードＮ４３からは、テストモード信号ＴＭ１が、
出力ノードＮ４４からは、テストモード信号ＴＭ２が、
出力ノードＮ４５からは、テストモード信号ＴＭ３が、
出力ノードＮ５３からは、テストモード信号ＴＭ４が、
出力ノードＮ５４からは、テストモード信号ＴＭ５が、
出力ノードＮ５５からは、テストモード信号ＴＭ６が出
力される。

【０２０９】アドレス信号ＡＤＤ１に対応するデコーダ
からは、信号ＴＡＤＤ１、反転信号ＺＴＡＤＤ１および
特殊テストモード信号ＴＳＶＥ１およびＴＳＶＥ２に応
答して、対応するテストモード信号を出力する。

【０２１０】次に、図１７に示す本発明の実施の形態７
における同期型半導体記憶装置７０００の動作について
タイミングチャートである図２０を用いて説明する。

【０２１１】図２０は、本発明の実施の形態７における
同期型半導体記憶装置７０００の動作を説明するための
タイミングチャートである。図７において、（Ａ）は、
内部クロック信号ＣＬＫを、（Ｂ）は、内部制御信号Ｃ
Ｓを、（Ｃ）は、内部制御信号ＲＡＳを、（Ｄ）は、内
部制御ＣＡＳ、（Ｅ）は、内部制御信号ＷＥを、（Ｆ）
は、アドレス信号ＡＤＤ７を、（Ｇ）は、アドレス信号
ＡＤＤ０を、（Ｈ）は、入力パッドＰ１の電圧レベル
を、（Ｉ）は、入力パッドＰ２の電圧レベルをそれぞれ
示している。さらに、（Ｊ）は、パワーオンリセット信
号ＺＰＯＲを、（Ｋ）は、基準電圧ＶＲＥＦを、（Ｌ）
は、テストモードセット信号ＳＴＭを、（Ｍ）は、第１
の特殊テストモードイネーブル信号ＴＳＶＥ１を、
（Ｎ）は、信号ＴＡＤＤ０を、（Ｏ）は、第２の特殊テ
ストモードイネーブル信号ＴＳＶＥ２を、（Ｐ）は、テ
ストモード信号ＴＭ３を、（Ｑ）は、テストモード信号
ＴＭ２をそれぞれ示している。

【０２１２】時刻ｔ０において、モードレジスタセット
コマンドＭＲＳが入力された時点でアドレス信号ＡＤＤ
７がＨレベルでありかつ入力パッドＰ１にスーパーＶＩ
Ｈレベルの電圧を印加する。これにより、第１の特殊テ
ストモードイネーブル信号ＴＳＶＥ１がＨレベルとな
る。信号ＴＡＤＤ０との組合せで、テストモード信号Ｔ
Ｍ３が選択される。

【０２１３】時刻ｔ１に、再度モードレジスタセットコ
マンドＭＲＳを入力する。この時点でアドレス信号ＡＤ
Ｄ７およびアドレス信号ＡＤＤ０をいずれもＨレベルと
しておき、同時に入力パッドＰ２にスーパーＶＩＨレベ
ルの電圧を印加する。

【０２１４】この場合、第１のテストモードイネーブル
信号ＴＳＶＥ１がＬレベルとなり、かつ第２の特殊テス
トモードイネーブル信号ＴＳＶＥ２がＨレベルとなる。
これにより、信号ＴＡＤＤ０との組合せで、テストモー
ド信号ＴＭ２が選択される代わりに、テストモード信号
ＴＭ３が非選択状態となる。

【０２１５】このように、複数のスーパーＶＩＨ入力パ
ッドを用いることにより、アドレス信号の組合せを少な
くすることができる。また、スーパーＶＩＨ条件を使用
するため、誤ってユーザがテストモードに入る可能性が
減少する。

【０２１６】

【発明の効果】以上のように、請求項１に係る同期型半
導体記憶装置によれば、テストモード設定手段を有し、
イニシャライズコマンドに応答してテストモードをリセ
ットすることができる。このため、実使用時にテストモ
ードが設定されていても、早期にかつ確実にテストモー
ドをリセットすることができる。この結果、実使用時に
おける誤動作を防止することができる。

【０２１７】請求項２に係る同期型半導体記憶装置は、
動作モード設定手段とテストモード設定手段とを有し、
イニシャライズコマンド実行時に発生するリセット信号
に応答してテストモードのみをリセットすることができ
る。このため、実使用時にテストモードが設定されてい
ても、早期にかつ確実にテストモードをリセットするこ
とができる。これにより、実使用時における誤動作を防
止することができる。また、通常の動作は保証される。

【０２１８】請求項３に係る同期型半導体記憶装置は、
請求項２に係る同期型半導体記憶装置であって、イニシ
ャライズコマンドの一つであるプリチャージコマンドに
応答してリセット信号を発生することにより、初期設定
手順を用いて容易にかつ早期にテストモードをリセット
することができる。

【０２１９】請求項４に係る同期型半導体記憶装置は、
請求項２に係る同期型半導体記憶装置であって、リセッ
ト信号を用いて、テストモード信号を発生するテストモ
ードデコーダの出力動作をリセットすることができる。
これにより、テストモード信号の出力を停止することが
できる。

【０２２０】請求項５に係る同期型半導体記憶装置は、
請求項２に係る同期型半導体記憶装置であって、リセッ
ト信号を用いて、テストモード指定信号をラッチするラ
ッチ手段（レジスタ）の内容をリセットすることができ
る。これにより、テストモード信号を非活性状態にする
ことができる。

【０２２１】請求項６に係る同期型半導体記憶装置は、
請求項２に係る同期型半導体記憶装置であって、リセッ
ト信号を用いて、テストモードデコーダから受けるテス
トモード信号をラッチして出力するラッチ手段（レジス
タ）の出力動作をリセットすることができる。これによ
り、テストモード信号の出力を停止することができる。

【０２２２】請求項７に係る同期型半導体記憶装置は、
請求項２に係る同期型半導体記憶装置であって、リセッ
ト信号を用いて、テストモードデコーダから受けるテス
トモード信号をラッチして出力するラッチ手段（レジス
タ）の内容をリセットすることができる。これにより、
テストモード信号を非活性状態にすることができる。

【０２２３】請求項８に係る同期型半導体記憶装置は、
請求項２に係る同期型半導体記憶装置であって、特定の
内部回路に入力するテストモード信号をリセット信号に
応答してリセット状態にすることができる。これによ
り、回復に時間のかかるテストモードについては、早期
にかつ確実にリセットが可能となり、速やかに実施用可
能な状態にすることができる。

【０２２４】請求項９に係る同期型半導体記憶装置によ
れば、テストモードにおいて、特定の第１のコマンドが
入力されたことを示す第１のコマンド対応信号を、第１
のコマンドと異なる第２のコマンドに対応する第２のコ
マンド対応信号に変換する変換手段を有することによ
り、テストモードにおいて第１のコマンドを第２のコマ
ンドとして使用することが可能となる。

【０２２５】請求項１０に係る同期型半導体記憶装置
は、請求項９に係る同期型半導体記憶装置であって、さ
らに外部信号を用いてデコードすることにより、複数の
第２のコマンドに変換して使用することができる。

【０２２６】請求項１１に係る同期型半導体記憶装置
は、請求項１０に係る同期型半導体記憶装置であって、
イニシャライズコマンドに含まれる第２のコマンドに応
答してテストモードをリセットする手段を備え、テスト
モードにおいては、第１のコマンドに対応する第１のコ
マンド対応信号を第２のコマンドに対応する第２のコマ
ンド対応信号に変換する。これにより、テスト時におい
ては、テストモードをリセットすることなく第２のコマ
ンドを実行するこができ、さらに実使用時においては、
イニシャライズコマンドを用いてテストモードを早期に
かつ確実にリセットすることができる。

【０２２７】請求項１２に係る同期型半導体記憶装置
は、請求項１０に係る同期型半導体記憶装置であって、
アドレス信号を用いることで、複数の第２のコマンドに
デコードすることができる。

【０２２８】請求項１３に係る同期型半導体記憶装置
は、請求項１１に係る同期型半導体記憶装置であって、
アドレス信号を用いることで、複数の第２のコマンドに
デコードすることができる。

【０２２９】請求項１４に係る同期型半導体記憶装置
は、請求項１０に係る同期型半導体記憶装置であって、
バンクから読出したデータの外部への出力を禁止するバ
ーストターミネートコマンドを第１のコマンドとして用
いることができる。

【０２３０】請求項１５に係る同期型半導体記憶装置
は、請求項１１に係る同期型半導体記憶装置であって、
バンクから読出したデータの外部への出力を禁止するバ
ーストターミネートコマンドを第１のコマンドとして用
いることができる。

【０２３１】請求項１６に係る同期型半導体記憶装置
は、テストモード設定手段を備え、入力パッドに高電圧
がかけられた場合にのみ、テストモードに入ることがで
きる。これにより、実使用時において、ユーザが誤って
テストモードに入ることを防止することができる。

【０２３２】請求項１７に係る同期型半導体記憶装置
は、請求項１６に係る同期型半導体記憶装置であって、
スーパーＶＩＨ条件で制御される特殊テストモードと、
テストモード設定コマンドで制御されるテストモードと
を備えるように構成する。これにより、リセットに時間
のかかる特殊テストモードには容易に入れないようにで
きる。また、テストモードに入る手段を２種類備えるこ
とで出荷時のテストを短く、効率良く行なうことができ
る。

【０２３３】請求項１８に係る同期型半導体記憶装置
は、請求項１６に係る同期型半導体記憶装置であって、
入力パッドに入力される高電圧の組合わせにより特殊テ
ストモードに入ることが可能となる。実使用時に、誤っ
てテストモードに入るという誤動作を減少させることが
できる。

【０２３４】請求項１９に係る同期型半導体記憶装置
は、動作モード設定手段とテストモード設定手段とを備
え、イニシャライズコマンドに応答して特定のテストモ
ードを選択的にリセットすることができる。このため、
実使用時にテストモードが設定されていても、特定のテ
ストモード（たとえば、リセットしてから回復に時間の
かかる系のテストモード）については、早期にかつ確実
にテストモードをリセットすることができる。これによ
り、実使用時における誤動作を防止することができる。
また、通常の動作は保証される。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における同期型半導体
記憶装置１０００の全体構成の一例を示す概略ブロック
図である。

【図２】 図１に示す同期型半導体記憶装置１０００の
主要部の構成の一例を示す図である。

【図３】 図２に示すリセット信号発生信号１５０の具
体的構成の一例を示す回路図である。

【図４】 図２に示すテストモードレジスタ１１８の入
出力関係の一例を示す図である。

【図５】 図２に示すテストモードレジスタ１１８の入
出力関係の他の一例を示す図である。

【図６】 本発明の実施の形態１における同期型半導体
記憶装置１０００の動作を説明するためのタイミングチ
ャートである。

【図７】 オートリフレッシュコマンドを用いてリセッ
ト信号ＺＰＯＲ１を発生するための構成の一例を示す回
路図である。

【図８】 本発明の実施の形態２における同期型半導体
記憶装置２０００の主要部の構成の一例を示す図であ
る。

【図９】 本発明の実施の形態３における同期型半導体
記憶装置３０００の主要部の構成の一例を示す図であ
る。

【図１０】 本発明の実施の形態４における同期型半導
体記憶装置４０００の主要部の構成の一例を示す図であ
る。

【図１１】 本発明の実施の形態５における同期型半導
体記憶装置５０００の主要部の構成の一例を示す図であ
る。

【図１２】 本発明の実施の形態６における同期型半導
体記憶装置６０００の主要部の構成の一例を示す図であ
る。

【図１３】 図１２に示すテストモードレジスタ１４０
の構成および入出力関係の一例を示す回路図である。

【図１４】 図１３に示すレジスタＲ３の構成および入
出力関係の一例を示す回路図である。

【図１５】 図１２に示すテストモードデコーダ１４２
を構成するデコーダＤ１の構成の一例を示す回路図であ
る。

【図１６】 本発明の実施の形態６における同期型半導
体記憶装置６０００の動作を説明するためのタイミング
チャートである。

【図１７】 本発明の実施の形態７における同期型半導
体記憶装置７０００の主要部の構成の一例を示す図であ
る。

【図１８】 図１７に示すテストモードレジスタ１４３
の構成および入出力関係の一例を示す回路図である。

【図１９】 図１７に示すテストモードデコーダ１４５
に含まれるデコーダＤ２の構成および入出力関係の一例
を示す図である。

【図２０】 本発明の実施の形態７における同期型半導
体記憶装置７０００の動作を説明するためのタイミング
チャートである。

【図２１】 従来の同期型半導体記憶装置９０００の主
要部の構成を示す概略ブロック図である。

【図２２】 従来の同期型半導体記憶装置９０００の電
源投入時からアイドル状態になるまでの通常動作の手順
を説明するためのタイミングチャートである。

【図２３】 従来のモードセット設定回路１０４の構成
を示す概略ブロック図である。

【図２４】 モード検出回路１１５の回路構成を示す回
路図である。

【図２５】 ノーマルモードレジスタ１１６およびテス
トモードレジスタ１１８を構成するレジスタＲ１の構成
を示す回路図である。

【図２６】 テストモードデコーダ１１９の構成を示す
回路図である。

【図２７】 ノーマルモード設定回路１２４およびテス
トモード設定回路１２５の動作を説明するためのタイミ
ングチャートである。

【符号の説明】

２９, ３０, ４０ ＮＡＮＤ回路、５０ コマンドデコ
ーダ、１０１ 制御信号バッファ、１０２ 内部クロッ
ク発生回路、１０３ アドレスバッファ、１０４ モー
ドセット設定回路、１００ ＰＯＲ発生回路、１０５
プリチャージ発生回路、１０６ アクト発生回路、１５
０ リセット信号発生回路、１１６、ノーマルモードレ
ジスタ、１１７ ノーマルモードデコーダ、１２４ ノ
ーマルモード設定回路、１１８, １４０, １４３ テス
トモードレジスタ、１１９, １４２, １４５ テストモ
ードデコーダ、１２５ テストモード設定回路、１１５
モード検出回路、Ｒ１, Ｒ２, Ｒ３ レジスタ、Ｄ１,
Ｄ２ デコーダ、１３０ラッチ回路、１０００〜９００
０ 同期型半導体記憶装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中野 全也 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 吹上 貴彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (19)

【特許請求の範囲】
1. 【請求項１】 行列状に配置される複数のメモリセルを
   含むメモリセルアレイと前記メモリセルアレイの行に対
   応して設けられる複数のワード線とを各々が含む複数の
   バンクと、 外部クロック信号に同期した内部クロック信号を出力す
   る内部クロック発生手段と、 前記内部クロック信号に同期して入力されるテストモー
   ド指定信号に応答して、所定のテストモードが指定され
   たことを検出して、検出結果としてテストモード信号を
   出力するテストモード設定手段と、 電源投入後に、前記内部クロック信号に同期して入力さ
   れる前記バンクを初期化するイニシャライズコマンドに
   応答してリセット信号を出力するリセット信号発生手段
   とを備え、 前記テストモード設定手段は、前記リセット信号を受け
   て少なくとも１つの前記テストモード信号を非活性状態
   にする、同期型半導体記憶装置。
2. 【請求項２】 行列状に配置される複数のメモリセルを
   含むメモリセルアレイと前記メモリセルアレイの行に対
   応して設けられる複数のワード線とを各々が含む複数の
   バンクと、 外部クロック信号に同期した内部クロック信号を出力す
   る内部クロック発生手段と、 前記内部クロック信号に同期して入力されるモード設定
   コマンドと外部信号とに応答して、所定の動作モードが
   指定されたこと示すノーマルモード信号を出力するノー
   マルモード設定手段と、 前記内部クロック信号に同期して入力される前記モード
   設定コマンドとテストモード指定信号とに応答して、所
   定のテストモードが指定されたこと検出して、検出結果
   としてテストモード信号を出力するテストモード設定手
   段と、 電源投入後に、前記内部クロック信号に同期して入力さ
   れる前記バンクを初期化するイニシャライズコマンドに
   応答してリセット信号を出力するリセット信号発生手段
   とを備え、 前記テストモード設定手段は、前記リセット信号を受け
   て、少なくとも１つの前記テストモード信号を非活性状
   態にする、同期型半導体記憶装置。
3. 【請求項３】 前記イニシャライズコマンドは、対応す
   る前記バンクを非活性状態にするプリチャージコマンド
   である、請求項２記載の同期型半導体記憶装置。
4. 【請求項４】 前記テストモード指定信号は、 第１のテストモード指定信号と、 第２のテストモード指定信号とを含み、 前記テストモード設定手段は、 前記モード設定コマンドに応答して、前記テストモード
   が指定されたことを検出する検出手段と、 前記検出手段が前記テストモードが指定されたことを検
   出したことに応答して、前記第２のテストモード指定信
   号をラッチするラッチ手段と、 前記ラッチ手段の出力をデコードして対応する前記テス
   トモード信号を選択的に活性化するデコード手段と、 前記検出手段が前記テストモードが指定されたことを検
   出したことに応答して、前記第１のテストモード指定信
   号に基づき、前記デコード手段の動作を活性状態にさせ
   るイネーブル信号を出力する制御手段とを含み、 前記制御手段は、前記リセット信号に応答して、前記イ
   ネーブル信号を非活性状態にして、前記デコード手段の
   動作を非活性状態にする、請求項２記載の同期型半導体
   記憶装置。
5. 【請求項５】 前記テストモード設定手段は、 前記モード設定コマンドに応答して、前記テストモード
   が指定されたことを検出する検出手段と、 前記検出手段が前記テストモードが指定されたことを検
   出したことに応答して、前記テストモード指定信号をラ
   ッチして出力するラッチ手段と、 前記ラッチ手段の出力をデコードして対応する前記テス
   トモード信号を選択的に活性化するデコード手段とを含
   み、 前記ラッチ手段は、前記リセット信号に応答して、前記
   ラッチした前記テストモード指定信号を非活性状態にす
   る、請求項２記載の同期型半導体記憶装置。
6. 【請求項６】 前記テストモード指定信号は、 第１のテストモード指定信号と、 第２のテストモード指定信号とを含み、 前記テストモード設定手段は、 前記モード設定コマンドに応答して、前記テストモード
   が指定されたことを検出する検出手段と、 前記第２のテストモード指定信号をデコードするデコー
   ド手段と、 前記検出手段が前記テストモードが指定されたことを検
   出したことに応答して、前記デコード手段の出力をラッ
   チして、対応する前記テストモード信号を選択的に活性
   化して出力するラッチ手段と、 前記検出手段が前記テストモードが指定されたことを検
   出したことに応答して、前記第１のテストモード指定信
   号に基づき、前記ラッチ手段の前記出力動作を活性状態
   にさせるイネーブル信号を出力する制御手段とを含み、 前記制御手段は、前記リセット信号に応答して、前記イ
   ネーブル信号を非活性状態にして、前記ラッチ手段の前
   記出力動作を非活性状態にする、請求項２記載の同期型
   半導体記憶装置。
7. 【請求項７】 前記テストモード設定手段は、 前記モード設定コマンドに応答して、前記テストモード
   が指定されたことを検出する検出手段と、 前記テストモード指定信号をデコードするデコード手段
   と、 前記検出手段が前記テストモードが指定されたことを検
   出したことに応答して、前記デコード手段の出力をラッ
   チして、対応する前記テストモード信号を選択的に活性
   化して出力するラッチ手段とを含み、 前記ラッチ手段は、前記リセット信号に応答して、前記
   ラッチした前記デコード手段の出力を非活性状態にし
   て、前記テストモード信号を非活性化する、請求項２記
   載の同期型半導体記憶装置。
8. 【請求項８】 前記テストモード信号に応答して動作す
   る複数の内部回路をさらに備え、 前記テストモード設定手段は、 前記モード設定コマンドに応答して、前記テストモード
   が指定されたことを検出する検出手段と、 前記検出手段が前記テストモードが指定されたことを検
   出したことに応答して、前記テストモード指定信号に対
   応する前記テストモード信号を選択的に出力する選択手
   段と、 前記選択手段から出力される前記テストモード信号のう
   ち、前記複数の内部回路のうちの特定の内部回路に入力
   される前記テストモード信号を前記リセット信号に応答
   してリセットして、前記特定の内部回路に出力する手段
   とを含む、請求項２記載の同期型半導体記憶装置。
9. 【請求項９】 行列状に配置される複数のメモリセルを
   含むメモリセルアレイと前記メモリセルアレイの行に対
   応して設けられる複数のワード線とを各々が含む複数の
   バンクと、 外部クロック信号に同期した内部クロック信号を出力す
   る内部クロック発生手段と、 前記内部クロック信号に同期して入力される第１のコマ
   ンドに応答して、前記第１のコマンドが入力されたこと
   を示す第１のコマンド対応信号を出力する第１の検出手
   段と、 前記内部クロック信号に同期して入力されるテストモー
   ド指定信号に応答して、テストモードが指定されたこと
   を検出するテストモード検出手段と、 前記テストモード検出手段が前記テストモードが指定さ
   れたことを検出したことに応答して、前記第１のコマン
   ド対応信号を第１のコマンドと異なる第２のコマンドに
   対応する第２のコマンド対応信号に変換する変換手段
   と、 前記第２のコマンド対応信号に応答して、前記第２のコ
   マンドに対応する動作を実行させる実行手段とを備え
   る、同期型半導体記憶装置。
10. 【請求項１０】 前記第２のコマンド対応信号は、複数
    であって、 前記実行手段は、前記複数の第２のコマンド対応信号の
    それぞれに対応して設けられ、 前記変換手段は、 前記第１のコマンド対応信号と前記内部クロック信号に
    同期して入力される複数の外部信号とに応答して、前記
    複数の第２のコマンド対応信号のうちから所定の第２の
    コマンド対応信号を選択的に出力する、請求項９記載の
    同期型半導体記憶装置。
11. 【請求項１１】 前記テストモード検出手段が前記テス
    トモードが指定されたことを検出して、検出結果として
    テストモード信号を出力するテストモード設定手段と、 電源投入後に、入力される前記第２のコマンドに応答し
    てリセット信号を出力するリセット信号発生手段とをさ
    らに備え、 前記テストモード設定手段は、前記リセット信号を受け
    て少なくとも１つの前記テストモード信号を非活性状態
    にする、請求項１０記載の同期型半導体記憶装置。
12. 【請求項１２】 前記複数の外部信号は、複数のアドレ
    ス信号である、請求項１０記載の同期型半導体記憶装
    置。
13. 【請求項１３】 前記複数の外部信号は、複数のアドレ
    ス信号である、請求項１１記載の同期型半導体記憶装
    置。
14. 【請求項１４】 前記バンクのメモリセルからデータを
    読出し、外部に出力する読出手段をさらに備え、 前記第１のコマンドは、対応する前記バンクから読出し
    た前記データの外部への出力を禁止するバーストターミ
    ネートコマンドである、請求項１０記載の同期型半導体
    記憶装置。
15. 【請求項１５】 前記バンクのメモリセルからデータを
    読出し、外部に出力する読出手段をさらに備え、 前記第１のコマンドは、対応する前記バンクから読出し
    た前記データの外部への出力を禁止するバーストターミ
    ネートコマンドである、請求項１１記載の同期型半導体
    記憶装置。
16. 【請求項１６】 入力パッドと、 行列状に配置される複数のメモリセルを含むメモリセル
    アレイと前記メモリセルアレイの行に対応して設けられ
    る複数のワード線とを各々が含む複数のバンクと、 外部クロック信号に同期した内部クロック信号を出力す
    る内部クロック発生手段と、 前記内部クロック信号に同期して入力されるモード設定
    コマンドと外部信号とに応答して、所定の動作モードが
    指定されたこと示すノーマルモード信号を出力するノー
    マルモード設定手段と、 前記内部クロック信号に同期して入力される前記モード
    設定コマンドとテストモード指定信号と入力パッドの電
    圧とに応答して、所定のテストモードが指定されたこと
    を示すテストモード信号を出力するテストモード設定手
    段とを備え、 前記テストモード指定信号は、 第１のテストモード指定信号と、 第２のテストモード指定信号とを含み、 前記テストモード設定手段は、 前記モード設定コマンドに応答して、前記テストモード
    が指定されたことを検出する検出手段と、 前記検出手段が前記テストモードが指定されたことを検
    出したことに応答して、前記第２のテストモード指定信
    号に対応する前記テストモード信号を選択的に活性化す
    る第１の選択手段と、 前記検出手段が前記テストモードが指定されたことを検
    出したことに応答して、前記第１のテストモード指定信
    号と前記入力パッドから入力される外部電源電圧の２倍
    以上の信号とに基づき、前記第１の選択手段の動作をイ
    ネーブル状態にさせる第１のイネーブル信号を出力する
    第１の制御手段とを含む、同期型半導体記憶装置。
17. 【請求項１７】 前記テストモード設定手段は、 前記検出手段が前記テストモードが指定されたことを検
    出したことに応答して、前記第２のテストモード指定信
    号に対応する前記テストモード信号を選択的に活性化す
    る第２の選択手段と、 前記検出手段が前記テストモードが指定されたことを検
    出したことに応答して、前記第１のテストモード指定信
    号に基づき、前記第２の選択手段の動作をイネーブル状
    態にさせる第２のイネーブル信号を出力する第２の制御
    手段とを含む、請求項１６記載の同期型半導体記憶装
    置。
18. 【請求項１８】 前記入力パッドは、複数であって、 前記第１の制御手段は、前記複数の入力パッドのそれぞ
    れに対応して設けられ、 前記第１の選択手段は、前記第１の制御手段のそれぞれ
    から出力されるイネーブル信号の組合せに応答して、前
    記第２のテストモード指定信号に基づき、対応するテス
    トモード信号を出力する、請求項１６記載の同期型半導
    体記憶装置。
19. 【請求項１９】 行列状に配置される複数のメモリセル
    を含むメモリセルアレイと前記メモリセルアレイの行に
    対応して設けられる複数のワード線とを各々が含む複数
    のバンクと、 外部クロック信号に同期した内部クロック信号を出力す
    る内部クロック発生手段と、 前記内部クロック信号に同期して入力されるテストモー
    ド指定信号に応答して、所定のテストモードが指定され
    たことを検出して、検出結果としてテストモード信号を
    出力するテストモード設定手段と、 電源投入後に、前記内部クロック信号に同期して入力さ
    れる前記バンクを初期化するイニシャライズコマンドに
    応答してリセット信号を出力するリセット信号発生手段
    とを備え、 前記テストモード設定手段は、前記リセット信号を受け
    て選択的に前記テストモード信号を非活性状態にする、
    同期型半導体記憶装置。