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Die Erfindung betrifft ein Halbleiter-Bauelement, sowie ein Verfahren zum Ein- und/oder Ausgeben von Testdaten.
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Halbleiter-Bauelemente, z. B. entsprechende, integrierte (analoge bzw. digitale) Rechenschaltkreise, Halbleiter-Speicherbauelemente wie z. B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) und Tabellenspeicher-Bauelemente (z. B. ROMs oder RAMs, insbesondere SRAMs und DRAMs), etc. werden im Verlauf des Herstellprozesses umfangreichen Tests unterzogen.
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Zur gemeinsamen Herstellung von jeweils einer Vielzahl von (i. A. identischen) Halbleiter-Bauelementen wird jeweils ein sog. Wafer (d. h. eine dünne, aus einkristallinem Silizium bestehende Scheibe) verwendet. Der Wafer wird entsprechend bearbeitet (z. B. nacheinander einer Vielzahl von Beschichtungs-, Belichtungs-, Ätz-, Diffusions-, und Implantations-Prozess-Schritten, etc. unterzogen), und daraufhin z. B. zersägt (oder z. B. geritzt, und gebrochen), so dass dann die einzelnen Bauelemente zur Verfügung stehen.
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Bei der Herstellung von Halbleiter-Bauelementen (z. B. von DRAMs (Dynamic Random Access Memories bzw. dynamische Schreib-Lese-Speicher), insbesondere von DDR-DRAMs (Double Data Rate – DRAMs bzw. DRAMs mit doppelter Datenrate)) können – noch bevor am Wafer sämtliche gewünschten, o. g. Bearbeitungsschritte durchgeführt wurden – (d. h. bereits in einem halbfertigen Zustand der Halbleiter-Bauelemente) an einer oder mehreren Test-Stationen mit Hilfe eines oder mehrerer Testgeräte die (noch auf dem Wafer befindlichen, halbfertigen) Bauelemente entsprechenden Testverfahren unterzogen werden (z. B. sog. Kerf-Messungen am Waferritzrahmen).
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Nach der Fertigstellung der Halbleiter-Bauelemente (d. h. nach der Durchführung sämtlicher der o. g. Wafer-Bearbeitungsschritte) werden die Halbleiter-Bauelemente an einer oder mehreren (weiteren) Test-Stationen weiteren Testverfahren unterzogen – beispielsweise können mit Hilfe entsprechender (weiterer) Testgeräte die – noch auf dem Wafer befindlichen, fertiggestellten – Bauelemente entsprechend getestet werden („Scheibentests”).
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Auf entsprechende Weise können ein oder mehrere weitere Tests (an entsprechenden weiteren Test-Stationen, und unter Verwendung entsprechender, weiterer Testgeräte) z. B. nach dem Einbau der Halbleiter-Bauelemente in die entsprechenden Halbleiter-Bauelement-Gehäuse durchgeführt werden, und/oder z. B. nach dem Einbau der Halbleiter-Bauelement-Gehäuse (samt den darin jeweils eingebauten Halbleiter-Bauelementen) in entsprechende elektronische Module (sog. „Modultests”).
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Beim Testen von Halbleiter-Bauelementen können als Testverfahren (z. B. bei den o. g. Scheibentests, Modultests, etc.) jeweils z. B. sog. „DC-Test”, und/oder z. B. sog. „AC-Tests” eingesetzt werden.
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Bei einem DC-Test kann z. B. an einen entsprechenden Anschluß eines zu testenden Halbleiter-Bauelements eine Spannung (oder Strom) bestimmter – insbesondere gleichbleibender – Höhe angelegt werden, und dann die Höhe von – sich ergebenden – Strömen (bzw. Spannungen) gemessen werden – insbesondere überprüft werden, ob diese Ströme (bzw. Spannungen) innerhalb vorbestimmter, gewünschter Grenzwerte liegen.
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Demgegenüber können bei einem AC-Test an entsprechende Anschlüsse eines Halbleiter-Bauelements beispielsweise – in der Höhe wechselnde – Spannungen (oder Ströme) angelegt werden, insbesondere entsprechende Test-Muster-Signale, mit deren Hilfe am jeweiligen Halbleiter-Bauelement entsprechende Funktionstest durchgeführt werden können.
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Mit Hilfe der o. g. Testverfahren können defekte Halbleiter-Bauelemente bzw. -Module identifiziert, und dann aussortiert (oder teilweise auch repariert) werden, und/oder es können – entsprechend den erzielten Test-Ergebnissen – die bei der Herstellung der Bauelemente jeweils verwendeten Prozess-Parameter entsprechend modifiziert bzw. optimal eingestellt werden, etc., etc.
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Bei einer Vielzahl von Anwendungen – z. B. bei Server- oder Workstationrechnern, etc., etc. – können Speichermodule mit vorgeschalteten Daten-Zwischenspeicher-Bauelementen (sog. Buffer) eingesetzt werden, z. B. sog. „buffered DIMMs”.
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Derartige Speichermodule weisen i. A. ein oder mehrere Halbleiter-Speicherbauelemente, insbesondere DRAMs (z. B. DDR-DRAMs) auf, sowie ein oder mehrere – den Halbleiter-Speicherbauelementen vorgeschaltete – Daten-Zwischenspeicher-Bauelemente (z. B. entsprechende, von Jedec standardisierte DDR-DRAM-Daten-Zwischenspeicher-Bauelemente).
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Die Daten-Zwischenspeicher-Bauelemente können z. B. auf derselben Platine angeordnet sein, wie die DRAMs.
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Die Speichermodule sind – insbesondere unter Zwischenschaltung eines entsprechenden (z. B. extern vom jeweiligen Speichermodul angeordneten) Memory Controllers – mit einem oder mehreren Mikro-Prozessoren des jeweiligen Server- oder Workstationrechners, etc. verbunden.
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Bei „teilweise” gepufferten Speichermodulen können die – z. B. vom Memory Controller, oder vom jeweiligen Prozessor ausgegebenen – Adress- und Steuer-Signale von entsprechenden Daten-Zwischenspeicher-Bauelementen (kurz) zwischengespeichert werden, und entsprechend ähnliche Adress- und Steuer-Signale – auf zeitlich koordinierte, ggf. ge- oder de-multiplexte Weise – an die Speicherbauelemente, z. B. DRAMs, weitergeleitet werden.
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Demgegenüber können die – vom Memory Controller, bzw. vom jeweiligen Prozessor ausgegebenen – (Nutz-)Daten-Signale direkt, d. h. ohne Zwischenspeicherung durch ein entsprechendes Daten-Zwischenspeicher-Bauelement (Buffer) an die Speicherbauelemente weitergeleitet werden (und – umgekehrt – auch die von den Speicherbauelementen ausgegebenen (Nutz-)Daten-Signale direkt – ohne Zwischenschaltung eines entsprechenden Daten-Zwischenspeicher-Bauelements (Buffer) – an den Memory Controller, bzw. den jeweiligen Prozessor).
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Demgegenüber werden bei voll gepufferten („fully buffered”) Speichermodulen sowohl die zwischen dem Memory Controller, bzw. dem jeweiligen Prozessor, und den Speicherbauelementen ausgetauschten Adress- und Steuer-Signale, als auch die entsprechenden (Nutz-)Daten-Signale von entsprechenden Daten-Zwischenspeicher-Bauelementen zwischengespeichert, und erst dann an die Speicherbauelemente bzw. den Memory Controller oder den jeweiligen Prozessor weitergeleitet.
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Zur Speicherung der bei den o. g. Testverfahren (oder beliebigen anderen Testverfahren) erzeugten Daten, insbesondere entsprechender Test-(Ergebnis-)Daten (oder beliebig anderer Test-Daten) können auf den jeweils getesteten Halbleiter-Bauelementen (z. B. den o. g. analogen bzw. digitalen Rechenschaltkreisen, den o. g. Halbleiter-Speicherbauelementen (PLAs, PALs, ROMs, RAMs, insbesondere SRAMs und DRAMs, z. B. DDR-DRAMs, etc.)) entsprechende, spezielle Test-Daten-Register vorgesehen sein.
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Die in den jeweiligen Test-Daten-Registern abgespeicherten Test-Daten können durch Anlegen eines entsprechenden, speziellen Test-Daten-Auslese-Steuer-Signals, und entsprechender Adress-Signale aus den Test-Daten-Registern ausgelesen werden.
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Das o. g., spezielle Test-Daten-Auslese-Steuer-Signal führt dazu, dass – anders als bei Verwendung eines gewöhnlichen Lese-Signals – mit Hilfe der o. g. Adress-Signale nicht im gewöhnlichen (Nutz-Daten-)Speicherbereich des jeweiligen Halbleiter-Bauelements vorgesehene Speicherzellen adressiert werden, sondern entsprechende – durch das jeweilige Adress-Signal genau spezifizierte – Test-Daten-Register.
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Sollen beispielsweise die o. g., gepufferten Speichermodule („buffered DIMMs”) einem entsprechenden Modultest unterzogen werden, kann das Problem auftreten, dass vom Protokoll der jeweils verwendeten Daten-Zwischenspeicher-Bauelemente das o. g. Test-Daten-Auslese-Steuer-Signal nicht unterstützt wird.
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Dies führt dazu, dass auf den Test-Daten-Registern der jeweiligen Halbleiter-Speicherbauelemente abgespeicherte Test-(Ergebnis-)Daten nicht ausgegeben werden können.
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Ein entsprechend ähnliches Problem kann auftreten, falls – von extern – in die Test-Daten-Register entsprechende Test-Daten eingegeben werden sollen.
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Die
DE 197 43 001 A zeigt ein Halbleiterbauelement, bei dem die Adresseingänge des Halbleiterbauelements in einem ersten Betriebsmodus zum Auswählen von Speicherzellen einer Speichermatrix verwendet werden und in einem zweiten Betriebsmodus zum Übertragen eines Steuerbefehls, um eine Testlogik anzusteuern. Zum Umschalten vom ersten in den zweiten Betriebsmodus wird ein spezieller Testbefehl auf einer Adressleitung abgesetzt, wobei die Testdaten dann über die Adresseingänge eingeschrieben werden.
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Aufgabe der Erfindung ist es, ein Verfahren bzw. ein Halbleiterbauelement bzw. ein Speichermodul bereitzustellen, bei denen das Halbleiterbauelement in verschiedenen Betriebsmodi, bei denen unterschiedliche Speicherbereiche genutzt werden, mit einfachen Befehlssätzen angesteuert werden kann. Die Aufgabe wird gelöst mit einem Verfahren gemäß Anspruch 1 und einem Halbleiter-Bauelement gemäß Anspruch 7 und einem Speichermodul gemäß Anspruch 8. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Gemäß einem Aspekt der Erfindung wird ein Verfahren zum Ein- und/oder Ausgeben von Testdaten und/oder Halbleiter-Bauelement-Betriebs-Steuerdaten in ein oder aus einem Halbleiter-Bauelement zur Verfügung gestellt, wobei das Halbleiter-Bauelement eine Vielzahl von Speicherzellen zum Speichern von Nutzdaten und ein Vielzahl von Registern zum Speichern von Testdaten und/oder Halbleiter-Bauelement-Betriebs-Steuerdaten, und wobei das Verfahren die Schritte aufweist:
- – (a) Anlegen eines Steuer-Signals an das Halbleiter-Bauelement zum Umschalten des Halbleiter-Bauelements von einem ersten in einen zweiten Betriebs-Modus; und
- – (b) Anlegen eines Adress-Signals an das Halbleiter-Bauelement, wobei in dem zweiten Betriebs-Modus ein Adressraum der Register auf einen Adressraum der Speicherzellen gemappt wird, um mit dem Adress-Signal in dem zweiten Betriebs-Modus wenigstens ein Register statt wie im ersten Betriebs-Modus wenigstens eine Speicherzelle anzusprechen; und
- – (c) Ein- oder Ausgeben von Testdaten und/oder Halbleiter-Bauelement-Betriebs-Steuerdaten in das oder aus dem adressierten Register.
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Dadurch kann erreicht werden, dass mittels eines (Standard-)Lese-Befehls-Signals (insbesondere mittels eines „Read”- bzw. „Standard Read”-Signals) die Ausgabe von Testdaten und/oder Halbleiter-Bauelement-Betriebs-Steuerdaten aus dem bzw. den Testdaten- und/oder Halbleiter-Bauelement-Betriebs-Steuerdaten-Registern des Halbleiter-Bauelements bewirkt werden kann, bzw. mittels eines (Standard-)Schreib-Befehls-Signals (insbesondere mittels eines „Write”- bzw. „Standard Write”-Signals) die Eingabe von Testdaten und/oder Halbleiter-Bauelement-Betriebs-Steuerdaten in das bzw. die Testdaten- und/oder Halbleiter-Bauelement-Betriebs-Steuerdaten-Register (selbst dann, wenn vor das Halbleiter-Bauelement ein entsprechendes – entsprechende, proprietäre, spezielle Test-Daten-Auslese- bzw. -Einlese-Steuer-Signale nicht unterstützendes – Daten-Zwischenspeicher-Bauelement (Buffer) geschaltet sein sollte).
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Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
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1 eine schematische Darstellung eines teilweise gepufferten Speichermoduls, mit entsprechenden Speicherbauelementen, und entsprechenden Daten-Zwischenspeicher-Bauelementen;
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2 eine schematische Darstellung eines voll gepufferten Speichermoduls, mit entsprechenden Speicherbauelementen, und entsprechenden Daten-Zwischenspeicher-Bauelementen;
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3 eine beispielhafte, schematische Detail-Darstellung eines Abschnitts eines der in 1 und 2 gezeigten Speicherbauelemente, zur Veranschaulichung eines Testdaten-Ein-/Ausgabeverfahrens gemäß einem Ausführungsbeispiel der Erfindung; und
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4 eine schematische Darstellung des Prinzips des beim Testdaten-Ein-/Ausgabeverfahren gemäß dem Ausführungsbeispiel der Erfindung verwendeten Adress-Mappings.
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In 1 ist eine schematische Darstellung eines „teilweise” gepufferten Speichermoduls 1a gezeigt (hier: ein „buffered DIMM” 1a), bei welchem – beispielhaft – ein Testdaten-Ein-/Ausgabeverfahren gemäß einem Ausführungsbeispiel der Erfindung verwendet werden kann.
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Wie aus 1 hervorgeht, weist das dort gezeigte Speichermodul 1a eine Vielzahl von Speicherbauelementen 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a auf, und ein oder mehrere – den Speicherbauelementen 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a vorgeschaltete – Daten-Zwischenspeicher-Bauelemente („Buffer”) 10a.
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Bei den Speicherbauelementen 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a kann es sich z. B. um Funktionsspeicher- oder Tabellenspeicher-Bauelemente (z. B. ROMs oder RAMs) handeln, insbesondere um DRAMs, z. B. um DDR- bzw. DDR2-DRAMs, etc.
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Wie aus 1 hervorgeht, können die Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a auf derselben Platine 12a angeordnet sein, wie die Buffer 10a.
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Bei den Buffern 10a kann es sich z. B. um entsprechende, von Jedec standardisierte („registered DIMM”-)DRAM-, insbesondere DDR-DRAM- bzw. DDR2-DRAM-Daten-Zwischenspeicher-Bauelemente handeln.
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Das Speichermodul 1a kann – insbesondere unter Zwischenschaltung eines entsprechenden (z. B. extern vom Speichermodul 1a, insbesondere extern von der o. g. Platine 12a angeordneten) Memory Controllers (hier nicht gezeigt) – mit einem oder mehreren Mikro-Prozessoren verbunden werden, insbesondere einem oder mehreren Mikro-Prozessoren eines Server- oder Workstationrechners (oder einem beliebigen anderen Mikro-Prozessor, z. B. eines PCs, Laptops, etc.).
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Wie aus 1 hervorgeht, werden bei dem dort gezeigten teilweise gepufferten Speichermodul 1a die – z. B. vom Memory Controller, oder vom jeweiligen Prozessor ausgegebenen – Adress- und Steuer-Signale nicht direkt an die Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a weitergeleitet.
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Stattdessen werden die Adress-Signale – z. B. über einen entsprechenden Adress-Bus 13a (bzw. entsprechende Adress-Leitungen) –, und die Steuer-Signale – z. B. über einen entsprechenden Steuer-Bus 14a (bzw. entsprechende Steuer-Leitungen) – zunächst den Buffern 10a zugeführt.
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Bei den Steuer-Signalen kann es sich um beliebige, bei herkömmlichen Speichermodulen verwendete Steuer-Signale handeln, z. B. um entsprechende Lese-, und/oder Schreib-, und/oder Chip-Select-(Speicherbauelement-Auswahl-)Befehls-Signale, etc., etc., soweit diese vom Protokoll der Buffer 10a unterstützt werden.
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In den Buffern 10a werden die entsprechenden Signale (Adress-Signale, Steuer-Signale) – kurz – zwischengespeichert, und – auf zeitlich koordinierte, ggf. ge- oder de-multiplexte Weise – an die Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a weitergeleitet (z. B. über einen entsprechenden – zentralen – Speicher-Bus 15a (mit einem entsprechenden Steuer- und Adress-Bus 22a, 22b mit entsprechenden Steuer- und Adress-Leitungen)).
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Demgegenüber können bei dem in 1 gezeigten teilweise gepufferten Speichermodul 1a die – z. B. vom o. g. Memory Controller, oder vom jeweiligen Prozessor ausgegebenen – (Nutz-)Daten-Signale direkt, d. h. ohne Zwischenspeicherung durch ein entsprechendes Daten-Zwischenspeicher-Bauelement (Buffer) an die Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a weitergeleitet werden (z. B. über einen – direkt mit dem o. g., zentralen Speicher-Bus 15a verbunden – (Nutz-)Daten-Bus 21a (bzw. entsprechende (Nutz-)Daten-Leitungen)).
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Entsprechend umgekehrt können auch die – von den Speicherbauelementen 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a ausgegebenen – (Nutz-)Daten-Signale direkt – ohne Zwischenschaltung eines entsprechenden Daten-Zwischenspeicher-Bauelements (Buffer) – an den Memory Controller, bzw. den jeweiligen Prozessor weitergeleitet werden (z. B. wiederum über den o. g. – direkt mit dem zentralen Speicher-Bus 15a verbunden – (Nutz-)Daten-Bus 21a).
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In 2 ist eine schematische Darstellung eines voll gepufferten Speichermoduls 1b gezeigt (hier: ein „buffered DIMM” 1b), bei welchem – ebenfalls – das o. g. – im folgenden noch genauer erläuterte – Testdaten-Ein-/Ausgabeverfahren gemäß einem Ausführungsbeispiel der Erfindung verwendet werden kann.
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Wie aus 2 hervorgeht, weist das dort gezeigte Speichermodul 1b – entsprechend wie das teilweise gepufferte Speichermodul 1a gemäß 1 – eine Vielzahl von Speicherbauelementen 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b auf, und ein oder mehrere – den Speicherbauelementen 2b, 3b, 4b, 5b, 5b, 7b, 8b, 9b vorgeschaltete – Daten-Zwischenspeicher-Bauelemente („Buffer”) 10b.
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Bei den Speicherbauelementen 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b kann es sich z. B. um Funktionsspeicher- oder Tabellenspeicher-Bauelemente (z. B. ROMs oder RAMs) handeln, insbesondere um DRAMs, z. B. um DDR- bzw. DDR2-DRAMs, etc.
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Wie aus 2 hervorgeht, können die Speicherbauelemente 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b auf derselben Platine 12b angeordnet sein, wie die Buffer 10b.
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Bei den Buffern 10b kann es sich z. B. um entsprechende, standardisierte DRAM-, insbesondere DDR-DRAM- bzw. DDR2-DRAM-Daten-Zwischenspeicher-Bauelemente handeln (z. B. um – von einem Konsortium unter Federführung von Intel, zusammen mit Jedec – standardisierte „fully bufferd” Daten-Zwischenspeicher-Bauelemente (z. B. um FB-DIMM- bzw. fully buffered DIMM-Daten-Zwischenspeicher-Bauelemente)).
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Das Speichermodul 1b kann (entsprechend ähnlich wie das in 1 gezeigte Speichermodul 1a) – insbesondere unter Zwischenschaltung eines entsprechenden (z. B. extern vom Speichermodul 1b, insbesondere extern von der o. g. Platine 12b angeordneten) Memory Controllers (hier nicht gezeigt) – mit einem oder mehreren Mikro-Prozessoren verbunden werden, insbesondere einem oder mehreren Mikro-Prozessoren eines Server- oder Workstationrechners (oder einem beliebigen anderen Mikro-Prozessor, z. B. eines PCs, Laptops, etc.).
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Wie aus 1 und 2 hervorgeht, ist das in 2 gezeigte Speichermodul 1b entsprechend ähnlich bzw. identisch aufgebaut, und arbeitet entsprechend ähnlich bzw. identisch, wie das in 1 gezeigte Speichermodul 1a, außer dass mit dem Buffer 10b – entsprechend wie bei herkömmlichen, voll gepufferten („fully buffered”) Speichermodulen – (zusätzlich zu den entsprechend ähnlich wie beim im 1 gezeigten Speichermodul 12a gebufferten Adress- und Steuer-Signalen) auch die zwischen dem Memory Controller, bzw. dem jeweiligen Prozessor, und den Speicherbauelementen 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b ausgetauschten (Nutz-)Daten-Signale gebuffert werden.
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In dem Buffer 10b können die entsprechenden, z. B. vom Memory Controller, bzw. vom jeweiligen Prozessor stammenden, z. B. über einen Daten-Bus 21b weitergeleiteten Daten-Signale – kurz – zwischengespeichert, und – auf zeitlich koordinierte, ggf. ge- oder de-multiplexte Weise – an die Speicherbauelemente 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b weitergeleitet werden (z. B. über einen (dem o. g., in Bezug auf 1 erläuterten zentralen Bus 15a entsprechenden) – zentralen – Speicher-Bus 15b (mit einem entsprechenden Steuer-, Adress- und Daten-Bus 23a, 23b, 23c mit entsprechenden Steuer-, Adress-, und Daten-Leitungen)).
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Entsprechend umgekehrt können in dem Buffer 10b auch die von den Speicherbauelementen 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b z. B. am o. g. zentralen Speicher-Bus 15b ausgegebenen Daten-Signale – kurz – zwischengespeichert, und – auf zeitlich koordinierte, ggf. ge- oder de-multiplexte Weise – an den Memory Controller, bzw. den jeweiligen Prozessor weitergeleitet werden, z. B. über den o. g. Daten-Bus 21b.
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3 zeigt – beispielhaft – eine schematische Detail-Darstellung eines Abschnitts eines der in 1 und 2 gezeigten Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b.
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Diese können jeweils – wie aus 3 hervorgeht (und entsprechend wie herkömmliche Speicherbauelemente, insbesondere DRAMs) – einen oder mehrere Speicher-Array-Bereiche 101 bzw. Speicherfelder aufweisen, sowie einen oder mehrere Testblock-Bereiche 102.
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Im Speicher-Array-Bereich 101 können ein oder mehrere rechteckförmige Speicher-Arrays bzw. Speicher-Matrixen („memory banks”) vorgesehen sein.
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Jeder Speicher-Array bzw. jede Speicher-Matrix kann jeweils eine Vielzahl von Speicherzellen 202a, 202b, 202c, 202d, 202e aufweisen, die jeweils in einer Vielzahl von Zeilen F, G, H und Spalten A, B, C, D, E nebeneinanderliegend angeordnet sein können, so dass in jedem Speicher-Array z. B. jeweils mehr als 16 Mbit, z. B. 32 MBit, 64 MBit, 128 MBit, 256 MBit, etc., oder mehr Daten gespeichert werden können (so dass sich entsprechend – bei z. B. vier Speicher-Arrays – eine Gesamt-Speicherkapazität von z. B. mehr als 64 Mbit, z. B. 128 MBit, 256 MBit, 512 MBit, 1024 MBit (bzw. 1 GBit), oder mehr für das Speicherbauelement ergibt).
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Wie aus 3 weiter hervorgeht, ist der Speicher-Array-Bereich 101 über entsprechende Leitungen 114b, 114 (und ggf. unter Zwischenschaltung einer Steuer-, insbesondere Mapping-Steuer-Einrichtung 200) mit dem o. g. Steuer-Bus 22b, 23b (und damit auch dem o. g. Steuer-Bus 14a, 14b) verbunden, und über entsprechende Leitungen 113b, 113 (und unter Zwischenschaltung der Steuer-, insbesondere Mapping-Steuer-Einrichtung 200) mit dem o. g. Adress-Bus 22a, 23a (und damit auch dem o. g. Adress-Bus 13a, 13b).
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Des weiteren ist der Speicher-Array-Bereich 101 über entsprechende Leitungen 124 an den o. g. Daten-Bus 21a, 23c (und damit auch den o. g. Daten-Bus 21b) angeschlossen.
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Dadurch wird erreicht, dass – im Normalbetrieb bzw. in einem Normalbetriebs-Modus des Speicherbauelements 2a, 2b – durch Anlegen eines entsprechenden, herkömmlichen (DRAM-)Lese-Befehls-Signals („Read” (RD), insbesondere „Standard Read”, insbesondere eines von Jedec bzw. von Intel/Jedec für die o. g. Daten-Zwischenspeicher-Bauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b spezifizierten „Read” (RD)-, insbesondere „Standard Read”-Signals) an den o. g. Leitungen 114 (welches von der Steuer-Einrichtung 200 unverändert bzw. im wesentlichen unverändert an die Leitungen 114b weitergeleitet wird) die in den durch ein entsprechendes, an den Leitungen 113 angelegtes (von der Steuer-Einrichtung 200 unverändert bzw. im wesentlichen unverändert an die Leitungen 113b (nicht aber z. B. an entsprechende Leitungen 113a) weitergeleitetes) Adress-Signal spezifizierten Speicherzellen 202a, 202b, 202c, 202d, 202e des Speicher-Array-Bereichs 101 abgespeicherten Daten aus dem jeweiligen Array ausgelesen, und an den o. g., mit dem o. g. Daten-Bus 21a, 23c verbundenen Leitungen 124 ausgegeben werden können.
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Auf entsprechend ähnliche Weise können – im Normalbetrieb bzw. im Normalbetriebs-Modus des Speicherbauelements 2a, 2b – durch Anlegen eines entsprechenden, herkömmlichen (DRAM-)Schreib-Befehls-Signals („Write” (WT), insbesondere „Standard Write”, insbesondere eines von Jedec bzw. von Intel/Jedec für die o. g. Daten-Zwischenspeicher-Bauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b spezifizierten „Write” (WT)-, insbesondere „Standard Write”-Signals) an den o. g. Leitungen 114 (welches von der Steuer-Einrichtung 200 unverändert bzw. im wesentlichen unverändert an die Leitungen 114b weitergeleitet wird) an den o. g. Leitungen 124 anliegende Daten in durch ein entsprechendes, an den Leitungen 113 angelegtes (von der Steuer-Einrichtung 200 unverändert bzw. im wesentlichen unverändert an die Leitungen 113b (nicht aber z. B. an die Leitungen 113a) weitergeleitetes) Adress-Signal spezifizierten Speicherzellen 202a, 202b, 202c, 202d, 202e abgespeichert werden.
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Die o. g. Schreib-Befehls-, Lese-Befehls-, und Adress-Signale, etc. können z. B. – wie bereits oben angedeutet – vom o. g. Memory Controller, bzw. vom jeweiligen Prozessor über die o. g. Steuer- und Adress-Busse 13a, 13b, 14a, 14b an die Buffer 10a, 10b übertragen, – kurz – zwischengespeichert, und – auf zeitlich koordinierte Weise – über die o. g. Steuer- und Adress-Busse 22a, 23a, 22b, 23b an die Speicherbauelemente 2a, 2b, etc. weitergeleitet werden.
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Das o. g. Adress-Signal kann z. B. aus (z. B. aufeinanderfolgend über die o. g. Leitungen 113 (bzw. den Adress-Bus 13a, 13b 22a, 23a) ausgesendeten) Zeilen- und Spalten-Adress-Signalen bestehen, wobei durch das Zeilen-Adress-Signal z. B. jeweils eine entsprechende Zeile der in Zeilen F, G, H und Spalten A, B, C, D, E liegend angeordneten Speicherzellen 202a, 202b, 202c, 202d, 202e gekennzeichnet wird, und durch das Spalten-Adress-Signal z. B. jeweils eine entsprechende Spalte der in Zeilen F, G, H und Spalten A, B, C, D, E liegend angeordneten Speicherzellen 202a, 202b, 202c, 202d, 202e – und damit – zusammengenommen – durch das Zeilen- und Spalten-Adress-Signal jeweils eine bestimmte (der entsprechenden Zeile und Spalte zugeordnete) Speicherzelle.
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Die Anzahl der Bits des Zeilen-Adress-Signals ist abhängig von der Anzahl an Speicherzellen-Zeilen F, G, H gewählt, und die Anzahl der Bits des Spalten-Adress-Signals abhängig von der Anzahl an Speicherzellen-Spalten A, B, C, D, E (so dass mit dem o. g. (aus einem Zeilen- und einem Spalten-Adress-Signal bestehenden) Adress-Signal jeweils eine beliebige der im o. g. Speicher-Array-Bereich 101 liegenden Speicherzellen 202a, 202b, 202c, 202d, 202e angesprochen werden kann (die o. g. Speicherzellen 202a, 202b, 202c, 202d, 202e liegen somit sämtlich im durch das o. g. Adress-Signal definierbaren Speicher-Array-Bereich-„Adressraum”)).
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Zur Durchführung entsprechender Testverfahren, insbesondere entsprechender Modultests können – wie in 1 und 2 angedeutet ist – statt dem o. g. Memory Controller/Prozessor entsprechende Testgeräte 31a, 31b an die o. g. Speichermodule/Platinen 1a, 1b/12a, 12b angeschlossen werden.
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Diese können zu Testzwecken – entsprechend ähnlich wie der o. g. Memory Controller/Prozessor – entsprechende (Test-)Steuer-, (Test-)Adress- und (Test-Nutz-)Daten-Signale über die o. g. Steuer-, Adress- und (Nutz-)Daten-Busse 13a, 13b, 14a, 14b, 21a, 21b an die o. g. Buffer 10a, 10b (und damit die o. g. Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b) übertragen (und entsprechende (Test-Nutz-)Daten-Signale von den Buffer 10a, 10b (und damit von den Speicherbauelementen 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b) empfangen).
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Zur Speicherung der bei den o. g. von den Testgeräten 31a, 31b durchgeführten Testverfahren (z. B. entsprechenden AC- oder DC-Tests, oder beliebigen anderen Testverfahren) erzeugten Daten, insbesondere entsprechender Test-(Ergebnis-)Daten und/oder zur Speicherung von bei den o. g. von den Testgeräten 31a, 31b durchgeführten Testverfahren zum Testen der Speicherbauelemente 2a, 3a, 4a, 5a, 5a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b benötigten bzw. verwendeten Test-Daten, und/oder entsprechender Bauelement-Betriebs-Steuer-Daten können – wie z. B. in 3 gezeigt ist – in den Testblock-Bereichen 102 der jeweils getesteten Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b entsprechende, spezielle Test- und/oder Bauelement-Betriebs-Steuer-Daten-Register 102a, 102b, 102c, 102d, 102e vorgesehen sein (z. B. zwischen 1 und 100, insbesondere z. B. zwischen 2 und 50 Test-Daten-Register, etc.).
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Hit den o. g. Bauelement-Betriebs-Steuer-Daten können – im o. g. Normalbetriebs-Modus, und/oder in einem (weiter unten genauer erläuterten) Testbetriebs-Modus – entsprechende, intern auf dem Speicherbauelement 2a verwendete Spannungen eingestellt werden, und/oder das Timing-(Zeit-)Verhalten des Speicherbauelements 2a; alternativ oder zusätzlich kann (ein Teil) der Steuer-Daten z. B. auch als chipindividuelle Kennung verwendet werden, etc., etc.
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Die Test-Daten-Register 102a, 102b, 102c, 102d, 102e können z. B. jeweils in einer Vielzahl von Zeilen F', G', H' und Spalten A', B', C', D', E' nebeneinanderliegend angeordnet sein (oder auf beliebige andere Weise, wobei die Test-Daten-Register 102a, 102b, 102c, 102d, 102e dann jeweils „virtuell” entsprechenden „virtuellen” Zeilen F', G', H' und „virtuellen” Spalten A', B', C', D', E' zugeordnet werden können). Die Anzahl an Zeilen F', G', H' und/oder Spalten A', B', C', D', E' von Test-Daten-Registern 102a, 102b, 102c, 102d, 102e kann kleiner, insbesondere wesentlich kleiner sein, als die Anzahl an Zeilen F, G, H und/oder Spalten A, B, C, D, E der im o. g. Speicher-Array-Bereich 101 vorgesehenen (Nutzdaten-)Speicherzellen 202a, 202b, 202c, 202d, 202e (z. B. können (im Vergleich zu der Speicherzellen-Zeilen- bzw. -Spalten-Anzahl) weniger als die Hälfte, ein Achtel, oder ein Vierundsechzigstel, etc. an (tatsächlichen bzw. „virtuellen”) Test-Daten-Register-Zeilen F', G', H' bzw. -Spalten A', B', C', D', E' vorgesehen sein).
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Wie aus 3 hervorgeht, ist der Testblock-Bereich 102 über entsprechende Leitungen 114a, und die o. g. Leitungen 114 (und ggf. unter Zwischenschaltung der Steuer-, insbesondere Mapping-Steuer-Einrichtung 200) mit dem o. g. Steuer-Bus 22b, 23b (und damit auch dem o. g. Steuer-Bus 14a, 14b) verbunden, und über die o. g. Leitungen 113a, und die o. g. Leitungen 113 (und unter Zwischenschaltung der Steuer-, insbesondere Mapping-Steuer-Einrichtung 200) mit dem o. g. Adress-Bus 22a, 23a (und damit auch dem o. g. Adress-Bus 13a, 13b).
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Des weiteren ist der Testblock-Bereich 102 über entsprechende Leitungen 124a, und die o. g. Leitungen 124 an den o. g. Daten-Bus 21a, 23c (und damit auch den o. g. Daten-Bus 21b) angeschlossen.
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Zum Ein- und/oder Auslesen der o. g. Test-Daten und/oder Bauelement-Betriebs-Steuer-Daten in die bzw. aus den o. g. Test-Daten-Registern 102a, 102b, 102c, 102d, 102e des Testblock-Bereichs 102 wird das entsprechende Speicherbauelement 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b vom o. g. Normalbetriebs-Modus („Normal Mode”) in den bereits oben kurz erwähnten Testbetriebs-Modus („Test Mode”) gebracht.
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Hierzu wird ein spezielles Testbetriebs-Modus-Start-Befehls-Signal an den o. g. Leitungen 114 (bzw. – alternativ – an den o. g. Leitungen 114, und den o. g. Leitungen 113 bzw. einem Teil der o. g. Leitungen 113) angelegt (z. B. eine spezielle Bit-Kombination an den o. g. Leitungen 114, bzw. – gleichzeitig hierzu – eine spezielle Bit-Kombination an den o. g. Leitungen 113 bzw. an einem Teil der Leitungen 113).
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Das Testbetriebs-Modus-Start-Befehls-Signal kann vom o. g. Testgerät 31a, 31b über den o. g. Steuer- bzw. den o. g. Steuer- und den o. g. Adress-Bus 13a, 13b, 14a, 14b an die Buffer 10a, 10b übertragen, – kurz – zwischengespeichert, und – auf zeitlich koordinierte Weise – über den o. g. Steuer- bzw. den o. g. Steuer- und den o. g. Adress-Bus 22a, 23a, 22b, 23b an die Speicherbauelemente 2a, 2b, etc. weitergeleitet werden.
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Wie aus 3 hervorgeht, überwacht die Steuer-Einrichtung 200 die an den Leitungen 114/113 anliegenden Signale. Wird durch die Steuer-Einrichtung 200 ermittelt, dass an den Leitungen 114/113 ein entsprechendes Testbetriebs-Modus-Start-Befehls-Signal anliegt, wird – wie weiter unten noch genauer erläutert wird – durch die Steuer-Einrichtung 200 veranlasst, dass das entsprechende Speicherbauelement 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b vom o. g. Normalbetriebs-Modus in den o. g. Testbetriebs-Modus gebracht wird.
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Im Testbetriebs-Modus ist – wie in 4 schematisch veranschaulicht ist – der Adressraum der Test-Daten-Register 102a, 102b, 102c, 102d, 102e des Testblock-Bereichs 102 in den o. g. Adressraum der o. g. (Nutzdaten-)Speicherzellen 202a, 202b, 202c, 202d, 202e des Speicher-Array-Bereichs 101 gemappt.
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Mit einem an den Leitungen 113 angelegten Adress-Signal wird dann – statt wie im Normalbetriebs-Modus eine entsprechende Speicherzelle 202a, 202b, 202c, 202d, 202e des Speicher-Array-Bereichs 101 – im Testbetriebs-Modus ein entsprechendes Test-Daten-Register 102a, 102b, 102c, 102d, 102e des Testblock-Bereichs 102 spezifiziert.
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Genauer gesagt wird von einem im Normalbetriebs-Modus eine entsprechende Zeile F, G, H der Speicherzellen 202a, 202b, 202c, 202d, 202e des Speicher-Array-Bereichs 101 kennzeichnenden Zeilen-Adress-Signal eines entsprechenden Adress-Signals im Testbetriebs-Modus dann stattdessen eine entsprechende (tatsächliche bzw. virtuelle) Zeile F', G', H' der Test-Daten-Register 102a, 102b, 102c, 102d, 102e des Testblock-Bereichs 102 gekennzeichnet, und von einem im Normalbetriebs-Modus eine entsprechende Spalte A, B, C, D, E der Speicherzellen 202a, 202b, 202c, 202d, 202e des Speicher-Array-Bereichs 101 kennzeichnenden Spalten-Adress-Signal stattdessen im Testbetriebs-Modus eine entsprechende (tatsächliche bzw. virtuelle) Spalte A', B', C', D', E' der Test-Daten-Register 102a, 102b, 102c, 102d, 102e des Testblock-Bereichs 102.
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Ein – im Normalbetriebs-Modus – z. B. die Zeile F des Speicher-Array-Bereichs 101 kennzeichnendes Zeilen-Adress-Signal kann – im Testbetriebs-Modus – stattdessen z. B. die Zeile F' des Testblock-Bereichs 102 kennzeichnen, eine – im Normalbetriebs-Modus – z. B. die Zeile G des Speicher-Array-Bereichs 101 kennzeichnendes Zeilen-Adress-Signal – im Testbetriebs-Modus – stattdessen z. B. die Zeile F' des Testblock-Bereichs 102, usw., usw. entsprechend kann z. B. eine – im Normalbetriebs-Modus – z. B. die Spalte A des Speicher-Array-Bereichs 101 kennzeichnendes Spalten-Adress-Signal – im Testbetriebs-Modus – stattdessen z. B. die Spalte A' des Testblock-Bereichs 102 kennzeichnen, eine – im Normalbetriebs-Modus – die Spalte B des Speicher-Array-Bereichs 101 kennzeichnendes Spalten-Adress-Signal – im Testbetriebs-Modus – stattdessen z. B. die Spalte B' des Testblock-Bereichs 10, usw., usw. (und somit ein – im Normalbetriebs-Modus – z. B. die Speicherzelle 202a kennzeichnendes (aus einem z. B. aufeinanderfolgend über die o. g. Leitungen 113 (bzw. den Adress-Bus 13a, 13b, 22a, 23a) ausgesendeten Spalten- und Zeilen-Adress-Signal bestehendes) Adress-Signal – im Testbetriebs-Modus – stattdessen z. B. das Test-Daten-Register 102a, ein – im Normalbetriebs-Modus – z. B. die Speicherzelle 202b kennzeichnendes Adress-Signal – im Testbetriebs-Modus – stattdessen z. B. das Test-Daten-Register 102b, usw., usw.).
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Das Auslesen von Test-Daten und/oder Bauelement-Betriebs-Steuer-Daten aus den o. g. Test-Daten-Registern 102a, 102b, 102c, 102d, 102e des Testblock-Bereichs 102 kann – nachdem das entsprechende Speicherbauelement 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b auf die o. g. Weise vom Normalbetriebs-Modus in den Testbetriebs-Modus gebracht wurde – dann dadurch erreicht werden, dass ein entsprechendes, herkömmliches (DRAM-)Lese-Befehls-Signal („Read” (RD), insbesondere „Standard Read”, insbesondere ein von Jedec bzw. von Intel/Jedec für die o. g. Daten-Zwischenspeicher-Bauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b spezifiziertes „Read” (RD)-, insbesondere „Standard Read”-Signal) an den o. g. Leitungen 114 angelegt wird (welches von der Steuer-Einrichtung 200 unverändert bzw. im wesentlichen unverändert an die Leitungen 114a weitergeleitet wird), und dann die in den durch ein entsprechendes, an den Leitungen 113 angelegtes (von der Steuer-Einrichtung 200 – anders als im Normalbetriebs-Modus – unverändert bzw. im wesentlichen unverändert an die Leitungen 113a, nicht aber an entsprechende Leitungen 113b weitergeleitetes) Adress-Signal spezifizierten Test-Daten-Registern 102a, 102b, 102c, 102d, 102e des Testblock-Bereichs 102 abgespeicherten Test-Daten und/oder Bauelement-Betriebs-Steuer-Daten ausgelesen, und an den o. g., mit dem o. g. Daten-Bus 21a, 23c verbundenen Leitungen 124 ausgegeben (und an das Test-Gerät 31a, 31b weitergeleitet) werden.
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Auf entsprechend ähnliche Weise kann – im Testbetriebs-Modus des Speicherbauelements 2a, 2b – das Einlesen von Test-Daten und/oder Bauelement-Betriebs-Steuer-Daten in die o. g. Test-Daten-Register 102a, 102b, 102c, 102d, 102e des Testblock-Bereichs 102 dadurch erreicht werden, dass ein entsprechendes, herkömmliches (DRAM-)Schreib-Befehls-Signal („Write” (WT), insbesondere „Standard Write”, insbesondere ein von Jedec bzw. von Intel/Jedec für die o. g. Daten-Zwischenspeicher-Bauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b spezifiziertes „Write” (WT)-, insbesondere „Standard Write”-Signal) an den o. g. Leitungen 114 angelegt wird (welches von der Steuer-Einrichtung 200 unverändert bzw. im wesentlichen unverändert an die Leitungen 114a weitergeleitet wird), woraufhin an den o. g. Leitungen 124 anliegende (von dem Test-Gerät 31a, 31b übertragene) Test-Daten und/oder Bauelement-Betriebs-Steuer-Daten in durch ein entsprechendes, an den Leitungen 113 angelegtes (von der Steuer-Einrichtung 200 – anders als im Normalbetriebs-Modus – unverändert bzw. im wesentlichen unverändert an die Leitungen 113a, nicht aber an die Leitungen 113b weitergeleitetes) Adress-Signal spezifizierten Test-Daten-Registern 102a, 102b, 102c, 102d, 102e des Testblock-Bereichs 102 abgespeichert werden.
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Die o. g. Schreib-Befehls-, Lese-Befehls-, und Adress-Signale, etc. können vom o. g. Testgerät 31a, 31b über die o. g. Steuer- und Adress-Busse 13a, 13b, 14a, 14b an die Buffer 10a, 10b übertragen, – kurz – zwischengespeichert, und – auf zeitlich koordinierte Weise – über die o. g. Steuer- und Adress-Busse 22a, 23a, 22b, 23b an die Speicherbauelemente 2a, 2b, etc. weitergeleitet werden.
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Durch die oben erläuterten Vorgehensweisen kann erreicht werden, dass die in den Test-Daten-Registern 102a, 102b, 102c, 102d, 102e abgespeicherten Test-Daten und/oder Bauelement-Betriebs-Steuer-Daten auch dann aus diesen ausgelesen, und an das jeweilige Test-Gerät 31a, 31b übertragen werden können, bzw. von dem Test-Gerät 31a, 31b aus auch dann entsprechende Test-Daten und/oder Bauelement-Betriebs-Steuer-Daten an die Test-Daten-Register 102a, 102b, 102c, 102d, 102e übertragen, und in diese eingelesen werden können, wenn die o. g. Buffer 10a, 10b entsprechende, direkte, proprietäre Test-Daten-Auslese- bzw. -Einlese-Steuer-Signale nicht unterstützen.
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Um das entsprechende Speicherbauelement 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b wieder zurück in den o. g. Normalbetriebs-Modus zu bringen, kann – beispielsweise durch das Test-Gerät 31a, 31b – ein spezielles Testbetriebs-Modus-Ende-Befehls-Signal an den o. g. Leitungen 114 (bzw. – alternativ – an den o. g. Leitungen 114, und den o. g. Leitungen 113 bzw. einem Teil der o. g. Leitungen 113) angelegt werden (z. B. eine (weitere) spezielle Bit-Kombination an den o. g. Leitungen 114, bzw. – gleichzeitig hierzu – eine (weitere) spezielle Bit-Kombination an den o. g. Leitungen 113 bzw. an einem Teil der Leitungen 113), etc.
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Bezugszeichenliste
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- 1a
- Speichermodul
- 1b
- Speichermodul
- 2a
- Speicherbauelement
- 2b
- Speicherbauelement
- 3a
- Speicherbauelement
- 3b
- Speicherbauelement
- 4a
- Speicherbauelement
- 4b
- Speicherbauelement
- 5a
- Speicherbauelement
- 5b
- Speicherbauelement
- 6a
- Speicherbauelement
- 6b
- Speicherbauelement
- 7a
- Speicherbauelement
- 7b
- Speicherbauelement
- 8a
- Speicherbauelement
- 8b
- Speicherbauelement
- 9a
- Speicherbauelement
- 9b
- Speicherbauelement
- 10a
- Buffer
- 10b
- Buffer
- 12a
- Platine
- 12b
- Platine
- 13a
- Adress-Bus
- 13b
- Adress-Bus
- 14a
- Steuer-Bus
- 14b
- Steuer-Bus
- 15a
- Speicher-Bus
- 15b
- Speicher-Bus
- 21a
- Daten-Bus
- 21b
- Daten-Bus
- 22a
- Adress-Bus
- 22b
- Steuer-Bus
- 23a
- Adress-Bus
- 23b
- Steuer-Bus
- 23c
- Daten-Bus
- 31a
- Testgerät
- 31b
- Testgerät
- 101
- Speicher-Array-Bereich
- 102
- Testblock-Bereich
- 102a
- Test-Daten-Register
- 102b
- Test-Daten-Register
- 102c
- Test-Daten-Register
- 102d
- Test-Daten-Register
- 102e
- Test-Daten-Register
- 113
- Leitungen
- 113a
- Leitungen
- 113b
- Leitungen
- 114
- Leitungen
- 114a
- Leitungen
- 124
- Leitungen
- 124a
- Leitungen
- 200
- (Mapping-)Steuer-Einrichtung
- 202a
- Speicherzelle
- 202b
- Speicherzelle
- 202c
- Speicherzelle
- 202d
- Speicherzelle
- 202e
- Speicherzelle
