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Die Erfindung betrifft ein Halbleiter-Bauelement, sowie ein Verfahren zum Auslesen von Testdaten.
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Halbleiter-Bauelemente, z. B. entsprechende, integrierte (analoge bzw. digitale) Rechenschaltkreise, Halbleiter-Speicherbauelemente wie z. B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) und Tabellenspeicher-Bauelemente (z. B. ROMs oder RAMs, insbesondere SRAMs und DRAMs), etc. werden im Verlauf des Herstellprozesses umfangreichen Tests unterzogen.
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Zur gemeinsamen Herstellung von jeweils einer Vielzahl von (i. A. identischen) Halbleiter-Bauelementen wird jeweils ein sog. Wafer (d. h. eine dünne, aus einkristallinem Silizium bestehende Scheibe) verwendet. Der Wafer wird entsprechend bearbeitet (z. B. nacheinander einer Vielzahl von Beschichtungs-, Belichtungs-, Ätz-, Diffusions-, und Implantations-Prozess-Schritten, etc. unterzogen), und daraufhin z. B. zersägt (oder z. B. geritzt, und gebrochen), so dass dann die einzelnen Bauelemente zur Verfügung stehen.
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Bei der Herstellung von Halbleiter-Bauelementen (z. B. von DRAMs (Dynamic Random Access Memories bzw. dynamische Schreib-Lese-Speicher), insbesondere von DDR-DRAMs (Double Data Rate – DRAMs bzw. DRAMs mit doppelter Datenrate)) können – noch bevor am Wafer sämtliche gewünschten, o. g. Bearbeitungsschritte durchgeführt wurden – (d. h. bereits in einem halbfertigen Zustand der Halbleiter-Bauelemente) an einer oder mehreren Test-Stationen mit Hilfe eines oder mehrerer Testgeräte die (noch auf dem Wafer befindlichen, halbfertigen) Bauelemente entsprechenden Testverfahren unterzogen werden (z. B. sog. Kerf-Messungen am Waferritzrahmen).
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Nach der Fertigstellung der Halbleiter-Bauelemente (d. h. nach der Durchführung sämtlicher der o. g. Wafer-Bearbeitungsschritte) werden die Halbleiter-Bauelemente an einer oder mehreren (weiteren) Test-Stationen weiteren Testverfahren unterzogen – beispielsweise können mit Hilfe entsprechender (weiterer) Testgeräte die – noch auf dem Wafer befindlichen, fertiggestellten – Bauelemente entsprechend getestet werden („Scheibentests”).
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Auf entsprechende Weise können ein oder mehrere weitere Tests (an entsprechenden weiteren Test-Stationen, und unter Verwendung entsprechender, weiterer Testgeräte) z. B. nach dem Einbau der Halbleiter-Bauelemente in die entsprechenden Halbleiter-Bauelement-Gehäuse durchgeführt werden, und/oder z. B. nach dem Einbau der Halbleiter-Bauelement-Gehäuse (samt den darin jeweils eingebauten Halbleiter-Bauelementen) in entsprechende elektronische Module (sog. „Modultests”).
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Beim Testen von Halbleiter-Bauelementen können als Testverfahren (z. B. bei den o. g. Scheibentests, Modultests, etc.) jeweils z. B. sog. „DC-Test”, und/oder z. B. sog. „AC-Tests” eingesetzt werden.
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Bei einem DC-Test kann z. B. an einen entsprechenden Anschluß eines zu testenden Halbleiter-Bauelements eine Spannung (oder Strom) bestimmter – insbesondere gleichbleibender – Höhe angelegt werden, und dann die Höhe von – sich ergebenden – Strömen (bzw. Spannungen) gemessen werden – insbesondere überprüft werden, ob diese Ströme (bzw. Spannungen) innerhalb vorbestimmter, gewünschter Grenzwerte liegen.
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Demgegenüber können bei einem AC-Test an entsprechende Anschlüsse eines Halbleiter-Bauelements beispielsweise – in der Höhe wechselnde – Spannungen (oder Ströme) angelegt werden, insbesondere entsprechende Test-Muster-Signale, mit deren Hilfe am jeweiligen Halbleiter-Bauelement entsprechende Funktionstest durchgeführt werden können.
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Mit Hilfe der o. g. Testverfahren können defekte Halbleiter-Bauelemente bzw. -Module identifiziert, und dann aussortiert (oder teilweise auch repariert) werden, und/oder es können – entsprechend den erzielten Test-Ergebnissen – die bei der Herstellung der Bauelemente jeweils verwendeten Prozess-Parameter entsprechend modifiziert bzw. optimal eingestellt werden, etc., etc.
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Bei einer Vielzahl von Anwendungen – z. B. bei Server- oder Workstationrechnern, etc., etc. – können Speichermodule mit vorgeschalteten Daten-Zwischenspeicher-Bauelementen (sog. Buffer) eingesetzt werden, z. B. sog. „buffered DIMMs”.
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Derartige Speichermodule weisen i. A. ein oder mehrere Halbleiter-Speicherbauelemente, insbesondere DRAMs (z. B. DDR-DRAMs) auf, sowie ein oder mehrere – den Halbleiter-Speicherbauelementen vorgeschaltete – Daten-Zwischenspeicher-Bauelemente (z. B. entsprechende, von Jedec standardisierte DDR-DRAN-Daten-Zwischenspeicher-Bauelemente).
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Die Daten-Zwischenspeicher-Bauelemente können z. B. auf derselben Platine angeordnet sein, wie die DRAMs.
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Die Speichermodule sind – insbesondere unter Zwischenschaltung eines entsprechenden (z. B. extern vom jeweiligen Speichermodul angeordneten) Memory Controllers – mit einem oder mehreren Mikro-Prozessoren des jeweiligen Server- oder Workstationrechners, etc. verbunden.
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Bei „teilweise” gepufferten Speichermodulen können die – z. B. vom Memory Controller, oder vom jeweiligen Prozessor ausgegebenen – Adress- und Steuer-Signale von entsprechenden Daten-Zwischenspeicher-Bauelementen (kurz) zwischengespeichert werden, und entsprechend ähnliche Adress- und Steuer-Signale – auf zeitlich koordinierte, ggf. ge- oder de-multiplexte Weise – an die Speicherbauelemente, z. B. DRAMs, weitergeleitet werden.
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Demgegenüber können die – vom Memory Controller, bzw. vom jeweiligen Prozessor ausgegebenen – (Nutz-)Daten-Signale direkt, d. h. ohne Zwischenspeicherung durch ein entsprechendes Daten-Zwischenspeicher-Bauelement (Buffer) an die Speicherbauelemente weitergeleitet werden (und – umgekehrt – auch die von den Speicherbauelementen ausgegebenen (Nutz-)Daten-Signale direkt – ohne Zwischenschaltung eines entsprechenden Daten-Zwischenspeicher-Bauelements (Buffer) – an den Memory Controller, bzw. den jeweiligen Prozessor).
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Demgegenüber werden bei voll gepufferten („fully buffered”) Speichermodulen sowohl die zwischen dem Memory Controller, bzw. dem jeweiligen Prozessor, und den Speicherbauelementen ausgetauschten Adress- und Steuer-Signale, als auch die entsprechenden (Nutz-)Daten-Signale von entsprechenden Daten-Zwischenspeicher-Bauelementen zwischengespeichert, und erst dann an die Speicherbauelemente bzw. den Memory Controller oder den jeweiligen Prozessor weitergeleitet.
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Zur Speicherung der bei den o. g. Testverfahren (oder beliebigen anderen Testverfahren) erzeugten Daten, insbesondere entsprechender Test-(Ergebnis-)Daten können auf den jeweils getesteten Halbleiter-Bauelementen (z. B. den o. g. analogen bzw. digitalen Rechenschaltkreisen, den o. g. Halbleiter-Speicherbauelementen (PLAs, PALs, ROMs, RAMs, insbesondere SRAMs und DRAMs, z. B. DDR-DRAMs, etc.) entsprechende, spezielle Test-Daten-Register vorgesehen sein.
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Die in den jeweiligen Test-Daten-Registern abgespeicherten Test-Daten können durch Anlegen eines entsprechenden, speziellen Test-Daten-Auslese-Steuer-Signals, und entsprechender Adress-Signale aus den Test-Daten-Registern ausgelesen werden.
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Das o. g., spezielle Test-Daten-Auslese-Steuer-Signal führt dazu, dass – anders als bei Verwendung eines gewöhnlichen Lese-Signals – mit Hilfe der o. g. Adress-Signale nicht im gewöhnlichen (Nutz-Daten-)Speicherbereich des jeweiligen Halbleiter-Bauelements vorgesehene Speicherzellen adressiert werden, sondern entsprechende – durch das jeweilige Adress-Signal genau spezifizierte – Test-Daten-Register.
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Sollen beispielsweise die o. g., gepufferten Speichermodule („buffered DIMMs”) einem entsprechenden Modultest unterzogen werden, kann das Problem auftreten, dass vom Protokoll der jeweils verwendeten Daten-Zwischenspeicher-Bauelemente das o. g. Test-Daten-Auslese-Steuer-Signal nicht unterstützt wird. Dies führt dazu, dass auf den Test-Daten-Registern der jeweiligen Halbleiter-Speicherbauelemente abgespeicherte Test-(Ergebnis-)Daten nicht ausgelesen werden können.
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Aus dem Dokument
DE 102 31680 B4 ist ein integrierter Speicher mit mehreren Registern bekannt, die zur Speicherung von Datenmustern zur Verwendung in einem Testbetrieb des Speichers vorgesehen sind und in dem Testbetrieb zum Auslesen des Datenmusters aus den Registern ausgewählt werden.
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Aus dem Dokument
DE 101 39 724 B4 ist ein integrierter Speicher mit Speicherzellen bekannt, die in wenigstens zwei Speicherbanken angeordnet sind, bei dem die Speicherzellen jeweils über einen Leseverstärker und eine mit diesem verbundene Datenleitung auslesbar sind, wobei jeder Speicherbank mindestens eine eigene Datenleitung zugeordnet ist.
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Aus dem Dokument 102 23 167 A1 ist ein Verfahren und eine Vorrichtung zum Testen von Speichereinheiten in einer digitalen Schaltung bekannt, wobei mindestens ein Testmuster in mindestens einem Register der digitalen Schaltung gespeichert wird, mindestens ein Register mittels eines Signals ausgewählt wird, die zu testende Speichereinheit mittels des in dem mindestens einen aktivierten Register gespeicherten Testmusters getestet wird, wobei das mindestens eine zu aktivierende Register mittels einer Auswahleinheit ausgewählt wird, wobei der Auswahleinheit das Signal zugeführt wird.
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Aus dem Dokument
DE 199 51 534 A1 ist ein Halbleiter-Bauelement bekannt, das einen Nutzdaten-Speicherzellen-Array mit einer Vielzahl von Nutzdaten-Speicherzellen zum Abspeichern von Nutzdaten aufweist. Die beim Test der Nutzdaten-Speicherzellen erzeugten, ein Ergebnis des Testens widerspiegelnden, durch entsprechende Komparatoren ermittelte Test-Ergebnis-Daten, werden über einen Testergebnis-Ausgabe-Pin ausgegeben.
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Aus dem Dokument
US 6 279 129 B1 ist ein „built-in self-test” Testverfahren von Speicherzellen beschrieben, welche in eine erste Gruppe und in eine zweite Gruppe eingeteilt werden. Zunächst werden Testdaten in die erste Gruppe geschrieben, diese anschließend mit Referenzdaten innerhalb des zu testenden Speichers verglichen und das Ergebnis des Vergleichs in der zweiten Gruppe abgespeichert. Anschließend wird das Testergebnis ausgelesen und das Testverfahren wird dann zum Test der zweiten Gruppe der Speicherzellen angewandt, d. h. die Daten des Ergebnisses des Vergleichs werden in diesem Fall in der ersten Gruppe abgespeichert.
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Die Erfindung hat zur Aufgabe, ein neuartiges Halbleiter-Bauelement, sowie ein neuartiges Verfahren zum Auslesen von Testdaten zur Verfügung zu stellen.
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Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1 und 7.
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Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Gemäß einem ersten Aspekt der Erfindung wird ein Verfahren zum Auslesen von Testdaten zur Verfügung gestellt, wobei das Verfahren die Schritte aufweist:
- – (a) Auslesen von bei einem Halbleiter-Bauelement-Testverfahren beim Testen eines Halbleiter-Bauelements erzeugten, ein Ergebnis des Testens widerspiegelnden Test-Ergebnis-Daten aus mindestens einem Test-Ergebnis-Daten-Register des Halbleiter-Bauelements,
- – (b) Abspeichern der Test-Ergebnis-Daten in mindestens einer auf dem Halbleiter-Bauelement vorgesehenen im Normalbetrieb zur Speicherung von Nutzdaten verwendeten Nutzdaten-Speicherzellen eines Nutzdaten-Speicherzellen-Arrays des Halbleiter-Bauelements, und
- – (c) Auslesen der Test-Ergebnis-Daten aus der mindestens einen Nutzdaten-Speicherzelle mittels eines JEDEC-Standard-Read-Befehls.
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Dadurch kann erreicht werden, dass die Test-Ergebnis-Daten mittels eines JEDEC-Standard-Lese-Befehls(JEDEC-Standard-Read-Befehls) aus dem Halbleiter-Bauelement ausgelesen, werden können (selbst dann, wenn, vor das Halbleiter-Bauelement ein entsprechendes – entsprechende, proprietäre, direkte Test Daten-Auslese-Steuer-Signale nicht unterstützendes – Daten-Zwischenspeicher-Bauelement (Buffer) geschaltet sein sollte).
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Gemäß einem weiteren Aspekt der Erfindung wird ein Halbleiter-Bauelement zur Verfügung gestellt mit einem Nutzdaten-Speicherzellen-Array mit einer Vielzahl von Nutzdaten-Speicherzellen zum Abspeichern von Nutzdaten, und mindestens einem Test-Ergebnis-Daten-Register zum Abspeichern von beim Testen des Halbleiter-Bauelements erzeugten, eine Ergebnis des Testens widerspiegelnden Test-Ergebnis-Daten einer Daten-Empfangs/-Ausgabe-Einrichtung zum Empfangen und Ausgeben von in dem Nutzdaten-Speicherzellen-Array abgespeicherten Daten, wobei mindestens ein Zwischen-Register vorgesehen ist zum Zwischenspeichern der in dem Test-Ergebnis-Daten-Register abgespeicherten Test-Ergebnis-Daten vor dem Abspeichern der Test-Ergebnis-Daten in mindestens einer im Normalbetrieb zur Speicherung von Nutzdaten verwendeten Nutzdaten-Speicherzellen, und mindestens eine Multiplexer-Einrichtung, welche dazu eingerichtet ist, zum Übermitteln der Test-Ergebnis-Daten an die im Normalbetrieb zur Speicherung von Nutzdaten verwendeten Nutzdaten-Speicherzellen die Nutzdaten-Speicherzellen mit dem Zwischen-Register zu verbinden und zum Auslesen der Test-Ergebnis-Daten aus den Nutzdaten-Speicherzellen mittels eines JEDEC-Standard-Read-Befehls die Nutzdaten-Speicherzellen mit der Daten-Empfangs/-Ausgabe-Einrichtung zu verbinden.
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Im Folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
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1 eine schematische Darstellung eines teilweise gepufferten Speichermoduls, mit entsprechenden Speicherbauelementen, undentsprechenden Daten-Zwischenspeicher-Bauelementen;
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2 eine schematische Darstellung eines voll gepufferten Speichermoduls, mit entsprechenden Speicherbauelementen, und entsprechenden Daten-Zwischenspeicher-Bauelementen;
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3a eine beispielhafte, schematische Detail-Darstellung eines Abschnitts eines der in 1 und 2 gezeigten Speicherbauelemente, zur Veranschaulichung eines ersten bei einem Testdaten-Ausleseverfahren gemäß einem Ausführungsbeispiel der Erfindung durchgeführten Verfahrens-Schritts;
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3b eine beispielhafte, schematische Detail-Darstellung eines Abschnitts eines der in 1 und 2 gezeigten Speicherbauelemente, zur Veranschaulichung eines zweiten bei dem Testdaten-Ausleseverfahren durchgeführten Verfahrens-Schritts; und
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3c eine beispielhafte, schematische Detail-Darstellung eines Abschnitts eines der in 1 und 2 gezeigten Speicherbauelemente, zur Veranschaulichung eines weiteren bei dem Testdaten-Ausleseverfahren durchgeführten Verfahrens-Schritts.
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In 1 ist eine schematische Darstellung eines „teilweise” gepufferten Speichermoduls 1a gezeigt (hier: ein „buffered DIMM” 1a), bei welchem – beispielhaft – ein Testdaten-Ausleseverfahren gemäß einem Ausführungsbeispiel der Erfindung verwendet werden kann.
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Wie aus 1 hervorgeht, weist das dort gezeigte Speichermodul 1a eine Vielzahl von Speicherbauelementen 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a auf, und ein oder mehrere – den Speicherbauelementen 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a vorgeschaltete – Daten-Zwischenspeicher-Bauelemente („Buffer”) 10a.
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Bei den Speicherbauelementen 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a kann es sich z. B. um Funktionsspeicher- oder Tabellenspeicher-Bauelemente (z. B. ROMs oder RAMs) handeln, insbesondere um DRAMs, z. B. um DDR- bzw. DDR2-DRAMs, etc.
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Wie aus 1 hervorgeht, können die Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a auf derselben Platine 12a angeordnet sein, wie die Buffer 10a.
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Bei den Buffern 10a kann es sich z. B. um entsprechende, von Jedec standardisierte („registered DIMM”-) DRAM-, insbesondere DDR-DRAM- bzw. DDR2-DRAM-Daten-Zwischenspeicher-Bauelemente handeln.
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Das Speichermodul 1a kann – insbesondere unter Zwischenschaltung eines entsprechenden (z. B. extern vom Speichermodul 1a, insbesondere extern von der o. g. Platine 12a angeordneten) Memory Controllers (hier nicht gezeigt) – mit einem oder mehreren Mikro-Prozessoren verbunden werden, insbesondere einem oder mehreren Mikro-Prozessoren eines Server- oder Workstationrechners (oder einem beliebigen anderen Mikro-Prozessor, z. B. eines PCs, Laptops, etc.).
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Wie aus 1 hervorgeht, werden bei dem dort gezeigten teilweise gepufferten Speichermodul 1a die – z. B. vom Memory Controller, oder vom jeweiligen Prozessor ausgegebenen – Adress- und Steuer-Signale nicht direkt an die Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a weitergeleitet.
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Stattdessen werden die Adress-Signale – z. B. über einen entsprechenden Adress-Bus 13a (bzw. entsprechende Adress-Leitungen) –, und die Steuer-Signale – z. B. über einen entsprechenden Steuer-Bus 14a (bzw. entsprechende Steuer-Leitungen) – zunächst den Buffern 10a zugeführt.
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Bei den Steuer-Signalen kann es sich um beliebige, bei herkömmlichen Speichermodulen verwendete Steuer-Signale handeln, z. B. um entsprechende Lese-, und/oder Schreib-, und/oder Chip-Select-(Speicherbauelement-Auswahl-)Befehls-Signale, etc., etc., soweit diese vom Protokoll der Buffer 10a unterstützt werden.
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In den Buffern 10a werden die entsprechenden Signale (Adress-Signale, Steuer-Signale) – kurz – zwischengespeichert, und – auf zeitlich koordinierte, ggf. ge- oder de-multiplexte Weise – an die Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a weitergeleitet (z. B. über einen entsprechenden – zentralen – Speicher-Bus 15a (mit einem entsprechenden Steuer- und Adress-Bus 22a, 22b mit entsprechenden Steuer- und Adress-Leitungen)).
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Demgegenüber können bei dem in 1 gezeigten teilweise gepufferten Speichermodul 1a die – z. B. vom o. g. Memory Controller, oder vom jeweiligen Prozessor ausgegebenen – (Nutz-)Daten-Signale direkt, d. h. ohne Zwischenspeicherung durch ein entsprechendes Daten-Zwischenspeicher-Bauelement (Buffer) an die Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a weitergeleitet werden (z. B. über einen – direkt mit dem o. g., zentralen Speicher-Bus 15a verbunden – (Nutz-)Daten-Bus 21a (bzw. entsprechende (Nutz-)Daten-Leitungen).
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Entsprechend umgekehrt können auch die – von den Speicherbauelementen 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a ausgegebenen – (Nutz-)Daten-Signale direkt – ohne Zwischenschaltung eines entsprechenden Daten-Zwischenspeicher-Bauelements (Buffer) – an den Memory Controller, bzw. den jeweiligen Prozessor weitergeleitet werden (z. B. wiederum über den o. g. – direkt mit dem zentralen Speicher-Bus 15a verbunden – (Nutz-)Daten-Bus 21a).
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In 2 ist eine schematische Darstellung eines voll gepufferten Speichermoduls 1b gezeigt (hier: ein „buffered DIMM” 1b), bei welchem – ebenfalls – das o. g. – im folgenden noch genauer erläuterte – Testdaten-Ausleseverfahren gemäß einem Ausführungsbeispiel der Erfindung verwendet werden kann.
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Wie aus 2 hervorgeht, weist das dort gezeigte Speichermodul 1b – entsprechend wie das teilweise gepufferte Speichermodul 1a gemäß 1 – eine Vielzahl von Speicherbauelementen 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b auf, und ein oder mehrere – den Speicherbauelementen 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b vorgeschaltete – Daten-Zwischenspeicher-Bauelemente („Buffer”) 10b.
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Bei den Speicherbauelementen 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b kann es sich z. B. um Funktionsspeicher- oder Tabellenspeicher-Bauelemente (z. B. ROMs oder RAMs) handeln, insbesondere um DRAMs, z. B. um DDR- bzw. DDR2-DRAMs, etc.
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Wie aus 2 hervorgeht, können die Speicherbauelemente 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b auf derselben Platine 12b angeordnet sein, wie die Buffer 10b.
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Bei den Buffern 10b kann es sich z. B. um entsprechende, standardisierte DRAN-, insbesondere DDR-DRAN- bzw. DDR2-DRAM-Daten-Zwischenspeicher-Bauelemente handeln (z. B. um – von einem Konsortium unter Federführung von Intel, zusammen mit Jedec – standardisierte „fully bufferd” Daten-Zwischenspeicher-Bauelemente (z. B. um FB-DIMM- bzw. fully buffered DIMM-Daten-Zwischenspeicher-Bauelemente)).
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Das Speichermodul 1b kann (entsprechend ähnlich wie das in 1 gezeigte Speichermodul 1a) – insbesondere unter Zwischenschaltung eines entsprechenden (z. B. extern vom Speichermodul 1b, insbesondere extern von der o. g. Platine 12b angeordneten) Memory Controllers (hier nicht gezeigt) – mit einem oder mehreren Mikro-Prozessoren verbunden werden, insbesondere einem oder mehreren Mikro-Prozessoren eines Server- oder Workstationrechners (oder einem beliebigen anderen Mikro-Prozessor, z. B. eines PCs, Laptops, etc.).
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Wie aus 1 und 2 hervorgeht, ist das in 2 gezeigte Speichermodul 1b entsprechend ähnlich bzw. identisch aufgebaut, und arbeitet entsprechend ähnlich bzw. identisch, wie das in 1 gezeigte Speichermodul 1a, außer dass mit dem Buffer 10b – entsprechend wie bei herkömmlichen, voll gepufferten („fully buffered”) Speichermodulen – (zusätzlich zu den entsprechend ähnlich wie beim im 1 gezeigten Speichermodul 12a gebufferten Adress- und Steuer-Signalen) auch die zwischen dem Memory Controller, bzw. dem jeweiligen Prozessor, und den Speicherbauelementen 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b ausgetauschten (Nutz-)Daten-Signale gebuffert werden.
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In dem Buffer 10b können die entsprechenden, z. B. vom Memory Controller, bzw. vom jeweiligen Prozessor stammenden, z. B. über einen Daten-Bus 21b weitergeleiteten Daten-Signale – kurz – zwischengespeichert, und – auf zeitlich koordinierte, ggf. ge- oder de-multiplexte Weise – an die Speicherbauelemente 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b weitergeleitet werden (z. B. über einen (dem o. g., in Bezug auf 1 erläuterten zentralen Bus 15a entsprechenden) – zentralen – Speicher-Bus 15b (mit einem entsprechenden Steuer-, Adress- und Daten-Bus 23a, 23b, 23c mit entsprechenden Steuer-, Adress-, und Daten-Leitungen)).
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Entsprechend umgekehrt können in dem Buffer 10b auch die von den Speicherbauelementen 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b z. B. am o. g. zentralen Speicher-Bus 15b ausgegebenen Daten-Signale - kurz – zwischengespeichert, und – auf zeitlich koordinierte, ggf. ge- oder de-multiplexte Weise – an den Memory Controller, bzw. den jeweiligen Prozessor weitergeleitet werden, z. B. über den o. g. Daten-Bus 21b.
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3a zeigt – beispielhaft – eine schematische Detail-Darstellung eines Abschnitts eines der in 1 und 2 gezeigten Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b.
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Diese können jeweils – wie aus 3a hervorgeht (und entsprechend wie herkömmliche Speicherbauelemente, insbesondere DRAMs) – einen oder mehrere Speicher-Array-Bereiche 101 bzw. Speicherfelder aufweisen, sowie einen oder mehrere Testblock-Bereiche 102.
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Im Speicher-Array-Bereich 101 können ein oder mehrere rechteckförmige Speicher-Arrays bzw. Speicher-Matrizen („memory banks”) vorgesehen sein.
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Jeder Speicher-Array bzw. jede Speicher-Matrix kann jeweils eine Vielzahl von Speicherzellen aufweisen, die jeweils in einer Vielzahl von Zeilen und Spalten nebeneinanderliegend angeordnet sein können, sodaß in jedem Speicher-Array z. B. jeweils mehr als 16 Mbit, z. B. 32 MBit, 64 MBit, 128 MBit, 256 MBit, etc., oder mehr Daten gespeichert werden können (so dass sich entsprechend – bei z. B. vier Speicher-Arrays – eine Gesamt-Speicherkapazität von z. B. mehr als 64 Mbit, z. B. 128 MBit, 256 MBit, 512 MBit, 1024 MBit (bzw. 1 GBit), oder mehr für das Speicherbauelement ergibt).
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Wie aus 3a weiter hervorgeht, ist der Speicher-Array-Bereich 101 über entsprechende Leitungen 114 mit dem o. g. Steuer-Bus 22b, 23b (und damit auch dem o. g. Steuer-Bus 14a, 14b) verbunden, und über entsprechende Leitungen 113 mit dem o. g. Adress-Bus 22a, 23a (und damit auch dem o. g. Adress-Bus 13a, 13b).
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Des weiteren ist der Speicher-Array-Bereich 101 über entsprechende Daten-Ausgabe-Treiber-Einrichtungen 121a, 121b, und mit diesen verbundenen Leitungen 122, 123, 124 an den o. g. Daten-Bus 21a, 23c (und damit auch den o. g. Daten-Bus 21b) angeschlossen, sodaß – durch Anlegen eines entsprechenden, herkömmlichen (DRAN-)Lese-Befehls-Signals („Read” (RD), insbesondere „Standard Read”, insbesondere eines von Jedec (bzw. Intel/Jedec) spezifizierten, normalen „Read” (RD)-, insbesondere „Standard Read”-Signals) an den o. g. Leitungen 114 – die in den durch ein entsprechendes, an den Leitungen 113 angelegtes Adress-Signal spezifizierten Speicherzellen abgespeicherten Daten aus dem jeweiligen Array ausgelesen, und – durch die Daten-Ausgabe-Treiber-Einrichtungen 121a, 121b – an den o. g., mit dem o. g. Daten-Bus 21a, 23c verbundenen Leitungen 124 ausgegeben werden können.
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Wie aus 3a weiter hervorgeht, sind die o. g. – an den Daten-Bus 21a, 23c angeschlossenen – Leitungen 124 über entsprechende Daten-Empfangs-Einrichtungen 125a, 125b, die o. g. Leitungen 122, eine Multiplexer-Einrichtung 126, und entsprechende, die Daten-Empfangs-Einrichtung 125a mit der Multiplexer-Einrichtung 126 verbindende Leitungen 127 ebenfalls an den o. g. Speicher-Array-Bereich 101 angeschlossen.
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Dadurch wird erreicht, dass beim „Normalbetrieb” des jeweiligen Speicherbauelements 2a, 2b – durch Anlegen eines entsprechenden, herkömmlichen (DRAN-)Schreib-Befehls-Signals („Write” (WT), insbesondere „Standard Write”, insbesondere eines von Jedec (bzw. Intel/Jedec) spezifizierten, normalen „Write” (WT)-, insbesondere „Standard Write”-Signals) – an den o. g. Leitungen 124 anliegende, von den Daten-Empfangs-Einrichtungen 125a, 125b (und der Multiplexer-Einrichtung 126) weitergeleitete Daten in durch ein entsprechendes, an den Leitungen 113 angelegtes Adress-Signal spezifizierte Speicherzellen abgespeichert werden können.
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Die o. g. Schreib-Befehls-, Lese-Befehls-, und Adress-Signale, etc. können z. B. – wie bereits oben angedeutet – vom o. g. Memory Controller, bzw. vom jeweiligen Prozessor über die o. g. Steuer- und Adress-Busse 13a, 13b, 14a, 14b an die Buffer 10a, 10b übertragen, – kurz – zwischengespeichert, und – auf zeitlich koordinierte Weise – über die o. g. Steuer- und Adress-Busse 22a, 23a, 22b, 23b an die Speicherbauelemente 2a, 2b, etc. weitergeleitet werden.
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Zur Durchführung entsprechender Testverfahren, insbesondere entsprechender Modultests können – wie in 1 und 2 angedeutet ist – statt dem o. g. Memory Controller/Prozessor entsprechende Testgeräte 31a, 31b an die o. g. Speichermodule/Platinen 1a, 1b/12a, 12b angeschlossen werden.
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Diese können zu Testzwecken – entsprechend ähnlich wie der o. g. Memory Controller/Prozessor – entsprechende (Test-)Steuer-, (Test-)Adress- und (Test-Nutz-)Daten-Signale über die o. g. Steuer-, Adress- und (Nutz-)Daten-Busse 13a, 13b, 14a, 14b, 21a, 21b an die o. g. Buffer 10a, 10b (und damit die o. g. Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b) übertragen (und entsprechende (Test-Nutz-)Daten-Signale von den Buffer 10a, 10b (und damit von den Speicherbauelementen 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b) empfangen).
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Zur Speicherung der bei den o. g. von den Testgeräten 31a, 31b durchgeführten Testverfahren (z. B. entsprechenden AC- oder DC-Tests, oder beliebigen anderen Testverfahren) erzeugten Daten, insbesondere entsprechender Test-(Ergebnis-)Daten können – wie z. B. in 3a gezeigt ist – in den Testblock-Bereichen 102 der jeweils getesteten Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b entsprechende, spezielle Test-Daten-Register 102a, 102b, 102c, 102d, 102e vorgesehen sein (z. B. zwischen 1 und 100, insbesondere z. B. zwischen 2 und 25 Test-Daten-Register mit einer Speicherkapazität von z. B. jeweils zwischen 1 Bit und 32 Bit, insbesondere zwischen 1 Bit und 8 Bit, etc.).
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Wie aus 3a hervorgeht, ist der Testblock-Bereich 102 über entsprechende Leitungen 114a, und die o. g. Leitungen 114 an den Steuer-Bus 22b, 23b (und damit auch den o. g. Steuer-Bus 14a, 14b) angeschlossen.
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Des weiteren ist der Testblock-Bereich 102 – wie ebenfalls in 3a gezeigt ist – über die o. g. Leitungen 113, entsprechende Leitungen 113a, entsprechende Daten-Empfangs-Einrichtungen 113b, und entsprechende Leitungen 113c an den Adress-Bus 22a, 23a (und damit auch den Adress-Bus 13a, 13b) angeschlossen, und – über eine Test-Daten-Auslese-Leitung 122a (hier: eine 1-Bit-Test-Daten-Auslese-Leitung 122a, (alternativ z. B. ein 2-, 4- oder 8-Bit-Test-Daten-Auslese-Leitung, etc.)) – an ein Zwischen-Register 150.
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Das Zwischen-Register 150 kann eine kleinere Speicherkapazität aufweisen, als die o. g. Test-Daten-Register 102a, 102b, 102c, 102d, 102e, z. B. – entsprechend der Daten-Breite der o. g. Test-Daten-Auslese-Leitung 122a – z. B. zwischen 1 Bit und 8 Bit, insbesondere zwischen 1 Bit und 4 bzw. 2 Bit, beispielsweise 1 Bit.
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Zum Auslesen der in den jeweiligen Test-Daten-Registern 102a, 102b, 102c, 102d, 102e abgespeicherten Test-Daten kann ein entsprechend geeignetes, spezielles, z. B. von Jedec (oder dem o. g. Intel-Konsortium, zusammen mit Jedec) spezifiziertes (Jedec-(bzw. Intel-/Jedec-))Befehls-Signal bzw. -Kommando (z. B. ein entsprechendes „TMRS”-Signal bzw. -Kommando, bzw. Register-Lade-Signal bzw. -Kommando) an den o. g. Leitungen 114 (und ggf. zusätzlich an den Leitungen 113, bzw. einem Teil der Leitungen 113) angelegt werden (wobei das TMRS-Kommando z. B. aus einer speziellen, an den Leitungen 114 angelegten Bit-Kombination besteht, und einer speziellen an den Leitungen 113 bzw. einem Teil der Leitungen 113 angelegten Bit-Kombination (d. h. einer speziellen, reservierten (Teil-)Adresse)).
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Dadurch kann veranlasst werden, dass die in dem (oder den) jeweiligen, durch ein entsprechendes, an den Leitungen 113 (bzw. einem zusätzlich zu dem o. g. Teil der Leitungen 113 vorhandenen, weiteren Teil der Leitungen 113) angelegtes, z. B. gleichzeitig zum TMRS-Kommando übertragenes Adress-Signal spezifizierten Test-Daten-Register(n) 102a, 102b, 102c, 102d, 102e abgespeicherten Daten aus dem (oder den) jeweiligen Test-Daten-Register(n) 102a, 102b, 102c, 102d, 102e ausgelesen werden, über die Test-Daten-Auslese-Leitung 122a auf serielle (oder alternativ auf parallele) Weise an das Zwischen-Register 150 übertragen, und dort abgespeichert werden (wie in 3a gestrichelt dargestellt ist).
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Das o. g. „TMRS”-Signal bzw. -Kommando, bzw. Register-Lade-Signal bzw. -Kommando, und das jeweils gewünschte Adress-Signal kann vom jeweiligen Testgerät 31a, 31b an den o. g. Steuer-Bus 14a, 14b bzw. Adress-Bus 13a, 13b angelegt, an die Buffer 10a, 10b übertragen, und von dort über den o. g. Steuer-Bus 22b, 23b/die o. g. Leitungen 114, bzw. den o. g. Adress-Bus 22a, 23a/die o. g. Leitungen 113 an das jeweilige Speicherbauelement 2a, 2b übertragen werden.
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Wie z. B. in 3b dargestellt ist, kann – z. B. in Reaktion auf das o. g., spezielle Jedec-(bzw. Intel-/Jedec-)Befehls-Signal bzw. -Kommando, insbesondere das o. g. „TMRS”-Signal bzw. -Kommando – veranlasst werden, dass nicht (wie sonst beim „Normalbetrieb” des Speicherbauelements 2a, 2b üblich) die o. g. Leitungen 127, bzw. die Daten-Empfangs-Einrichtung 125a über die Multiplexer-Einrichtung 126 mit den Leitungen 122, und der Daten-Empfangs-Einrichtung 125b verbunden sind, sondern dass stattdessen – durch entsprechendes Umschalten der Multiplexer-Einrichtung 126 – das Zwischen-Register 150 mit den Leitungen 122, und der Daten-Empfangs-Einrichtung 125b verbunden wird („Testbetrieb”).
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Durch Anlegen eines gewöhnlichen (DRAN-)Schreib-Befehls-Signals („Write” (WT)-, insbesondere „Standard Write”-Signals, insbesondere eines von Jedec (bzw. Intel/Jedec) spezifizierten, normalen „Write” (WT)-, insbesondere „Standard Write”-Signals) an den o. g. Leitungen 114 kann dann veranlasst werden, dass die in dem Zwischen-Register 150 abgespeicherten Test-Daten aus dem Zwischen-Register 150 ausgelesen werden, über die Multiplexer-Einrichtung 126 und die Leitungen 122 an die Daten-Empfangs-Einrichtung 125b übertragen, und dann in einer oder mehreren, durch ein entsprechendes, an den Leitungen 113 angelegtes Adress-Signal spezifizierten (frei gewählten) Speicherzellen des Speicher-Array-Bereichs 101 abgespeichert werden (und zwar auf serielle (oder alternativ auf parallele) Weise) (wie in 3b gestrichelt dargestellt ist).
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Das o. g. „Write”-, bzw. „Standard-Write”-Signal, und das jeweils gewünschte Adress-Signal kann vom jeweiligen Testgerät 31a, 31b an den o. g. Steuer-Bus 14a, 14b bzw. Adress-Bus 13a, 13b angelegt, an die Buffer 10a, 10b übertragen, und von dort über den o. g. Steuer-Bus 22b, 23b/die o. g. Leitungen 114, bzw. den o. g. Adress-Bus 22a, 23a/die o. g. Leitungen 113 an das jeweilige Speicherbauelement 2a, 2b übertragen werden.
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Daraufhin kann durch Anlegen eines gewöhnlichen (DRAN-)Lese-Befehls-Signals („Read” (RD)-, insbesondere „Standard Read”-Signals, insbesondere eines von Jedec (bzw. Intel/Jedec) spezifizierten, normalen „Read” (RD)-, insbesondere „Standard Read” – Signals) an den o. g. Leitungen 114 veranlasst werden, dass die in der bzw. den – durch ein entsprechendes, an den Leitungen 113 angelegtes Adress-Signal spezifizierten – Speicherzellen des Speicher-Array-Bereichs 101 abgespeicherten Test-Daten aus der bzw. den Speicherzellen des Speicher-Array-Bereichs 101 ausgelesen werden, und über die Daten-Ausgabe-Treiber-Einrichtung 121b, die Leitungen 122, 123, und die Daten-Ausgabe-Treiber-Einrichtung 121a an die Leitungen 124, und damit den Daten-Bus 21a, 23c, und damit – ggf. unter Zwischenschaltung des Buffers 10b, und den Daten-Bus 21b – an das jeweilige Testgerät 31a, 31b übertragen werden (wie in 3c gestrichelt dargestellt ist).
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Das o. g. „Read”-, bzw. „Standard-Read”-Signal, und das entsprechende Adress-Signal kann vom jeweiligen Testgerät 31a, 31b an den o. g. Steuer-Bus 14a, 14b bzw. Adress-Bus 13a, 13b angelegt, an die Buffer 10a, 10b übertragen, und von dort über den o. g. Steuer-Bus 22b, 23b/die o. g. Leitungen 114, bzw. den o. g. Adress-Bus 22a, 23a/die o. g. Leitungen 113 an das jeweilige Speicherbauelement 2a, 2b übertragen werden.
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In dem jeweiligen Testgerät 31a, 31b können die empfangenen Test-Daten dann auf herkömmliche Art und Weise ausgewertet werden.
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Ist die Speicherkapazität des Zwischen-Registers 150 (und/oder die Daten-Breite der Test-Daten-Auslese-Leitung 122a) kleiner als die Daten-Menge der aus dem bzw. den Test-Daten-Registern 102a, 102b, 102c, 102d, 102e jeweils auszulesenden Test-Daten, können die auszulesenden Test-Daten partitioniert, und schrittweise nacheinander (durch mehrere, sequentiell hintereinander ausgegebene Folgen entsprechender Register-Lade-(TMRS-) und Schreib-(Write-)Kommandos bzw. -Signale) aus den Test-Daten-Registern 102a, 102b, 102c, 102d, 102e ausgelesen, in dem Zwischen-Register 150 zwischengespeichert, und in entsprechende Speicherzellen des Speicher-Array-Bereichs 101 geschrieben werden, und dann mittels eines oder mehrerer entsprechender Lese-(Read-)Signale aus diesen Speicherzellen ausgelesen, und an das jeweilige Test-Gerät 31a, 31b übertragen werden (und zwar z. B. auf parallele Weise (z. B. selbst dann, wenn die Test-Daten auf jeweils serielle Weise an das Zwischen-Register 105 übertragen worden sind)).
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Durch die oben erläuterten Vorgehensweisen kann erreicht werden, dass die in den Test-Daten-Registern 102a, 102b, 102c, 102d, 102e abgespeicherten Test-Daten auch dann aus diesen ausgelesen, und an das jeweilige Test-Gerät 31a, 31b übertragen werden können, wenn die o. g. Buffer 10a, 10b entsprechende, direkte, proprietäre Test-Daten-Auslese-Steuer-Signale nicht unterstützen.
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Bezugszeichenliste
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- 1a
- Speichermodul
- 1b
- Speichermodul
- 2a
- Speicherbauelement
- 2b
- Speicherbauelement
- 3a
- Speicherbauelement
- 3b
- Speicherbauelement
- 4a
- Speicherbauelement
- 4b
- Speicherbauelement
- 5a
- Speicherbauelement
- 5b
- Speicherbauelement
- 6a
- Speicherbauelement
- 6b
- Speicherbauelement
- 7a
- Speicherbauelement
- 7b
- Speicherbauelement
- 8a
- Speicherbauelement
- 8b
- Speicherbauelement
- 9a
- Speicherbauelement
- 9b
- Speicherbauelement
- 10a
- Buffer
- 10b
- Buffer
- 12a
- Platine
- 12b
- Platine
- 13a
- Adress-Bus
- 13b
- Adress-Bus
- 14a
- Steuer-Bus
- 14b
- Steuer-Bus
- 15a
- Speicher-Bus
- 15b
- Speicher-Bus
- 21a
- Daten-Bus
- 21b
- Daten-Bus
- 22a
- Adress-Bus
- 22b
- Steuer-Bus
- 23a
- Adress-Bus
- 23b
- Steuer-Bus
- 23c
- Daten-Bus
- 31a
- Testgerät
- 31b
- Testgerät
- 101
- Speicher-Array-Bereich
- 102
- Testblock-Bereich
- 102a
- Test-Daten-Register
- 102b
- Test-Daten-Register
- 102c
- Test-Daten-Register
- 102d
- Test-Daten-Register
- 102e
- Test-Daten-Register
- 113
- Leitungen
- 113a
- Leitungen
- 113b
- Daten-Empfangs-Einrichtung
- 113c
- Leitungen
- 114
- Leitungen
- 114a
- Leitungen
- 121a
- Daten-Ausgabe-Treiber-Einrichtung
- 121b
- Daten-Ausgabe-Treiber-Einrichtung
- 122
- Leitungen
- 122a
- Test-Daten-Auslese-Leitung
- 123
- Leitungen
- 124
- Leitungen
- 125a
- Daten-Empfangs-Einrichtung
- 125b
- Daten-Empfangs-Einrichtung
- 126
- Multiplexer-Einrichtung
- 150
- Zwischen-Register
