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Die
Erfindung betrifft ein Halbleiter-Bauelement-Test-Verfahren, sowie
ein Daten-Zwischenspeicher-Bauelement.
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Halbleiter-Bauelemente,
z.B. entsprechende, integrierte (analoge bzw. digitale) Rechenschaltkreise,
Halbleiter-Speicherbauelemente
wie z.B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) und Tabellenspeicher-Bauelemente
(z.B. ROMs oder RAMs, insbesondere SRAMs und DRAMs), etc. werden
im Verlauf des Herstellprozesses umfangreichen Tests unterzogen.
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Zur
gemeinsamen Herstellung von jeweils einer Vielzahl von (i.A. identischen)
Halbleiter-Bauelementen wird jeweils ein sog. Wafer (d.h. eine dünne, aus
einkristallinem Silizium bestehende Scheibe) verwendet. Der Wafer
wird entsprechend bearbeitet (z.B. nacheinander einer Vielzahl von
Beschichtungs-, Belichtungs-, Ätz-,
Diffusions-, und Implantations-Prozess-Schritten, etc. unterzogen),
und daraufhin z.B. zersägt
(oder z.B. geritzt, und gebrochen), so dass dann die einzelnen Bauelemente
zur Verfügung
stehen.
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Bei
der Herstellung von Halbleiter-Bauelementen (z.B. von DRAMs (Dynamic
Random Access Memories bzw. dynamische Schreib-Lese-Speicher), insbesondere
von DDR-DRAMs (Double Data Rate – DRAMs bzw. DRAMs mit doppelter
Datenrate)) können – noch bevor
am Wafer sämtliche
gewünschten, o.g.
Bearbeitungsschritte durchgeführt
wurden – (d.h. bereits
in einem halbfertigen Zustand der Halbleiter-Bauelemente) an einer
oder mehreren Test-Stationen mit Hilfe eines oder mehrerer Testgeräte die (noch
auf dem Wafer befindlichen, halbfertigen) Bauelemente entsprechenden
Testverfahren unterzogen werden (z.B. sog. Kerf-Messungen am Waferritzrahmen).
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Nach
der Fertigstellung der Halbleiter-Bauelemente (d.h. nach der Durchführung sämtlicher
der o.g. Wafer-Bearbeitungsschritte)
werden die Halbleiter-Bauelemente an einer oder mehreren (weiteren) Test-Stationen
weiteren Testverfahren unterzogen – beispielsweise können mit
Hilfe entsprechender (weiterer) Testgeräte die – noch auf dem Wafer befindlichen,
fertiggestellten – Bauelemente
entsprechend getestet werden („Scheibentests").
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Auf
entsprechende Weise können
ein oder mehrere weitere Tests (an entsprechenden weiteren Test-Stationen,
und unter Verwendung entsprechender, weiterer Testgeräte) z.B.
nach dem Einbau der Halbleiter-Bauelemente in die entsprechenden
Halbleiter-Bauelement-Gehäuse
durchgeführt
werden, und/oder z.B. nach dem Einbau der Halbleiter-Bauelement-Gehäuse (samt
den darin jeweils eingebauten Halbleiter-Bauelementen) in entsprechende
elektronische Module (sog. „Modultests").
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Beim
Testen von Halbleiter-Bauelementen können als Testverfahren (z.B.
bei den o.g. Scheibentests, Modultests, etc.) jeweils z.B. sog. „DC-Test", und/oder z.B. sog. „AC-Tests" eingesetzt werden.
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Bei
einem DC-Test kann z.B. an einen entsprechenden Anschluß eines
zu testenden Halbleiter-Bauelements eine Spannung (oder Strom) bestimmter – insbesondere
gleichbleibender – Höhe angelegt
werden, und dann die Höhe
von – sich
ergebenden – Strömen (bzw.
Spannungen) gemessen werden – insbesondere überprüft werden,
ob diese Ströme
(bzw. Spannungen) innerhalb vorbestimmter, gewünschter Grenzwerte liegen.
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Demgegenüber können bei
einem AC-Test an entsprechende Anschlüsse eines Halbleiter-Bauelements
beispielsweise – in
der Höhe
wechselnde – Spannungen
(oder Ströme)
angelegt werden, insbesondere entsprechende Test-Muster-Signale,
mit deren Hilfe am jeweiligen Halbleiter-Bauelement entsprechende
Funktionstest durchgeführt
werden können.
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Mit
Hilfe der o.g. Testverfahren können
defekte Halbleiter-Bauelemente
bzw. -Module identifiziert, und dann aussortiert (oder teilweise
auch repariert) werden, und/oder es können – entsprechend den erzielten
Test-Ergebnissen – die
bei der Herstellung der Bauelemente jeweils verwendeten Prozess-Parameter entsprechend
modifiziert bzw. optimal eingestellt werden, etc., etc.
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Bei
einer Vielzahl von Anwendungen – z.B. bei
Server- oder Workstationrechnern, etc., etc. – können Speichermodule mit vorgeschalteten
Daten-Zwischenspeicher-Bauelementen (sog. Buffer) eingesetzt werden,
z.B. sog. „buffered
DIMMs".
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Derartige
Speichermodule weisen i.A. ein oder mehrere Halbleiter-Speicherbauelemente,
insbesondere DRAMs, auf, sowie ein oder mehrere – den Halbleiter-Speicherbauelementen
vorgeschaltete – Daten-Zwischenspeicher-Bauelemente
(die z.B. auf derselben Platine angeordnet sein können, wie die
DRAMs).
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Die
Speichermodule sind – insbesondere
unter Zwischenschaltung eines entsprechenden (z.B. extern vom jeweiligen
Speichermodul angeordneten) Memory Controllers – mit einem oder mehreren Mikro-Prozessoren
des jeweiligen Server- oder Workstationrechners, etc. verbunden.
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Bei
teilweise gepufferten Speichermodulen können die – z.B. vom Memory Controller,
oder vom jeweiligen Prozessor ausgegebenen – Adress- und Steuer-Signale
von entsprechenden Daten-Zwischenspeicher-Bauelementen (kurz) zwischengespeichert,
und – auf
zeitlich koordinierte, ggf. ge- oder de-multiplexte Weise – an die
Speicherbauelemente, z.B. DRAMs, weitergeleitet werden.
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Demgegenüber können die – vom Memory Controller,
bzw. vom jeweiligen Prozessor ausgegebenen – (Nutz-)Daten-Signale direkt,
d.h. ohne Zwischenspeicherung durch ein entsprechendes Daten-Zwischenspeicher-Bauelement
(Buffer) an die Speicherbauelemente weitergeleitet werden (und – umgekehrt – auch die
von den Speicherbauelementen ausgegebenen (Nutz-)Daten-Signale direkt – ohne Zwischenschaltung
eines entsprechenden Daten-Zwischenspeicher-Bauelements
(Buffer) – an den
Memory Controller, bzw. den jeweiligen Prozessor).
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Demgegenüber werden
bei voll gepufferten („fully
buffered") Speichermodulen
sowohl die zwischen dem Memory Controller, bzw. dem jeweiligen Prozessor,
und den Speicherbauelementen ausgetauschten Adress- und Steuer-Signale,
als auch die entsprechenden (Nutz-)Daten-Signale von entsprechenden
Daten-Zwischenspeicher-Bauelementen zwischengespeichert,
und erst dann an die Speicherbauelemente bzw. den Memory Controller
oder den jeweiligen Prozessor weitergeleitet.
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Sollen
die o.g. – voll
oder teilweise gepufferten – Speichermodule
einem entsprechenden Modultest, insbesondere Modul-Funktionstest
unterzogen werden, ergibt sich das Problem, dass die – vom entsprechenden
Test-Gerät
ausgegebenen – Test-Signale,
insbesondere Test-Muster-Signale, – durch
die zwischengeschalteten Daten-Zwischenspeicher-Bauelemente – ganz oder
teilweise von den Speicherbauelementen entkoppelt sind.
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Dies
führt dazu,
dass bestimmte Parameter der Speicherbauelemente – z.B. „Data-Strobe"-Toleranzen – nicht
bzw. nur unzureichend getestet werden können.
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Die
Erfindung hat zur Aufgabe, ein neuartiges Halbleiter-Bauelement-Test-Verfahren,
sowie ein neuartiges Daten-Zwischenspeicher-Bauelement
zur Verfügung
zu stellen.
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Sie
erreicht dieses und weitere Ziele durch die Gegenstände der
Ansprüche
1, 10 und 11.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Gemäß einem
ersten Aspekt der Erfindung wird ein Halbleiter-Bauelement-Test-Verfahren zum Testen
eines Speichermoduls mit mindestens einem Speicherbauelement mit
vorgeschaltetem Buffer zur Verfügung
gestellt, wobei das Verfahren den Schritt aufweist:
- – (a)
Testen des Speichermoduls unter Verwendung von gegenüber dem
Speichermodul-Normalbetrieb um eine vorbestimmte Zeitdauer (τ, + τ1) zeitlich
nach vorne oder hinten hin verschobenen Daten-Hinweis- bzw. Data-Strobe-Signalen (DQS, DQS#).
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Weiterhin
wird – gemäß einem
zweiten Aspekt der Erfindung – ein
Daten-Zwischenspeicher-Bauelement zur Verfügung gestellt, welches einem
Speicherbauelement vorgeschaltet werden kann, und welches aufweist:
- – eine
Einrichtung zum Erzeugen eines Daten-Hinweis- bzw. Data-Strobe-Signals
(DQS, DQS#), welche von einem Normalbetrieb-Modus in einen Testbetrieb-Modus
umgeschaltet werden kann, wobei das Daten-Hinweis- bzw. Data-Strobe-Signal
(DQS, DQS#) im Testbetrieb-Modus gegenüber dem Normalbetrieb-Modus um eine vorbestimmte
Zeitdauer (τ,
+ τ1) zeitlich
nach vorne oder hinten hin verschoben ist.
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Außerdem wird – gemäß einem
dritten Aspekt der Erfindung – ein
Daten-Zwischenspeicher-Bauelement zur Verfügung gestellt, welches einem
Speicherbauelement vorgeschaltet werden kann, und welches aufweist:
- – eine
Einrichtung zum Empfangen eines Daten-Hinweis- bzw. Data-Strobe-Signals
(DQS, DQS#), welche von einem Normalbetrieb-Modus in einen Testbetrieb-Modus
umgeschaltet werden kann, wobei das Daten-Hinweis- bzw. Data-Strobe-Signal (DQS,
DQS#) im Testbetrieb-Modus gegenüber
dem Normalbetrieb-Modus
um eine vorbestimmte Zeitdauer (τ,
+ τ1) zeitlich
nach vorne oder hinten hin verschoben wird.
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Vorteilhaft
weist das Daten-Zwischenspeicher-Bauelement eine entsprechende Einrichtung, z.B.
eine DLL-Schaltung auf, mit der das Daten-Hinweis- bzw. Data-Strobe-Signal
(DQS, DQS#) im Testbetrieb-Modus zeitlich verschoben werden kann.
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Im
folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung
näher erläutert. In
der Zeichnung zeigt:
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1 eine
schematische Darstellung eines teilweise gepufferten Speichermoduls,
mit entsprechenden Speicherbauelementen, und entsprechenden Daten-Zwischenspeicher-Bauelementen;
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2 eine
schematische Darstellung eines voll gepufferten Speichermoduls,
mit entsprechenden Speicherbauelementen, und entsprechenden Daten-Zwischenspeicher-Bauelementen;
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3 eine
schematische Detail-Darstellung eines bei dem Speichermodul gemäß 1 bzw. 2 verwendeten
Daten-Zwischenspeicher-Bauelements,
zur Veranschaulichung der Funktionsweise des Bauelements bei einer
ersten Alternative eines Halbleiter-Bauelement-Test-Verfahrens gemäß einem
Ausführungsbeispiel
der Erfindung; und
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4 eine
schematische Detail-Darstellung eines bei dem Speichermodul gemäß 1 bzw.
2 verwendeten Daten-Zwischenspeicher-Bauelements,
zur Veranschaulichung der Funktionsweise des Bauelements bei einer
zweiten Alternative eines Halbleiter-Bauelement-Test-Verfahrens
gemäß einem
Ausführungsbeispiel
der Erfindung.
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In 1 ist
eine schematische Darstellung eines teilweise gepufferten Speichermoduls 1a gezeigt
(hier: ein „buffered
DIMM" 1a).
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Dieses
weist eine Vielzahl von Speicherbauelementen 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a auf,
und mehrere (hier: zwei) – den
Speicherbauelementen 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a vorgeschaltete – Daten-Zwischenspeicher-Bauelemente
(„Buffer") 10a, 11a.
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Bei
den Speicherbauelementen 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a kann
es sich z.B. um Funktionsspeicher- oder Tabellenspeicher-Bauelemente
(z.B. ROMs oder RAMs) handeln, insbesondere um DRAMs.
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Wie
aus 1 hervorgeht, können die Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a auf
derselben Platine 12a angeordnet sein, wie die Buffer 10a, 11a.
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Das
Speichermodul 1a kann – insbesondere unter
Zwischenschaltung eines entsprechenden (z.B. extern vom Speichermodul 1a,
insbesondere extern von der o.g. Platine 12a angeordneten)
Memory Controllers (hier nicht gezeigt) – mit einem oder mehreren Mikro-Prozessoren
verbunden werden, insbesondere einem oder mehreren Mikro-Prozessoren
eines Server- oder Workstationrechners (oder einem beliebigen anderen
Mikro-Prozessor, z.B. eines PCs, Laptops, etc.).
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Wie
aus 1 hervorgeht, werden bei dem dort gezeigten teilweise
gepufferten Speichermodul 1a die – z.B. vom Memory Controller,
oder vom jeweiligen Prozessor ausgegebenen – Adress- und Steuer-Signale
nicht direkt an die Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a weitergeleitet.
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Stattdessen
werden die Adress-Signale – z.B. über einen
entsprechenden Adress-Bus 13a -, und die Steuer-Signale – z.B. über einen
entsprechenden Steuer-Bus 14a – zunächst den Buffern 10a, 11a zugeführt (z.B.
die Adress-Signale – über den
Adress-Bus 13a – dem
Buffer 10a, und die Steuer-Signale – über den Steuer-Bus 14a – dem Buffer 11a).
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Bei
den Steuer-Signalen kann es sich um beliebige, bei herkömmlichen
Speichermodulen verwendete Steuer-Signale handeln, z.B. um entsprechende
Lese-, und/oder Schreib-, und/oder Chip-Select- (Speicherbauelement-Auswahl-)Signale,
etc., etc.
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In
den Buffern 10a, 11a werden die entsprechenden
Signale (Adress-Signale, Steuer-Signale) – kurz – zwischengespeichert, und – auf zeitlich
koordinierte, ggf. ge- oder de-multiplexte Weise – an die Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a weitergeleitet
(z.B. über
einen entsprechenden – zentralen – Speicher-Bus 15a).
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Demgegenüber können bei
dem in 1 gezeigten teilweise gepufferten Speichermodul 1a die – z.B. vom
o.g. Memory Controller, oder vom jeweiligen Prozessor ausgegebenen – (Nutz-)Daten-Signale („data") direkt, d.h. ohne
Zwischenspeicherung durch ein entsprechendes Daten-Zwischenspeicher-Bauelement
(Buffer) an die Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a weitergeleitet
werden (z.B. über einen – direkt
mit dem o.g., zentralen Speicher-Bus 15a verbunden – (Nutz-)Daten-Bus 21a).
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Entsprechend
umgekehrt können
auch die – von
den Speicherbauelementen 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a ausgegebenen – (Nutz-)Daten-Signale („data") direkt – ohne Zwischenschaltung
eines entsprechenden Daten-Zwischenspeicher-Bauelements (Buffer) – an den
Memory Controller, bzw. den jeweiligen Prozessor weitergeleitet werden
(z.B. wiederum über
den o.g. – direkt
mit dem zentralen Speicher-Bus 15a verbunden – (Nutz-)Daten-Bus 21a).
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In 2 ist
eine schematische Darstellung eines voll gepufferten Speichermoduls 1b gezeigt (hier:
ein „buffered
DIMM" 1b).
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Dieses
weist – entsprechend
wie das teilweise gepufferte Speichermodul 1a gemäß 1 – eine Vielzahl
von Speicherbauelementen 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b auf,
und mehrere – den
Speicherbauelementen 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b vorgeschaltete – Daten-Zwischenspeicher-Bauelemente
(„Buffer") 10b, 11b, 11c.
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Wie
aus 2 hervorgeht, können die Speicherbauelemente 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b auf
derselben Platine 12b angeordnet sein, wie die Buffer 10b, 11b, 11c.
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Das
Speichermodul 1b kann (entsprechend ähnlich wie das in 1 gezeigte
Speichermodul 1a) – insbesondere
unter Zwischenschaltung eines entsprechenden (z.B. extern vom Speichermodul 1b, insbesondere
extern von der o.g. Platine 12 angeordneten) Memory Controllers
(hier nicht gezeigt) – mit einem
oder mehreren Mikro-Prozessoren verbunden werden, insbesondere einem
oder mehreren Mikro-Prozessoren eines Server- oder Workstationrechners
(oder einem beliebigen anderen Mikro-Prozessor, z.B. eines PCs,
Laptops, etc.).
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Wie
aus 1 und 2 hervorgeht, ist das in 2 gezeigte
Speichermodul 1b entsprechend ähnlich bzw. identisch aufgebaut,
und arbeitet entsprechend ähnlich
bzw. identisch, wie das in 1 gezeigte
Speichermodul 1a, außer
dass ein oder mehrere, zusätzliche
Daten-Zwischenspeicher-Bauelemente vorgesehenen sind (hier: ein
zusätzlicher Buffer 11c),
mit dem bzw. denen – entsprechend
wie bei herkömmlichen,
voll gepufferten („fully
buffered") Speichermodulen – (zusätzlich zu
den – von
den Buffern 10b, 11b gebufferten – Adress-
und Steuer-Signalen) auch die zwischen dem Memory Controller, bzw.
dem jeweiligen Prozessor, und den Speicherbauelementen 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b ausgetauschten
(Nutz-)Daten-Signale
(„data") gebuffert werden.
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In
dem Buffer 11c können
die entsprechenden, z.B. vom Memory Controller, bzw. vom jeweiligen
Prozessor stammenden, z.B. über
einen Daten-Bus 21b weitergeleiteten Daten-Signale – kurz – zwischengespeichert,
und – auf
zeitlich koordinierte, ggf. ge- oder de-multiplexte Weise – an die
Speicherbauelemente 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b weitergeleitet
werden (z.B. über
einen (dem o.g., in Bezug auf 1 erläuterten
zentralen Bus 15a entsprechenden) – zentralen – Speicher-Bus 15b).
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Entsprechend
umgekehrt können
in dem Buffer 11c auch die von den Speicherbauelemente 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b z.B.
am o.g. zentralen Speicher-Bus 15b ausgegebenen Daten-Signale – kurz – zwischengespeichert,
und – auf
zeitlich koordinierte, ggf. ge- oder de-multiplexte Weise – an den Memory
Controller, bzw. den jeweiligen Prozessor weitergeleitet werden,
z.B. über
den o.g. Daten-Bus 21b.
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3 zeigt – beispielhaft – eine schematische
Detail-Darstellung
eines bei dem Speichermodul 1a, 1b gemäß 1 bzw. 2 verwendeten
Daten-Zwischenspeicher-Bauelements bzw. Buffers 10a, 11a bzw. 10b, 11b, 11c,
zur Veranschaulichung der Funktionsweise des Bauelements bei einer
ersten Alternative eines Halbleiter-Bauelement-Test-Verfahrens gemäß einem
Ausführungsbeispiel
der Erfindung (nämlich
bei einem „Lese-Test").
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Entsprechend
zeigt 4 – ebenfalls
beispielhaft – eine
schematische Detail-Darstellung eines entsprechenden Daten-Zwischenspeicher-Bauelements
bzw. Buffers 10a, 11a bzw. 10b, 11b, 11c, zur
Veranschaulichung der Funktionsweise des Bauelements bei einer zweiten
Alternative eines Halbleiter- Bauelement-Test-Verfahrens
gemäß einem
Ausführungsbeispiel
der Erfindung (nämlich
bei einem „Schreib-Test").
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Wie
aus 3 und 4 hervorgeht, kann einem oder
mehreren der o.g. (in 1 oder 2 gezeigten)
Buffer 10a, 11a bzw. 10b, 11b, 11c (z.B. über eine
entsprechende Takt-Leitung 16) ein – externes – Referenz-Taktsignal (clk)
zugeführt
werden (oder z.B. – über zwei
verschiedene Takt-Leitungen – entsprechende,
differentielle Referenz-Taktsignale clk, clk#), z.B. von einem – extern
vom jeweiligen Speichermodul 1a, 1b bzw. extern
von der jeweiligen Platine 12a, 12b angeordneten – Takt-Geber.
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Alternativ
kann der Takt-Geber auch auf demselben Speichermodul 1a, 1b bzw.
auf derselben Platine 12a, 12b angeordnet sein,
wie die Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b bzw.
die Buffer 10a, 11a, bzw. 10b, 11b, 11c.
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Wie
in 3 und 4 veranschaulicht ist, wird
bei einem oder mehreren der in 1 gezeigten Buffer 10a, 11a bzw. 10b, 11b, 11c aus
dem – externen – Taktsignal
(clk) ein – intern
auf dem (voll bzw. teilweise gebufferten) Speichermodul 1a, 1b verwendetes – Taktsignal
CK erzeugt (oder entsprechende – intern
auf dem Speichermodul 1a, 1b verwendete – differentielle
Taktsignale CK, CK#), insbesondere ein – in Bezug auf das externe
Taktsignal (clk) – zeitlich koordiniertes,
internes Taktsignal CK (CK#).
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Wie
aus 3 und 4 hervorgeht, kann das interne
Taktsignal CK (bzw. können
die internen Taktsignale CK, CK#) von einer entsprechenden Taktsignal-Erzeugungs-Einrichtung 17 des
Buffers 10a, 11a bzw. 10b, 11b, 11c an
einer (oder mehreren) entsprechenden Leitungen 19 ausgegeben,
und an die entsprechenden Speicherbauelemente 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b weitergeleitet
werden (und zwar in einem festen, vorgegebenen, zeitlichen Bezug
zum – externen – Taktsignal
clk).
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Die
vom jeweiligen Buffer an entsprechenden Leitungen 20, 37 ausgegebenen
Signale (z.B. die vom Buffer 10a, 10b ausgegebenen,
dem zentralen Speicher-Bus 15a, 15b zugeführten Adress-Signale
(„address"), die vom Buffer 11a, 11b ausgegebenen,
dem zentralen Speicher-Bus 15a, 15b zugeführten Befehls-Signale
(„command"), und die vom Buffer 11c ausgegebenen
(Nutz-)Daten-Signale („data")) stehen in einem
festen, vorgegebenen zeitlichen Bezug zum externen Taktsignal clk,
und zum internen, vom entsprechenden Buffer 10a, 11a, 10b, 11b, 11c erzeugten
Taktsignal CK (bzw. zu den internen Taktsignalen CK, CK#).
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Die
z.B. an entsprechenden (ebenfalls mit dem zentralen Speicher-Bus
verbundenen) Leitungen 22 zwischen den Speicherbauelementen,
und einem entsprechenden Buffer (bzw. direkt dem Memory Controller/Prozessor)
ausgetauschten Data-Strobe-Signale (z.B. ein Signal DQS, und ein – hierzu
inverses – Signal
DQS#) dienen dazu, anzuzeigen, wann die vom jeweiligen Speicherbauelement,
bzw. Buffer (oder direkt vom Memory Controller/Prozessor) ausgegebenen
(Nutz-)Daten-Signale
stabil anliegen, d.h. zur zeitlichen Koordination des Schreibens
der am Speicher-Bus anliegenden (Nutz-)Daten in das – mit dem
jeweiligen Buffer (bzw. Memory Controller/Prozessor) kommunizierende – Speicherbauelement
(„Schreibvorgang"), bzw. – umgekehrt – zur zeitlichen
Koordination des Auslesens der am Speicher-Bus anliegenden (Nutz-)Daten
durch den – mit dem
Speicherbauelement kommunizierenden – Buffer (bzw. Memory Controller/Prozessor)(„Lesevorgang").
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Beispielsweise
kann – durch
das bei einem „Lesevorgang" die Signale DQS
bzw. DQS# ausgebende Speicherbauelement – mit einem entsprechenden
Flankenwechsel des Signals DQS (z.B. mit einer positiven Flanke
(oder einer negativen Flanke)) (und mit einem entsprechenden Flankenwechsel
des – inversen – Signals
DQS# (z.B. mit einer negativen Flanke (oder einer positiven Flanke)))
angezeigt werden, dass die den aus dem Speicherbauelement auszulesenden
Daten entsprechenden Daten-Signale („data") stabil sind. Demgegenüber können in
einer „Übertragungspause" zwischen zwei aufeinanderfolgenden
Daten bzw. Daten-Bursts die Signale DQS und DQS# im jeweils vorhergehenden
Zustand („logisch
hoch", oder „logisch
niedrig") verbleiben,
d.h. es treten keine Flankenwechsel auf; zu Beginn der Übertragung,
d.h. vor Beginn der Daten-Bursts
(und ggf. auch am Ende) können
sich die Signale DQS und DQS# im Tristate-Zustand befinden.
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Beispielsweise
kann – wie
in 3 dargestellt ist – eine im jeweiligen Buffer
vorgesehene, die an den o.g. Leitungen 37 anliegenden,
von dem jeweiligen Speicherbauelement ausgegebenen Daten-Signale
(„data") aufbereitende Receiver-Schaltung durch die – an den
Leitungen 22 empfangenen – DQS- und DQS#-Signale so angesteuert werden, daß die entsprechenden
Daten-Signale durch die Receiver-Schaltung 40 zu den richtigen
Zeiten – insbesondere
dann, wenn die entsprechenden Signale stabil sind – abgetastet,
und weitergeleitet werden.
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Wie
aus 3 ersichtlich ist, ist – beim vorliegenden Ausführungsbeispiel – zwischen
die o.g. Leitungen 22 (an denen die Signale DQS bzw. DQS# empfangen
werden), und der Receiver-Schaltung 40 eine Signal-Anpass-Einrichtung 38 geschaltet.
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Diese
ist, wie im folgenden noch genauer erläutert wird – im Normalbetrieb des Speichermoduls 1a, 1b – deaktiviert,
und leitet dann die an den Leitungen 22 anliegenden Signale
DQS bzw. DQS# ohne Änderung
bzw. Anpassung, insbesondere ohne Verzögerung an die Receiver-Schaltung 40 weiter.
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Demgegenüber kann
die Signal-Anpass-Einrichtung 38 – wie im folgenden noch genauer
erläutert
wird – im
Testbetrieb des Speichermoduls 1a, 1b entsprechend
aktiviert werden, was zur Folge hat, dass die an den Leitungen 22 anliegenden
Signale DQS bzw. DQS# dann entsprechend angepasst, insbesondere
zeitlich (positiv oder negativ) verzögert an die Receiver-Schaltung 40 weitergeleitet
werden.
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Auf
entsprechend ähnliche
Weise wie beim „Lesevorgang" kann bei einem „Schreibvorgang" durch den die Signale
DQS bzw. DQS# (z.B. an den o.g. Leitungen 22) ausgebenden
Buffer angezeigt werden, dass die den in das Speicherbauelement
zu schreibenden Daten entsprechenden – z.B. an den o.g. Leitungen 37 ausgegebenen – Daten-Signale („data") (schon) stabil
sind, oder (noch) nicht stabil sind.
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Beispielsweise
kann mit einer positiven oder negativen Flanke des Signals DQS (und
einer negativen oder positiven Flanke des – inversen – Signals DQS#) angezeigt werden,
dass die Daten-Signale („data") (schon) stabil
sind. Demgegenüber
können in
einer „Übertragungspause" zwischen zwei aufeinanderfolgenden
Daten bzw. Daten-Bursts die Signale DQS und DQS# im jeweils vorhergehenden
Zustand („logisch
hoch", oder „logisch
niedrig") verbleiben, d.h.
es treten keine Flankenwechsel auf; zu Beginn der Übertragung,
d.h. vor Beginn (und ggf. auch am Ende) der Daten-Bursts können sich
die Signale DQS und DQS# im Tristate-Zustand befinden.
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Wie
aus 4 ersichtlich ist, weist – beim vorliegenden Ausführungsbeispiel – der jeweilige Buffer
eine (weitere) Signal-Anpass-Einrichtung 48 auf, die vor
die o.g. Leitungen 22 (an denen vom jeweiligen Buffer die
Signale DQS bzw. DQS# ausgegeben werden) geschaltet ist.
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Diese
(weitere) Signal-Anpass-Einrichtung 48 ist, wie im folgenden
noch genauer erläutert
wird – im
Normalbetrieb des Speichermoduls 1a, 1b – deaktiviert,
so dass die entsprechenden DQS- bzw. DQS#- Signale dann ohne Änderung
bzw. Anpassung, insbesondere ohne Verzögerung an das jeweilige Speicherbauelement
weitergeleitet werden.
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Demgegenüber kann
die (weitere) Signal-Anpass-Einrichtung 48 – wie im
folgenden noch genauer erläutert
wird – im
Testbetrieb des Speichermoduls 1a, 1b entsprechend
aktiviert werden, was zur Folge hat, dass die entsprechenden, vom
jeweiligen Buffer bereitgestellten Signale DQS bzw. DQS# dann entsprechend
angepasst, insbesondere zeitlich (positiv oder negativ) verzögert an
den Leitungen 22 ausgegeben werden.
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Die
Funktion der – in 3 gezeigten – Signal-Anpass-Einrichtung 38,
und der – in 4 gezeigten – Signal-Anpass-Einrichtung 48 kann – alternativ – auch von
einer einzelnen Signal-Anpass-Einrichtung erfüllt werden.
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Entsprechend
wie die o.g. Adress-, Steuer- und (Nutz-)Daten-Signale stehen auch die Data-Strobe-Signale
(DQS, DQS#) – im
Normalbetrieb des Speichermoduls 1a, 1b, nicht
aber im weiter unten noch genauer erläuterten Testbetrieb des jeweiligen Speichermoduls 1a, 1b – in einem
festen, vorgegebenen zeitlichen Bezug zum externen Taktsignal clk, und
zum vom entsprechenden Buffer 10a, 11a, 10b, 11b, 11c erzeugten,
internen Taktsignal CK, und den o.g. Adress-, Steuer- und (Nutz-)Daten-Signalen.
-
Soll – mittels
eines im folgenden genauer erläuterten
Halbleiter-Bauelement-Test-Verfahrens – die Funktionsfähigkeit
der in 1 und 2 gezeigten Speichermodule 1a, 1b getestet
werden, kann – wie
in 1 und 2 gestrichelt dargestellt ist – ein entsprechendes,
externes Testgerät 31a, 31b an
die Speichermodule angeschlossen werden (welches – z.B. über die
o.g. Adress-, Steuer- und Daten-Busse 13a, 13b, 14a, 14b, 21a, 21b – anstelle
des o.g. Memory Controllers bzw. Prozessors entsprechende Adress-,
Steuer- und Daten-Signale mit den Buffern 10a, 10b, 11a, 11b, 11c bzw.
Speicherbauelementen 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b austauschen
kann, und – anstelle
des o.g. Takt-Gebers – dem
Speichermodul 1a, 1b das oder die externen Taktsignale
(clk (bzw. clk#) zur Verfügung
stellen kann, etc.).
-
Die
Funktion der o.g. – externen – Testgeräte 31a, 31b kann
alternativ auch von einem – auf
dem jeweiligen Speichermodul selbst vorgesehenen – Bauteil übernommen
werden (z.B. einem entsprechend ausgestalteten und eingerichteten
Buffer), d.h., statt eines extern gesteuerten Test-Verfahrens kann
auch ein intern durch das Speichermodul selbst gesteuertes Test-Verfahren durchgeführt werden (sog. „embedded" Test).
-
Im
folgenden wird – beispielhaft – anhand von 3 eine
erste Alternative eines durch die externen Testgeräte 31a, 31b (oder
intern) gesteuerten Halbleiter-Bauelement-Test-Verfahrens gemäß einem Ausführungsbeispiel
der Erfindung näher
erläutert
(nämlich
ein „Lese-Test"):
In einem
ersten Schritt kann – durch
Anlegen entsprechender Signale, z.B. entsprechender Daten-Muster
(insbesondere durch die Testgeräte 31a, 31b) – das entsprechende
Speichermodul 1a, 1b (insbesondere die entsprechenden
Buffer) vom o.g. Normalbetrieb in einen Testbetrieb (Testmode) umgeschaltet
werden.
-
Als
nächstes
können – z.B. wiederum
gesteuert durch die o.g. Testgeräte 31a, 31b – durch Anlegen
entsprechender Adress- und
Steuer-Signale am o.g. Adress- und Steuer-Bus 13a, 13b, 14a, 14b, und
durch Anlegen entsprechender – z.B.
von den Testgeräten 31a, 31b ausgegebener – (Test-)Daten am
o.g. Daten-Bus 21a, 21b (entsprechend ähnlich wie
im Normalbetrieb) die entsprechenden Test-Daten in den Speicherbauelementen 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b abgespeichert
werden.
-
Daraufhin
kann (wiederum z.B. durch Anlegen entsprechender Signale, insbesondere
entsprechender Daten-Muster durch die Testgeräte 31a, 31b)
die in 3 gezeigte – wie
oben erläutert
im Normalbetrieb der Buffer entsprechend deaktivierte – Signal-Anpass-Einrichtung 38 aktiviert
werden.
-
Als
Signal-Anpass-Einrichtung 38 kann z.B. eine DLL-Schaltung
verwendet werden (DLL = Delay Locked Loop), mit der (im aktivierten
Zustand) das vom jeweiligen Buffer 10a, 11a bzw. 10b, 11b, 11c empfangene
DQS- bzw. DQS#-Signal mit einer – variabel einstellbaren – positiven
oder negativen Verzögerungszeit τ beaufschlagt
werden kann (die z.B. einen bestimmten Bruchteil der Zeitdauer der
logisch hohen (oder logisch niedrigen) Phase der Signale DQS (bzw.
DQS#) betragen kann) .
-
Daraufhin
können – z.B. wiederum
gesteuert durch die o.g. Testgeräte 31a, 31b,
und wiederum durch Anlegen entsprechender Adress- und Steuer-Signale
am o.g. Adress- und Steuer-Bus 13a, 13b, 14a, 14b – die zuvor
in die Speicherbauelemente eingegebenen Test-Daten wieder aus den
Speicherbauelementen ausgelesen werden, und z.B. an die o.g. Testgeräte 31a, 31b weitergeleitet
werden (allerdings – aufgrund
der zeitlich gegenüber
dem Normalbetrieb, insbesondere den Daten-Signalen („data"), etc. absichtlich
um die o.g. Verzögerungszeit τ nach vorn oder
hinten verschobenen DQS- bzw. DQS#-Signale – mit gegenüber dem Normalbetrieb kritischerem
Timing).
-
Als
nächstes
können – z.B. wiederum
gesteuert durch die o.g. Testgeräte 31a, 31b – die ausgelesenen
Test-Daten mit den – zuvor – in den Speicherbauelementen
abgespeicherten Test-Daten verglichen
werden.
-
Stimmen
die abgespeicherten mit den ausgelesenen Test-Daten überein,
gilt der Funktionstest – für eine bestimmte,
beim Auslesen der Test-Daten verwendete Verzögerungszeit τ – als „bestanden"; ansonsten als „nicht
bestanden".
-
Vorteilhaft
werden das o.g. Abspeichern, und Auslesen von Test-Daten mehrfach
hintereinander durchgeführt
(d.h. die o.g. Testschritte werden mehrfach hintereinander durchlaufen),
wobei beim Auslesen das vom jeweiligen Buffer empfangene Signal DQS
bzw. DQS# jeweils unterschiedlich stark (in positiver oder negativer
Richtung) verzögert
wird.
-
Beispielsweise
kann – bei
einem ersten Testdurchlauf – (z.B.
gesteuert durch die Testgeräte 31a, 31b)
die Signal-Anpass-Einrichtung 38,
insbesondere DLL-Schaltung so eingestellt werden, dass diese die
von den Buffern 10a, 11a bzw. 10b, 11b, 11c an den
Leitungen 22 empfangenen DQS- bzw. DQS#-Signale mit einer ersten, relativ geringen,
positiven Verzögerungszeit
+τ1 beaufschlagt.
-
Bei
einem zweiten Testdurchlauf kann (z.B. gesteuert durch die Testgeräte 31a, 31b)
die Taktsignal-Anpass-Einrichtung 38, insbesondere DLL-Schaltung
dann so eingestellt werden, dass diese die von den Buffern 10a, 11a bzw. 10b, 11b, 11c an
den Leitungen 22 empfangenen DQS- bzw. DQS#-Signale mit
einer zweiten, positiven Verzögerungszeit
+τ2 beaufschlagt,
die etwas größer ist,
als die beim ersten Testdurchlauf verwendete Verzögerungszeit
+τ1; bei
einem dritten Testdurchlauf kann dann eine – gegenüber der zweiten, positiven
Verzögerungszeit
+τ2 weiter
erhöhte – dritte,
positive Verzögerungszeit
+τ3 verwendet
werden, etc., etc., bis ein – oder
mehrere, aufeinanderfolgende – Tests
(mit einer dem jeweiligen Test jeweils zugeordneten Verzögerungszeit τcritical,+)
gemäß den Ausführungen oben
als „nicht
bestanden" gilt
(die diesem Test zugeordnete Verzögerungszeit τcritical,+ kann
als „oberes" Toleranzmaß gesehen
werden, bzw. stellt ein oberes Toleranzmaß, insbesondere ein oberes
Data-Strobe-Lese-Toleranzmaß für das jeweils
getestete Speichermodul 1a, 1b dar).
-
Entsprechend ähnlich kann – bei einem
weiteren Testdurchlauf – die
Signal-Anpass-Einrichtung 38, insbesondere DLL-Schaltung so eingestellt
werden, dass diese das DQS- bzw. DQS#-Signal mit einer weiteren,
diesmal negativen, relativ geringen Verzögerungszeit –τ1 beaufschlagt,
und – bei
einem darauffolgenden Testlauf – mit
einer negativen Verzögerungszeit –τ2, die (betragsmäßig) etwas
größer ist, als
die beim weiteren Testdurchlauf verwendete Verzögerungszeit –τ1, etc.,
etc., bis ein – oder
mehrere, aufeinanderfolgende – Tests
(mit einer dem jeweiligen Test jeweils zugeordneten Verzögerungszeit τcritical,–)
gemäß den Ausführungen
oben als „nicht
bestanden" gilt
(die diesem Test zugeordnete Verzögerungszeit tcritical,– kann
als „unteres" Toleranzmaß gesehen
werden, bzw. stellt ein unteres Toleranzmaß, insbesondere ein unteres
Data-Strobe-Lese-Toleranzmaß für das jeweils
getestete Speichermodul 1a, 1b dar).
-
Im
folgenden wird – beispielhaft – anhand von 4 eine
zweite Alternative eines durch die externen Testgeräte 31a, 31b (oder
intern) gesteuerten Halbleiter-Bauelement-Test-Verfahrens gemäß einem Ausführungsbeispiel
der Erfindung näher
erläutert
(nämlich
ein „Schreib-Test"):
In einem
ersten Schritt kann – durch
Anlegen entsprechender Signale, z.B. entsprechender Daten-Muster
(insbesondere durch die Testgeräte 31a, 31b) – das entsprechende
Speichermodul 1a, 1b (insbesondere die entsprechenden
Buffer) vom o.g. Normalbetrieb in einen Testbetrieb (Testmode) umgeschaltet
werden.
-
Daraufhin
kann – in
einem zweiten Schritt – (wiederum
z.B. durch Anlegen entsprechender Signale, insbesondere entsprechender
Daten-Muster durch die Testgeräte 31a, 31b)
die in 4 gezeigte – wie
oben erläutert
im Normalbetrieb der Buffer entsprechend deaktivierte – Signal-Anpass-Einrichtung 48 aktiviert
werden.
-
Als
Taktsignal-Anpass-Einrichtung 48 kann – wiederum – z.B. eine DLL-Schaltung verwendet
werden (DLL = Delay Locked Loop), mit der (im aktivierten Zustand)
das vom jeweiligen Buffer 10a, 11a bzw. 10b, 11b, 11c ausgegebene
DQS- bzw. DQS#-Signal mit einer – variabel einstellbaren – positiven
oder negativen Verzögerungszeit τ beaufschlagt
werden kann (die z.B. einen bestimmten Bruchteil der Zeitdauer der
logisch hohen (oder logisch niedrigen) Phase des DQS- bzw. DQS#-Signals
betragen kann).
-
Als
nächstes
können – z.B. wiederum
gesteuert durch die o.g. Testgeräte 31a, 31b – durch Anlegen
entsprechender Adress- und
Steuer-Signale am o.g. Adress- und Steuer-Bus 13a, 13b, 14a, 14b, und
durch Anlegen entsprechender – z.B.
von den Testgeräten 31a, 31b ausgegebener – (Test-)Daten am
o.g. Daten-Bus 21a, 21b (entsprechend ähnlich wie
im Normalbetrieb) die entsprechenden Test-Daten in den Speicherbauelementen 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b abgespeichert
werden (allerdings – aufgrund
der zeitlich gegenüber
dem Normalbetrieb, insbesondere den Daten-Signalen („data"), etc. absichtlich
um die o.g. Verzögerungszeit τ nach vorn
oder hinten verschobenen DQS- bzw. DQS#-Signale – mit gegenüber dem Normalbetrieb kritischerem
Timing).
-
Daraufhin
können – z.B. wiederum
gesteuert durch die o.g. Testgeräte 31a, 31b,
und wiederum durch Anlegen entsprechender Adress- und Steuer-Signale
am o.g. Adress- und Steuer-Bus 13a, 13b, 14a, 14b – die zuvor
in die Speicherbauelemente eingegebenen Test-Daten wieder aus den
Speicherbauelementen ausgelesen werden, und z.B. an die o.g. Testgeräte 31a, 31b weitergeleitet
werden.
-
Vorteilhaft
kann zuvor (wiederum z.B, durch Anlegen entsprechender Signale,
insbesondere entsprechender Daten-Muster durch die Testgeräte 31a, 31b)
die o.g., in 4 gezeigte Signal-Anpass-Einrichtung 48 (bzw.
die in 3 gezeigte Signal-Anpass-Einrichtung 38)
(wieder) deaktiviert werden (sodaß beim Auslesen der Test-Daten
aus den Speicherbauelementen die DQS- und DQS#-Signale in dem für den Normalbetrieb
vorgesehenen zeitlichen Bezug zu den übrigen Signalen, insbesondere den
Daten-Signalen („data") stehen).
-
Als
nächstes
können – z.B. wiederum
gesteuert durch die o.g. Testgeräte 31a, 31b – die zunächst in
den Speicherbauelementen abgespeicherten Test-Daten mit den ausgelesenen
Test-Daten verglichen werden.
-
Stimmen
die abgespeicherten mit den ausgelesenen Test-Daten überein,
gilt der Funktionstest – für eine bestimmte,
beim Abspeichern der Test-Daten verwendete Verzögerungszeit τ – als „bestanden"; ansonsten als „nicht
bestanden".
-
Vorteilhaft
werden das o.g. Abspeichern, und Auslesen von Test-Daten mehrfach
hintereinander durchgeführt
(d.h. die o.g. Testschritte werden mehrfach hintereinander durchlaufen),
wobei beim Abspeichern die jeweils vom jeweiligen Buffer ausgegebenen
DQS- bzw. DQS#-Signale jeweils unterschiedlich stark (in positiver
oder negativer Richtung) verzögert
sind.
-
Beispielsweise
kann – bei
einem ersten Testdurchlauf – (z.B.
gesteuert durch die Testgeräte 31a, 31b)
die in 4 gezeigte Signal-Anpass-Einrichtung 48,
insbesondere DLL-Schaltung
so eingestellt werden, dass diese die vom jeweiligen Buffer 10a, 11a bzw. 10b, 11b, 11c ausgegebenen
DQS- bzw. DQS#-Signale mit einer ersten, relativ geringen, positiven
Verzögerungszeit
+τ1 beaufschlagt.
-
Bei
einem zweiten Testdurchlauf kann (z.B. gesteuert durch die Testgeräte 31a, 31b)
die in 4 gezeigte Signal-Anpass-Einrichtung 48, insbesondere
DLL-Schaltung dann so eingestellt werden, dass diese die DQS- bzw.
DQS#-Signale mit einer zweiten, positiven Verzögerungszeit +τ2 beaufschlagt,
die etwas größer ist,
als die beim ersten Testdurchlauf verwendete Verzögerungszeit
+τ1; bei
einem dritten Testdurchlauf kann dann eine – gegenüber der zweiten, positiven
Verzögerungszeit
+τ2 weiter
erhöhte – dritte,
positive Verzögerungszeit
+τ3 verwendet
werden, etc., etc., bis ein – oder
mehrere, aufeinanderfolgende – Tests
(mit einer dem jeweiligen Test jeweils zugeordneten Verzögerungszeit τcritical,+)
gemäß den Ausführungen
oben als „nicht
bestanden" gilt
(die diesem Test zugeordnete Verzögerungszeit τcritical,+ kann
als „oberes" Toleranzmaß gesehen
werden, bzw. stellt ein oberes Toleranzmaß, insbesondere ein oberes
Data-Strobe-Schreib-Toleranzmaß für das jeweils
getestete Speichermodul 1a, 1b dar).
-
Entsprechend ähnlich kann – bei einem
weiteren Testdurchlauf – die
Signal-Anpass-Einrichtung 48, insbesondere DLL-Schaltung so eingestellt
werden, dass diese die DQS- bzw. DQS#-Signale mit einer weiteren,
diesmal negativen, relativ geringen Verzögerungszeit –τ1 beaufschlagt,
und – bei
einem darauffolgenden Testlauf – mit
einer negativen Verzögerungszeit –τ2, die (betragsmäßig) etwas
größer ist, als
die beim weiteren Testdurchlauf verwendete Verzögerungszeit –τ1, etc.,
etc., bis ein – oder
mehrere, aufeinanderfolgende – Tests
(mit einer dem jeweiligen Test jeweils zugeordneten Verzögerungszeit τcritical,–)
gemäß den Ausführungen
oben als „nicht
bestanden" gilt
(die diesem Test zugeordnete Verzögerungszeit τcritical,– kann
als „unteres" Toleranzmaß gesehen
werden, bzw. stellt ein unteres Toleranzmaß, insbesondere ein unteres
Data-Strobe-Schreib-Toleranzmaß für das jeweils
getestete Speichermodul 1a, 1b dar) .
-
Vorteilhaft
können
für eine
Vielzahl von – entsprechend ähnlich oder
identisch wie die in 1 und 2 gezeigten
Speichermodule 1a, 1b aufgebauten – Speichermodulen
(z.B. für
eine Vielzahl von seriengefertigten Speichermodulen ein- und derselben
Serie) die o.g., anhand von 3 und 4 erläuterten
Testverfahren durchgeführt
werden (d.h., es kann ein entsprechender Serientest vorgenommen werden).
-
Bevorzugt
können – noch während des
Serientests – die
für die
jeweiligen Speichermodule gemessenen Toleranz-Parameter τcritical,– bzw. τcritical,+ einer
entsprechenden Beurteilung unterzogen werden.
-
Auf
diese Weise kann ein entsprechender Parameter-Drift frühzeitig
erkannt werden, woraufhin – frühzeitig – entsprechende
Gegenmaßnahmen
ergriffen werden können
(z.B. in Form eines Anpassens bzw. Modifizierens der bei der Herstellung
der Bauelemente/Module verwendeten Prozess-Parameter).
-
- 1a
- Speichermodul
- 1b
- Speichermodul
- 2a
- Speicherbauelement
- 2b
- Speicherbauelement
- 3a
- Speicherbauelement
- 3b
- Speicherbauelement
- 4a
- Speicherbauelement
- 4b
- Speicherbauelement
- 5a
- Speicherbauelement
- 5b
- Speicherbauelement
- 6a
- Speicherbauelement
- 6b
- Speicherbauelement
- 7a
- Speicherbauelement
- 7b
- Speicherbauelement
- 8a
- Speicherbauelement
- 8b
- Speicherbauelement
- 9a
- Speicherbauelement
- 9b
- Speicherbauelement
- 10a
- Buffer
- 10b
- Buffer
- 11a
- Buffer
- 11b
- Buffer
- 11c
- Buffer
- 12a
- Platine
- 12b
- Platine
- 13a
- Adress-Bus
- 13b
- Adress-Bus
- 14a
- Steuer-Bus
- 14b
- Steuer-Bus
- 15a
- Speicher-Bus
- 15b
- Speicher-Bus
- 16
- Takt-Leitung
- 17
- Taktsignal-Erzeugungs-Einrichtung
- 19
- Takt-Leitung
- 20
- Leitungen
- 21a
- Daten-Bus
- 21b
- Daten-Bus
- 22
- Leitungen
- 31a
- Testgerät
- 31b
- Testgerät
- 37
- Leitungen
- 38
- Signal-Anpass-Einrichtung
- 40
- Receiver-Schaltung
- 48
- Signal-Anpass-Einrichtung