DE10220138A1 - Speicheranordnung mit einer Vielzahl von Speicherbauelementen auf einem Trägersubstrat und Verfahren zur Kalibrierung einer Speicheranordnung - Google Patents

Speicheranordnung mit einer Vielzahl von Speicherbauelementen auf einem Trägersubstrat und Verfahren zur Kalibrierung einer Speicheranordnung

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Abstract

Eine modulartige Speicheranordnung umfasst ein Trägersubstrat (6) mit einem Anschluß zur Zuführung eines Systemtaktsignals (CLK) und eine Vielzahl von taktgesteuerten integrierten Speicherbauelementen (11 bis 18), die auf dem Trägersubstrat (6) angeordnet sind. Eine Synchronisationseinrichtung (7) ist eingangsseitig mit dem Anschluß für das Systemtaktsignal (CLK) gekoppelt und weist ausgangsseitig einen Anschluß für ein synchronisiertes Taktsignal (Q) auf, der mit jedem der Speicherbauelemente verbunden ist. Durch eine Phasenschiebereinrichtung (2, 3, 4) wird eine Phasenbeziehung zwischen dem Systemtaktsignal (CLK) und dem synchronisierten Taktsignal (Q) in Abhängigkeit von einem Steuersignal (S, S1, S2) eingestellt. Es ist eine extern programmierbare Speichereinrichtung (8) vorgesehen, die mit der Phasenschiebereinrichtung gekoppelt ist, um das Steuersignal einzustellen. Mit der Erfindung ist es möglich, herstellungsbedingte Schwankungen von Timing-Parametern der einzelnen Speicherbauelemente für ein Modul individuell auszugleichen, so daß insgesamt eine optimale Funktionalität gewährleistet ist.

Description

  • Die vorliegende Erfindung betrifft eine Speicheranordnung umfassend ein Trägersubstrat mit einem Anschluß zur Zuführung eines Systemtaktsignals und eine Vielzahl von taktgesteuerten integrierten Speicherbauelementen, die auf dem Trägersubstrat angeordnet sind, sowie ein Verfahren zur Kalibrierung einer derartigen Speicheranordnung.
  • Zur Anwendung beispielsweise in Computersystemen ist es bekannt, eine Vielzahl von Speicherbauelementen etwa in Form von sogenannten DRAMs (Dynamic Random Access Memory) auf einem gemeinsamen Trägersubstrat anzuordnen. Derartige Speicheranordnungen sind insbesondere als sogenannte DIMM (Registered bzw. Buffered Dual Inline Memory Module) bekannt. Diese sind typischerweise mit 16 oder 18 Speicherbausteinen bestückt, die bei Ausführung als sogenannte SDRAMs oder DDR DRAMs taktgesteuert sind.
  • Integrierte Speicher insbesondere in Form von SDRAMs und DDR DRAMs weisen vergleichsweise hohe Schalt- und Zugriffsgeschwindigkeiten auf. Dies betrifft vor allem den letztgenannten Speichertyp, der in sogenannter Double-Data-Rate- Architektur konzipiert ist. Derartige integrierte Speicher weisen im allgemeinen neben einem Taktsignal, das üblicherweise von extern zugeführt ist, ein Datenreferenzsignal bzw. Datentaktsignal ("data-strobe") auf, das zum Auslesen von Daten des integrierten Speichers an einem externen Anschluß des Speichers anliegt. Dieses Datentaktsignal wird während eines Lesezugriffs zusammen mit auszugebenden Datensignalen vom integrierten Speicher nach extern übertragen und dient als Referenzsignal der auszulesenden Daten.
  • In einem Betrieb des Speichers ist beispielsweise ein Controller an den Anschluß zur Ausgabe eines Datensignals und an den Anschluß zur Ausgabe des Datentaktsignals angeschlossen. Ein Lesezugriff des Controllers auf den Speicher wird dabei durch das Datentaktsignal gesteuert. Insbesondere wird durch das Datentaktsignal dem Controller angezeigt, zu welchem Zeitpunkt auszulesende Daten an einem Datenanschluß anliegen. Dazu ist im allgemeinen ein sogenannter Timing-Parameter spezifiziert, der die maximale zulässige zeitliche Abweichung zwischen dem vom Speicher generierten Datentaktsignal und den anliegenden Ausgangsdaten darstellt. Dieser Timing-Parameter entspricht der Setzzeit eines auszugebenden Datensignals in Bezug auf das Datentaktsignal. Ein weiterer, für eine Leseoperation kritischer Timing-Parameter entspricht der Haltezeit eines auszugebenden Datensignals in Bezug auf das Datentaktsignal.
  • Insbesondere die genannten Timing-Parameter verschiedener gleichartig aufgebauter Speicherbauelemente unterliegen Schwankungen, die durch Schwankungen im Herstellungsprozeß bedingt sind. Für das jeweilige Speicherbauelement ergibt sich aus der jeweiligen Setzzeit und Haltezeit eines auszugebenden Datensignals ein zwischenliegendes zeitliches Datenfenster für das entsprechende Speicherbauelement. Für den Fall der Anordnung einer Vielzahl von Speicherbauelementen auf einem gemeinsamen Trägersubstrat ist es möglich, daß ein an das so gebildete Modul angeschlossener Controller parallel auf alle Speicherbauelemente des Moduls zugreift. Es ist mithin notwendig, daß das Modul bzw. die darauf angeordneten Speicherbauelemente ein gemeinsames Datenfenster aufweisen, innerhalb dessen der Controller die Daten aus dem Modul auslesen kann. Aufgrund der oben erwähnten prozeßbedingten Schwankungen der genannten Timing-Parameter tritt jedoch das Problem auf, daß sich die einzelnen Datenfenster der Speicherbauelemente meist lediglich überlappen und nicht zu einem gemeinsamen Datenfenster vollständig decken. Damit wird bei vergleichsweise hohen Betriebsfrequenzen das gemeinsame Datenfenster aller auf dem Modul angeordneter Speicherbauelemente entsprechend klein. Dies kann insgesamt zu einem Ausbeuteverlust führen.
  • Bisher wurde das Problem dadurch gelöst, daß eine sogenannte PLL-Schaltung (Phase-Locked-Loop) auf einem DIMM vorgesehen wird, die eine Rückkopplungsschleife aufweist und der das Systemtaktsignal über einen externen Anschluß des DIMMs zugeführt wird. Die PLL-Schaltung erzeugt an ihrem Ausgang ein entsprechendes phasenverschobenes Taktsignal, das zur Steuerung der Speicherbauelemente des DIMMs dient. Eine übliche PLL-Schaltung weist eine herausgeführte Rückkopplungsschleife auf, in die ein Kondensator geschaltet ist. Mit Hilfe des Kondensators wird die gewünschte Phasenverschiebung der PLL- Schaltung eingestellt. Die PLL-Schaltung wird derart ausgeführt, daß das jeweilige Datenfenster für alle Speicherbauelemente auf dem DIMM in Bezug auf das Systemtaktsignal möglichst zentriert ist, wodurch die DIMM-Funktionalität über prozeßbedingte Parameterschwankungen der Speicherbauelemente gewährleistet werden kann. Der Kondensator wird dabei für alle DIMM eines Designs fest vorgegeben und entsprechend auf jedem einzelnen DIMM implementiert.
  • Die Aufgabe der vorliegenden Erfindung ist es, eine Speicheranordnung der eingangs genannten Art anzugeben, mit der die Funktionalität der Speicheranordnung weiter optimiert werden kann.
  • Weiterhin ist es Aufgabe der vorliegenden Erfindung, ein zugehöriges Verfahren zur Kalibrierung einer derartigen Speicheranordnung bereitzustellen.
  • Die Aufgabe betreffend die Speicheranordnung wird gelöst durch eine Speicheranordnung gemäß Patentanspruch 1. Die Aufgabe betreffend das Verfahren wird gelöst durch ein Verfahren zur Kalibrierung einer erfindungsgemäßen Speicheranordnung gemäß Patentanspruch 8.
  • Gemäß der Erfindung ist bei einer Speicheranordnung der eingangs genannten Art weiterhin eine Synchronisationseinrichtung vorgesehen, die eingangsseitig mit dem Anschluß für das Systemtaktsignal gekoppelt ist und die ausgangsseitig einen Anschluß für ein synchronisiertes Taktsignal aufweist, der mit jedem der Speicherbauelemente verbunden ist. Ein Bestandteil der Synchronisationseinrichtung ist eine Phasenschiebereinrichtung, durch die eine Phasenbeziehung zwischen dem eingangsseitig zugeführten Systemtaktsignal und dem ausgangsseitig bereitgestellten synchronisierten Taktsignal in Abhängigkeit von einem Steuersignal eingestellt wird. Es ist eine von extern programmierbare Speichereinrichtung vorgesehen, die mit der Phasenschiebereinrichtung gekoppelt ist, um das Steuersignal einzustellen.
  • Zur Kalibrierung der Speicheranordnung wird das Systemtaktsignal an den Anschluß des Trägersubstrates zugeführt. Es wird jeweils eine Setzzeit und Haltezeit eines auszugebenden Datensignals in Bezug auf das Systemtaktsignal oder ein daraus abgeleitetes Signal für jedes der Speicherbauelemente der Speicheranordnung gemessen. Insbesondere bei Ausführung der Speicherbauelemente als SDRAM wird die Setzzeit und Haltezeit eines auszugebenden Datensignals in Bezug auf das Systemtaktsignal gemessen, bei Ausführung der Speicherbauelemente als DDR DRAM wird die Setzzeit und Haltezeit eines auszugebenden Datensignals in Bezug auf ein daraus abgeleitetes Signal, dem eingangs erwähnten Datentaktsignal, gemessen. Nachfolgend wird ein Mittelwert aus den gemessenen Setzzeiten und ein Mittelwert aus den gemessenen Haltezeiten der einzelnen Speicherbauelemente gebildet. Die Speichereinrichtung wird in Abhängigkeit von den gebildeten Mittelwerten programmiert.
  • Erfindungsgemäß kann mit Hilfe der von extern programmierbaren Speichereinrichtung die Phasenschiebereinrichtung, insbesondere in Form einer PLL-Schaltung, derart eingestellt werden, daß die Funktionalität der Speicheranordnung insgesamt optimiert wird. Mit der Erfindung ist es insbesondere ermöglicht, herstellungsbedingte Schwankungen von Timing- Parametern der einzelnen Speicherbauelemente für jedes Modul individuell auszugleichen, so daß insgesamt eine optimale Funktionalität jedes Moduls gewährleistet ist. Weiterhin können herstellungsbedingte Variationen der PLL-Schaltung selbst, des Trägersubstrates, insbesondere in Form eines sogenannten PCB (Printed Circuit Board), und herstellungsbedingte Variationen von passiven Komponenten optimal ausgeglichen werden.
  • In einer bevorzugten Ausführungsform enthält die Synchronisationseinrichtung einen Phasenregelkreis, der eine Rückkopplungsschleife aufweist, die mit dem Anschluß zum Abgriff des synchronisierten Taktsignals verbunden ist. Weiterhin ist ein Verzögerungsglied mit durch das Steuersignal steuerbarer Verzögerungszeit in die Rückkopplungsschleife geschaltet.
  • In einer anderen vorteilhaften Ausführungsform ist ein Verzögerungsglied mit durch das Steuersignal steuerbarer Verzögerungszeit an einen Ausgang der Phasenschiebereinrichtung geschaltet, wobei das synchronisierte Taktsignal an einem Ausgang des Verzögerungsgliedes abgreifbar ist.
  • In einer Weiterbildung der Erfindung umfaßt die Speichereinrichtung mindestens ein programmierbares Element mit einem elektrischen Leiterbahnwiderstand, der durch externe Programmierung dauerhaft veränderbar ist. Mit Hilfe des programmierbaren Elementes wird in Abhängigkeit seines Programmierzustandes ein logischer Pegel des Steuersignals bereitgestellt. Das programmierbare Element ist vorteilhaft als Laser-Fuse oder elektrisch programmierbare Fuse ausgeführt.
  • In einer anderen Ausführungsform der Erfindung umfaßt die Speichereinrichtung mindestens eine elektrisch programmierbare und löschbare Speicherzelle, mit der in Abhängigkeit ihres Programmierzustandes ein logischer Pegel des Steuersignals bereitgestellt wird. Eine derartige Speicherzelle ist beispielsweise in einem EEPROM enthalten.
  • Weitere vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
  • Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren näher erläutert. Es zeigen
  • Fig. 1 eine Ausführungsform einer erfindungsgemäßen Speicheranordnung,
  • Fig. 2 ein Signaldiagramm zur Funktionalität eines DDR DRAMs,
  • Fig. 3 ein Signaldiagramm zur Funktionalität eines Moduls mit mehreren aufgebrachten DDR DRAMs,
  • Fig. 4 eine Ausführungsform einer PLL-Schaltung gemäß der Erfindung.
  • In Fig. 1 ist eine Ausführungsform einer Speicheranordnung gemäß der Erfindung gezeigt. Auf einem Trägersubstrat 6 ist eine Vielzahl von taktgesteuerten integrierten Speicherbauelementen 11 bis 18 angeordnet. Die Speicherbauelemente sind in diesem Ausführungsbeispiel als DDR DRAMs ausgeführt. Die Speicheranordnung 1 in Form eines DIMMs umfaßt weiterhin eine Synchronisationseinrichtung 7, die eingangsseitig mit einem Anschluß für ein Systemtaktsignal CLK gekoppelt ist und die ausgangsseitig einen Anschluß für ein synchronisiertes Taktsignal Q aufweist, der mit jedem der DRAMs 11 bis 18 verbunden ist. Eine Phasenschiebereinrichtung dient dazu, eine Phasenbeziehung zwischen dem eingangsseitig zugeführten Systemtaktsignal CLK und dem ausgangsseitig bereitgestellten synchronisierten Taktsignal Q in Abhängigkeit von einem Steuersignal S einzustellen. Zur Einstellung des Steuersignals S ist eine von extern programmierbare Speichereinrichtung 8vorgesehen, die mit der Phasenschiebereinrichtung gekoppelt ist.
  • In Fig. 1 sind verschiedene Möglichkeiten zur Einstellung der Phasenbeziehung zwischen dem Systemtaktsignal CLK und dem synchronisierten Taktsignal Q dargestellt. In einer ersten Variante wird das Steuersignal S einer Phasenschieberschaltung 2 mit einer PLL-Schaltung zugeführt. Anhand des Steuersignals S wird die Phasenbeziehung innerhalb der PLL- Schaltung entsprechend dem Programmierzustand der Speichereinrichtung 8 eingestellt. In einer weiteren Variante enthält die Synchronisationseinrichtung 7 einen Phasenregelkreis mit einer herausgeführten Rückkopplungsschleife, in die ein Verzögerungsglied 3 alternativ oder zusätzlich zu einem Kondensator wie eingangs erwähnt geschaltet ist. Das Verzögerungsglied 3 wird durch das Steuersignal S eingestellt. In einer dritten Möglichkeit wird ein Verzögerungsglied 4 mit durch das Steuersignal S steuerbarer Verzögerungszeit an einen Ausgang der Phasenschiebereinrichtung geschaltet. Das synchronisierte Taktsignal Q ist an dem Ausgang des Verzögerungsgliedes 4 abgreifbar. Die beiden zuletzt genannten Ausführungsformen sind in Figur mit gestrichelten Linien angedeutet.
  • In einer vorteilhaften Ausführungsform der Erfindung enthält die Speichereinrichtung 8 ein programmierbares Element mit einem veränderbaren elektrischen Leiterbahnwiderstand, beispielsweise in Form einer Laser-Fuse oder elektrisch programmierbaren Fuse. Der logische Pegel des Steuersignals S wird in Abhängigkeit des Programmierzustandes des programmierbaren Elementes bereitgestellt. Alternativ dazu kann auch ein EEPROM mit elektrisch programmierbaren und löschbaren Speicherzellen vorgesehen werden, um in Abhängigkeit von deren Programmierzuständen einen logischen Pegel des Steuersignals S bereitzustellen.
  • Zum Auslesen von Datensignalen DQ der DRAMs 11 bis 18 sind an einem Anschlußfeld 5 entsprechende Anschlüsse vorgesehen. Dabei ist es im Betrieb möglich, daß ein angeschlossener Controller beispielsweise die Daten DQ11 bis DQ13 der DRAMs 11 bis 13 parallel ausliest. Jeder der Speicherbauelemente weist einen Ausgangstreiber auf, in Fig. 1 beispielhaft und schematisch anhand des Treibers 181 des DRAMs 18 gezeigt, um ein aus dem jeweiligen Speicherbauelement auszulesendes Datensignal DQ synchron zu dem synchronisierten Taktsignal Q bereitzustellen.
  • Anhand von Fig. 2 ist ein Signaldiagramm zur allgemeinen Erläuterung der Funktionalität eines DDR DRAMs gezeigt. Die Daten DQ werden zusammen mit dem Datentaktsignal DQS, das aus dem jeweiligen Eingangstakt Q abgeleitet ist, ausgelesen. Die Zeit tDQSQ bezeichnet die Setzzeit eines auszugebenden Datensignals DQ in Bezug auf das Datentaktsignal DQS. Die Zeit tQH bezeichnet die Haltezeit eines auszugebenden Datensignals DQ ebenfalls in Bezug auf das Datentaktsignal DQS. Die Setzzeit tDQSQ und Haltezeit tQH sind in Fig. 2 jeweils nur einmal gezeigt und sind in Bezug auf unterschiedliche Flanken des Signals DQS dargestellt. Dies soll in erster Linie der Klarheit der Darstellung dienen. In Wirklichkeit stehen mit jeder Flanke des Signals DQS entsprechende Setzzeiten und Haltezeiten in Beziehung.
  • In Fig. 3 ist ein Signaldiagramm zur Darstellung der Funktionalität eines Moduls gemäß Fig. 1 gezeigt. Aus der jeweiligen Setzzeit tDQSQ und Haltezeit tQH der beispielhaft ausgewählten DRAMs 11 bis 13 ergibt sich ein jeweiliges zwischenliegendes zeitliches Datenfenster für den entsprechenden Speicher. Das jeweilige Datenfenster wird durch das Ende von tDQSQ und tQH begrenzt. Aufgrund von herstellungsbedingten Schwankungen ergeben sich nun für die Speicher 11 bis 13 in Bezug auf den Systemtakt CLK zeitlich verschobene Datenfenster. Die jeweiligen Datenfenster für die Speicher 11 bis 13 überlappen sich in dem Überlappungsbereich B zu einem gemeinsamen Datenfenster. Dieses gemeinsame Datenfenster ist im Vergleich zu den jeweiligen Einzel-Datenfenstern kleiner. Da die Steuerung des Lesezugriffs und das Datentaktsignal DQS vom synchronisierten Taktsignal Q abgeleitet sind, läßt sich mit Einstellung der Phasenverschiebung des synchronisierten Taktsignals Q die Verschiebung der Datenfenster relativ zum Systemtaktsignal CLK bewerkstelligen. Indem das synchronisierte Taktsignal Q in der Phase verschoben wird, werden proportional dazu auch die jeweiligen Datenfenster der einzelnen DRAMs relativ zum Systemtaktsignal verschoben.
  • Gemäß der Erfindung wird zur Kalibrierung der Speicheranordnung gemäß Fig. 1 jeweils die Setzzeit tDQSQ und Haltezeit tQH für jeden der DRAMs gemessen. Nachfolgend wird ein Mittelwert aus den gemessenen Setzzeiten tDQSQ und ein Mittelwert aus den gemessenen Haltezeiten tQH gebildet. Die Speichereinrichtung 8 wird in Abhängigkeit von den gebildeten Mittelwerten programmiert, gemäß der Darstellung nach Fig. 3 insbesondere derart, daß das Systemtaktsignal CLK mit einer Taktflanke innerhalb des Überlappungsbereiches B zu liegen kommt. Damit ist das gemeinsame Datenfenster im Überlappungsbereich B für die DRAMs 11 bis 13 weitgehend zentriert in Bezug zu der Taktflanke des Systemtaktes CLK und dadurch die DIMM-Funktionalität trotz prozeßbedingter Parameterschwankungen in hohem Maße gewährleistet. Der besondere Vorteil der Erfindung ist dabei, daß dies für jedes DIMM individuell eingestellt werden kann und somit herstellungsbedingte Parameterschwankungen individuell kompensiert werden können.
  • In Fig. 4 ist eine Ausführungsform einer Phasenschieberschaltung gemäß der Erfindung gezeigt. Die Phasenschieberschaltung 2 enthält einen Phasenschieber 21 und eine integrierte Rückkopplungsschleife 23, die zusammen einen Phasenregelkreis bilden. An einem Empfänger 210 wird das differentielle Systemtaktsignal CLK empfangen. Weiterhin ist ein Phasendetektor 211 und ein spannungsgesteuerter Oszillator (VCO) 212 vorgesehen. Über die Treiber 213 wird das synchronisierte Taktsignal Q den jeweiligen DRAMs auf dem Modul zugeführt. In die Rückkopplungsschleife 23 ist ein dreistufiges Verzögerungsglied 22 mit zwei überbrückbaren Verzögerungsketten 220 und 222 geschaltet. Die Steuersignale S1 und S2 dienen zur Ansteuerung von Multiplexern 221 und 223. In Abhängigkeit deren Schaltzustände können die Verzögerungsketten 220 bzw. 222 in die Rückkopplungsschleife 23 zugeschaltet oder überbrückt werden.
  • Die vorliegende Erfindung wurde insbesondere in Anwendung von DDR DRAMs mit den zugehörigen Timing-Parametern tDQSQ und tQH erläutert. Die Funktionalität ist jedoch auch analog auf den SDRAM-Speichertyp zu übertragen, wobei hier die entsprechenden Timing-Parameter gemäß dem üblichen Sprachgebrauch mit tAC bzw. tOH bezeichnet werden. Diese Parameter stehen nicht wie beim DDR DRAM mit dem DQS-Signal in Beziehung sondern mit dem synchronisierten Taktsignal Q. Bezugszeichenliste 1 Speicheranordnung
    2 Phasenschieberschaltung
    3 Verzögerungsglied
    4 Verzögerungsglied
    5 Anschlußfeld
    6 Trägersubstrat
    7 Synchronisationseinrichtung
    8 Speichereinrichtung
    11 bis 18 Speicherbauelement
    21 Phasenschieber
    22 Verzögerungsglied
    23 Rückkopplungsschleife
    181 Ausgangstreiber
    210 Empfänger
    211 Phasendetektor
    212 spannungsgesteuerter Oszillator
    213 Treiber
    220, 222 Verzögerungskette
    221, 223 Multiplexer
    S, S1, S2 Steuersignal
    Q synchronisiertes Taktsignal
    CLK Systemtaktsignal
    DQ Datensignal
    DQ11 bis DQ13 Datensignal
    B Überlappungsbereich
    DQS Datentaktsignal
    tDQSQ Setzzeit eines auszugebenden Datensignals
    tQH Haltezeit eines auszugebenden Datensignals

Claims (9)

1. Speicheranordnung, umfassend:
- ein Trägersubstrat (6) mit einem Anschluß zur Zuführung eines Systemtaktsignals (CLK),
- eine Vielzahl von taktgesteuerten integrierten Speicherbauelementen (11 bis 18), die auf dem Trägersubstrat (6) angeordnet sind,
- eine Synchronisationseinrichtung (7), die eingangsseitig mit dem Anschluß für das Systemtaktsignal (CLK) gekoppelt ist und die ausgangsseitig einen Anschluß für ein synchronisiertes Taktsignal (Q) aufweist, der mit jedem der Speicherbauelemente verbunden ist,
- eine Phasenschiebereinrichtung (2, 3, 4) als Bestandteil der Synchronisationseinrichtung, durch die eine Phasenbeziehung zwischen dem eingangsseitig zugeführten Systemtaktsignal (CLK) und dem ausgangsseitig bereitgestellten synchronisierten Taktsignal (Q) in Abhängigkeit von einem Steuersignal (S, S1, S2) einstellt wird,
- eine von extern programmierbare Speichereinrichtung (8), die mit der Phasenschiebereinrichtung gekoppelt ist, um das Steuersignal einzustellen.
2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß
- die Synchronisationseinrichtung (7) einen Phasenregelkreis (21, 22, 23) enthält, der eine Rückkopplungsschleife (23) aufweist, die mit dem Anschluß zum Abgriff des synchronisierten Taktsignals (Q) verbunden ist,
- ein Verzögerungsglied (22) mit durch das Steuersignal (S1, S2) steuerbarer Verzögerungszeit in die Rückkopplungsschleife (23) geschaltet ist.
3. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein Verzögerungsglied (4) mit durch das Steuersignal (S) steuerbarer Verzögerungszeit an einen Ausgang der Phasenschiebereinrichtung geschaltet ist, wobei das synchronisierte Taktsignal (Q) an einem Ausgang des Verzögerungsglieds abgreifbar ist.
4. Speicheranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Speichereinrichtung (8) mindestens ein programmierbares Element mit einem elektrischen Leiterbahnwiderstand umfaßt, der dauerhaft veränderbar ist, um in Abhängigkeit seines Programmierzustandes einen logischen Pegel des Steuersignals bereitzustellen.
5. Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Speichereinrichtung (8) mindestens eine Laser-Fuse oder elektrisch programmierbare Fuse umfaßt.
6. Speicheranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Speichereinrichtung (8) mindestens eine elektrisch programmierbare und löschbare Speicherzelle umfaßt, um in Abhängigkeit ihres Programmierzustandes einen logischen Pegel des Steuersignals (S) bereitzustellen.
7. Speicheranordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß jedes der Speicherbauelemente (11 bis 18) einen Ausgangstreiber (181) aufweist, um ein aus dem jeweiligen Speicherbauelement (18) auszulesendes Datensignal (DQ) synchron zu dem synchronisierten Taktsignal (Q) bereitzustellen.
8. Verfahren zur Kalibrierung einer Speicheranordnung nach einem der vorhergehenden Ansprüche, umfassend die Schritte:
- Zuführen des Systemtaktsignals (CLK) an den Anschluß des Trägersubstrats (6),
- Messen jeweils einer Setzzeit (tDQSQ) und Haltezeit (tQH) eines auszugebenden Datensignals (DQ) in Bezug auf das Systemtaktsignal (CLK) oder ein daraus abgeleitetes Signal (DQS) für jedes der Speicherbauelemente der Speicheranordnung,
- Bilden eines Mittelwerts aus den gemessenen Setzzeiten (tDQSQ) und eines Mittelwerts aus den gemessenen Haltezeiten (tQH),
- Programmieren der Speichereinrichtung (8) in Abhängigkeit von den gebildeten Mittelwerten.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß sich aus der jeweiligen Setzzeit (tDQSQ) und Haltezeit (tQH) eines der Speicherbauelemente ein zwischenliegendes zeitliches Datenfenster für das entsprechende Speicherbauelement ergibt, wobei sich die jeweiligen Datenfenster der Speicherbauelemente überlappen, und die Speichereinrichtung derart programmiert wird, daß das Systemtaktsignal (CLK) mit einer Taktflanke innerhalb des Überlappungsbereichs (B) zu liegen kommt.
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