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Die
Erfindung betrifft eine Schaltungsanordnung mit einem Speicherfeld
gemäß dem Oberbegriff des
Patentanspruchs 1.
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In
der Speichertechnik werden Halbleiterspeicher verwendet, die ein
Speicherfeld mit einer Vielzahl von Speicherzellen aufweisen. Auf
jede einzelne Speicherzelle kann durch eine Speicherzugriffssteuerung
zum Einschreiben oder Auslesen zugegriffen werden. Die Speicherzugriffssteuerung steht über einen
Datenbus mit einer Ein-/Ausgangsschaltung in Verbindung, über die
Daten auf den Datenbus ausgegeben werden oder vom Datenbus ausgelesen
werden. Zur Steuerung des Einschreibe- und Auslesevorganges ist
eine Steuereinheit vorgesehen, die mit der Speicherzugriffssteuerung
und der Ein-/Ausgangsschaltung über
eine Steuerleitung verbunden ist. Entsprechende Schaltungsanordnungen sind
insbesondere bei dynamischen Speichern mit wahlfreiem Zugriff (DRAM)
vorgesehen. Da die Speicherkapazitäten der dynamischen Speicher
weiter zunehmen, hat dies trotz immer kleiner werdender Technologie
zur Folge, dass die Fläche
eines Speicherbausteins immer größer wird.
Zudem nehmen die Betriebsfrequenzen zu, so dass die Anforderungen
an die Zeitgenauigkeit von Steuersignalen und von Datensignalen
zunimmt. Weiterhin werden aufgrund länger werdender Leitungen die
Signalflanken für
globale Signale aufgrund technologischer Eigenschaften immer flacher.
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Zudem
ergeben sich aufgrund der Größe des Speicherbausteins
zwischen einer zentralen Steuereinheit und einem Speicherfeld bzw.
zwischen der zentralen Steuereinheit und der Ein-/Ausgangsschaltung
unterschiedlich lange Steuerleitungen, da die Speicherfelder um
die Steuereinheit herum angeordnet sind und die Ein-/Ausgabeeinheit
in einem Randbereich des Speicherbausteins angeordnet ist. Die Steuersignale
der zentralen Steuereinheit müssen
jedoch taktsynchron sowohl dem Speicher feld zugeführt als
auch von der Ein-/Ausgangsschaltung ausgegeben werden. Da jedoch
die Steuerleitungen unterschiedlich lang sind, können Synchronisationsprobleme
auftreten, da die Laufzeiten unterschiedlich sind und bedingt durch
die unterschiedlich langen Leitungen unterschiedliche Leitungskapazitäten an den
Steuerleitungen vorherrschen. Als Folge sind die Signalflanken der
Steuersignale für
die Speicherzugriffssteuerung und für die Ein-/Ausgangsschaltung unterschiedlich
steil.
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Aus
US 5,964,884 A ist
eine Speicheranordnung mit einer selbstgesteuerten Pulssteuerschaltung
bekannt. Die Pulssteuerschaltung wird dazu verwendet, um einen Sense-Amplifier
einer Speicherschaltung zu steuern. Die Pulssteuerschaltung ist
auf einem integrierten Schaltungschip integriert. Die Pulssteuerschaltung
dient dazu, um ein Taktsignal, mit dem ein Reihendecoder zum Anlegen
einer Adresse einer Wortleitung eines Speicherfeldes gesteuert wird,
zeitlich verzögert
an den Sense-Amplifier zu führen.
Die zeitliche Verzögerung
ist deshalb notwendig, da eine Verstärkung der auf einer Bitleitung
und auf einer komplementären
Bitleitung anliegenden Spannungspotentiale erst sinnvoll ist, wenn die
Spannungspotentiale einen Mindestwert erreicht haben. Da das Decodieren
der Reihenadressen und das Ansteuern der Wortleitung und das Aufbauen
der Potentiale auf den ausgewählten
Bitleitungen und komplementären
Bitleitungen Zeit benötigt,
wird das Clock-Signal über die
selbstgesteuerte Pulssteuerschaltung zeitlich verzögert, bevor
es dem Sense-Amplifier zugeführt
wird. Zur Einstellung der zeitlichen Verzögerung sind Flip-Flops vorgesehen,
die abhängig
von Testergebnissen aktivierbar sind. Die Kontrollsteuerschaltung
ist beispielsweise als einstellbare Verzögerungsleitung ausgebildet.
Die Länge
der Verzögerungsleitung
wird durch die Anzahl der aktivierten Flip-Flops festgelegt.
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Aus
US 4,727,519 ist eine Speicherschaltung
mit einem Taktgenerator bekannt, der ein Taktsignal für einen
Sense-Amplifier erzeugt. Das Taktsignal wird über eine Verzögerungsschaltung
zeitlich verzögert,
wobei die Verzögerungsschaltung
Schaltungsteile aufweist, die auch das zeitliche Verhalten beeinflussen,
mit dem der Sense-Amplifier Daten erfasst. Der Taktgenerator weist
dazu eine Referenzwortleitung auf, die entsprechend der ausgewählten Wortleitung
aufgebaut ist. Zudem weist der Taktgenerator eine Speicherzelle
auf, die einen Referenzstrom erzeugt, der dem Strom entspricht,
der von der ausgewählten
Speicherzelle ausgeht. Weiterhin weist der Taktgenerator eine Stromspiegelschaltung
auf, die einen Referenzstrom verwendet, um eine Referenzleitung
analog zu einer Bitleitung aufzuladen. Das Taktsignal wird vom Taktgenerator
abgegeben, wenn die Referenzleitung eine vorbestimmte Spannung erreicht.
Mit dem beschriebenen Verfahren wird abhängig von einem Adressenwechsel
der Sense-Amplifier zeitlich verzögert aktiviert, so dass die auf
der Bitleitung anliegenden Spannungspotentiale einen stabilen Wert
erreichen können.
Zugleich wird das verzögerte
Taktsignal über
eine weitere Verzögerungsschaltung
einem Ausgangspuffer zugeführt, über den
Daten vom Sense-Amplifier ausgegeben werden. Das verzögerte Taktsignal
schaltet den Ausgangspuffer entweder in einen aktiven Zustand, in dem
der Ausgangspuffer ein Ausgangssignal erzeugt, das dem Zustand der
vom Sense-Amplifier ausgelesenen Speicherzelle entspricht, oder
in einen Zustand mit einer hohen Ausgangsimpedanz. Der beschriebene
Taktgenerator liefert somit ein zeitlich verzögertes Taktsignal zur Ansteuerung
des Sense-Amplifiers und ein zeitlich verzögertes Taktsignal zur Ansteuerung
des Ausgangspuffers.
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Die
Aufgabe der Erfindung besteht darin, eine Schaltungsanordnung mit
einer Steuereinheit bereitzustellen, wobei Synchronisationsprobleme beim
Einlesen von Daten in einen Speicher reduziert sind.
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Die
Aufgabe der Erfindung wird durch die Merkmale des Anspruchs 1 gelöst.
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Weitere
vorteilhafte Ausführungsformen
der Erfindung sind in den abhängigen
Ansprüchen
angegeben.
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Ein
Vorteil der Erfindung besteht darin, dass in einer Steuerleitung
eine Verzögerungsschaltung vorgesehen
ist, die eine zeitliche Verzögerung
des Steuersignals bewirkt. Aufgrund der zeitlichen Verzögerung in
einer Steuerleitung wird das Steuersignal zeitlich an ein Steuersignal
einer zweiten Steuerleitung angepasst. Auf diese Weise wird eine
Synchronisation der Steuersignale zweier Bauteile unabhängig von
der Länge
der Steuerleitungen der zu steuernden Bauteile erreicht.
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Ein
weiterer Vorteil der Erfindung besteht darin, dass die Verzögerungsschaltung
eine vorgegebene Leitungskapazität
aufweist. Die Gesamtkapazität
der Verzögerungsschaltung
und der mit der Verzögerungsschaltung
verbundenen Steuerleitung ist vorzugsweise in der Weise festgelegt,
dass die Gesamtkapazität
gleich der Kapazität
der zweiten Steuerleitung ist. Auf diese Weise wird durch die Verzögerungsschaltung
ein Ausgleich der Kapazitäten
der ersten und der zweiten Steuerleitung erreicht. Dadurch werden
die Signalflanken der Steuersignale, die über die erste und die zweite
Steuerleitung übertragen
werden, gleich ausgebildet. Somit wird eine zusätzliche präzise Abstimmung des zeitlichen
Eintreffens des Steuersignals ermöglicht.
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In
einer bevorzugten Ausführungsform
wird eine Kopieleitung vorgesehen, die mit der Verzögerungsschaltung
verbunden ist. Die Kopieleitung ist in der gleichen Weise aufgebaut
wie die Datenleitung, die Daten von der Ein-/Ausgangsschaltung zu
der Speicherzugriffssteuerung leitet. Auf diese Weise erfährt das
Steuersignal die gleiche Zeitverzögerung und die gleiche Kapazität wie die
Daten. Somit kann eine genaue Synchronisation des Eintreffens des Steuersignals
bei der Speicherzugriffssteuerung und des Eintreffens der Daten
erreicht werden.
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In
einer vorteilhaften Ausführungsform
ist die Verzögerungsschaltung
in der gleichen Technologie aufgebaut wie der Signalpfad, über den
ein Steuersignal in der Ein-/Ausgangsschaltung läuft und ein Ausgeben von Daten
auf den Datenbus veranlasst. Vorzugsweise sind sogar wenigstens
die Bauteile identisch, die eine zeitliche Verzögerung des Steuersignals in
der Ein-/Ausgangsschaltung und eine zeitliche Verzögerung der
Ausgabe der Daten in der Ein-/Ausgangsschaltung auf den Datenbus
bewirken. Auf diese Weise ist sichergestellt, dass die zeitliche Verzögerung,
die zwischen dem Eintreffen des Steuersignals bei der Ein-/Ausgangsschaltung
und der Ausgabe der Daten aus der Ein-/Ausgangsschaltung gleich
der zeitlichen Verzögerung
ist, die ein Steuersignal in der ersten Steuerleitung eingehalten
wird. Die Verwendung der gleichen Technologie sorgt dafür, dass
die zeitliche Abstimmung auch bei einer Änderung der Technologie beibehalten
bleibt. Somit ist der zeitliche Effekt der Verzögerungsschaltung unabhängig von
der gewählten
Technologie, die bei der Herstellung des Speicherbausteins verwendet
wird, sichergestellt.
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In
einer einfachen Ausführungsform
ist die Verzögerungsschaltung
in Form eines durchgeschalteten Flip-Flops gebildet. Ein durchgeschaltetes Flip-Flop
stellt im Wesentlichen die zeitliche Verzögerung dar, die für den Schaltvorgang
des Steuersignals in der Ein-/Ausgangsschaltung benötigt wird,
um nach Eingang des Steuersignals Daten von der Ein-/Ausgangsschaltung
auf den Datenbus zu übertragen.
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Die
Erfindung wird im Folgenden anhand der Figuren näher erläutert. Es zeigen
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1 eine
schematische Darstellung eines Ausschnittes eines dynamischen Speicherbausteins,
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2 die
Signalpfade eines Steuersignals und von Daten, die das Steuersignal
und die Daten bei einem Einschreibvorgang durchlaufen,
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3 ein
Diagramm über
die zeitliche Lage des Steuersignals und der Daten.
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1 zeigt
einen Ausschnitt einer Schaltungsanordnung eines dynamischen Speicherbausteins 1.
Der dynamische Speicherbaustein 1 weist eine zentrale Steuereinheit 5 auf,
die mit mehreren Speicherblöcken 28, 29 verbunden
ist. Die Speicherblöcke 28, 29 sind
im Wesentlichen identisch aufgebaut und die Erfindung wird anhand
eines ersten Speicherblockes 28 erläutert. Der erste Speicherblock 28 weist
ein erstes Speicherfeld 2, eine Speicherzugriffssteuerung
mit einer Zeilenzugriffssteuerung 4 und einer Spaltenzugriffssteuerung 3 auf.
Im ersten Speicherfeld 2 sind Speicherzellen 32 angeordnet,
auf die über
Spaltenleitungen 33 und Zeilenleitungen 34 zugegriffen
werden kann. Weiterhin ist in dem ersten Speicherblock 28 eine
Ein-/Ausgangsschaltung 9 vorgesehen, die eine Eingangsschnittstelle 12 aufweist, über die
Daten in einen Eingangsspeicher 11 der Ein-/Ausgangsschaltung 9 einschreibbar
sind.
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Es
ist ein globaler Datenbus 14 vorgesehen, der mit mehreren
Speicherblöcken 28, 29 in
Verbindung steht. Der globale Datenbus 14 ist an die Spaltenzugriffssteuerung 3 und
an die Ein-/Ausgangsschaltung 9 über eine Ausgangsschnittstelle 13 angeschlossen.
Die Zeilenzugriffssteuerung steht über eine zweite Auswahlleitung 17 mit
dem Speicherfeld 2 in Verbindung. Die Spaltenzugriffssteuerung 3 steht über eine
erste Auswahlleitung 15 und über Datenleitungen 16 mit
dem Speicherfeld 2 in Verbindung. Die Steuereinheit 5 weist
einen Ausgang 30 auf, der zum einen an eine Verzögerungsschaltung 8 und
zum anderen an eine erste Steuerleitung 6 angeschlossen ist.
Die erste Verzögerungsschaltung 8 ist
mit einem Ausgang an eine zweite Steuerleitung 7 angeschlossen.
Die zweite Steuerleitung 7 ist quer über den ersten und den zweiten
Speicherblock 28, 29 geführt. Die zweite Steuerleitung 7 ist
an die erste Zugriffssteuerung 3 angeschlossen. Die erste
Steuerleitung 6 ist an eine Schalteinheit 10 der
Ein-/Ausgangsschaltung 9 angeschlossen. Die Schalteinheit 10 steht über eine
Datenleitung mit dem Eingangsspeicher 11 und über die
Ausgangsschnittstelle 13 mit dem globalen Datenbus 14 in
Verbindung.
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Die
zweite Steuerleitung 7 wird auch als Kopieleitung bezeichnet
und ist im Wesentlichen in der gleichen Art und Weise ausgebildet
wie der globale Datenbus 14. Dabei weist die zweite Steuerleitung 7 im
Wesentlichen die gleiche Länge
und vorzugsweise die gleiche geometrische Anordnung wie der globale
Datenbus 14 auf. Zudem ist in einer bevorzugten Ausführungsform
die zweite Steuerleitung 7 in der gleichen Technologie
wie der Datenbus 14 ausgebildet. Dabei ist vorzugsweise
die Metallisierungsleitung der zweiten Steuerleitung 7 aus
dem gleichen Material gefertigt wie eine Metallisierungsleitung
des globalen Datenbusses 14. Zudem ist die Metallisierungsleitung
der zweiten Steuerleitung 7 auf dem gleichen Material wie
die Metallisierungsleitung des Datenbusses 14 aufgebracht.
Ziel der identischen Ausbildung der zweiten Steuerleitung 7 mit
dem Datenbus 14 ist eine in Bezug auf die Laufzeit und
Kapazität
nahezu identische Ausbildung, die unabhängig von der verwendeten Technologie
ist. Auf diese Weise wird erreicht, dass Daten, die von der Ein-/Ausgangsschaltung 9 über den
globalen Datenbus 14 ausgegeben und an die Spaltenzugriffssteuerung 3 geführt werden,
im Wesentlichen die gleiche Zeit benötigen, wie ein Steuersignal,
das von der Verzögerungsschaltung 8 über die
zweite Steuerleitung 7 an die erste Zugriffssteuerung 3 abgegeben
wird. Auf diese Weise wird eine zeitliche Synchronisation zwischen
der Laufzeit der Daten zwischen der Ein-/Ausgangsschaltung 9 und
der Spaltenzugriffssteuerung 3 und dem Steuersignal zwischen
der Verzögerungsschaltung 8 und
der Spaltenzugriffssteuerung 3 erreicht.
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Die
Verzögerungsschaltung 8 weist
vorzugsweise die gleichen Bauteile auf, die die Schalteinheit 10 aufweist,
und die eine zeitlich verzögerte
Ausgabe von Daten aus dem Eingangsspeicher 11 auf den Datenbus 14 nach
Eingang des Steuersignals an der Schalteinheit 10 bewirken.
Vorzugsweise sind nicht nur die Bauteile identisch, sondern es wird
auch die gleiche Technologie für
den Aufbau der Verzögerungsschaltung 8 wie
für den
Aufbau der Schalteinheit 10 verwendet. Ziel der identischen
Ausführung der
Verzögerungsschaltung 8 ist
es, die Laufzeit nachzubilden, die zwischen dem Zeitpunkt vergeht, zu
dem ein Steuersignal bei der Schalteinheit 10 eingeht und
die Daten des Eingangsspeichers 11 von der Schalteinheit 10 über die
Ausgangsschnittstelle 13 auf den Datenbus 14 abgegeben
werden. Durch die Verwendung der gleichen Technologie ist sichergestellt,
dass bei einem Wechsel der Technologie der Schaltungseinheit 10 auch
die Technologie für
die Verzögerungsschaltung 8 gewechselt
wird und damit die Laufzeit identisch eingehalten wird.
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Im
Folgenden wird die Funktionsweise nach der 1 näher erläutert: Sollen
Daten in Speicherzellen des Speicherfeldes 2 eingeschrieben
werden, so werden von der Zeilenzugriffssteuerung 4 die
Zeilenadressen der Speicherzellen festgelegt und von der Spaltenzugriffssteuerung 3 die
Spaltenadressen der Speicherzellen festgelegt, in die Daten eingeschrieben werden
sollen. Der Einschreibvorgang wird durch ein externes Write-Signal
gestartet, das von der Steuereinheit 5 empfangen wird.
Zudem werden abhängig
vom externen Write-Signal über
die Eingangsschnittstelle 12 Daten in den Eingangsspeicher 11 eingelesen.
In einem vorgegebenen Abstand zum Write-Signal, vorzugsweise zwei
Clock-Perioden nach dem Write-Signal gibt die Steuereinheit 5 ein
Steuersignal (WRCAS) über
den Ausgang 30 aus. Das Steuersignal gelangt zum einen
an die Verzögerungsschaltung 8 und
zum anderen über
die erste Steuerleitung 6 an die Schalteinheit 10.
In der Verzögerungsschaltung 8 wird
das Steuersignal eine festgelegte Zeitdauer gespeichert und anschließend an
die zweite Steuerleitung 7 ausgegeben. Über die zweite Steuerleitung 7 gelangt
das Steuersignal an die Spaltenzugriffssteuerung 3.
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Parallel
dazu schaltet das Steuersignal nach Eingang in der Schalteinheit 10 eine
Verbindung zwischen dem Eingangsspeicher 11 und der Ausgangsschnittstelle 13,
so dass die im Eingangsspeicher 11 gespeicherten Daten
auf den Datenbus 14 ausgegeben werden. Über den Datenbus 14 gelangen
die Daten zu der Spaltenzugriffssteuerung 3. Die Signalwege
des Steuersignals und die Signalwege der Daten sind in der Weise
aufeinander angepasst, dass zuerst die Daten an der Spaltenzugriffssteuerung 3 anliegen
und anschließend
das Steuersignal an die Spaltenzugriffssteuerung 3 gelangt.
Erhält
die Spaltenzugriffssteuerung 3 das Steuersignal, so lädt die Spaltenzugriffssteuerung 3 die
am Datenbus 14 anliegenden Daten über die Datenleitungen 16 in
die ausgewählten
Speicherzellen. Damit die Daten korrekt in die Speicherzellen geladen
werden, ist es notwendig, dass die Daten an der Spaltenzugriffssteuerung 3 anliegen,
bevor das Steuersignal an die Spaltenzugriffssteuerung angelegt
wird.
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2 zeigt
in einem schematischen Überblick
die Signalpfade des Steuersignals und der Daten. Das Steuersignal
gelangt über
den Ausgang 30 zur Schalteinheit 10 und parallel
zur Verzögerungsschaltung 8.
Die Leitungswege sind in der Weise ausgebildet, dass das Steuersignal
vorzugsweise gleichzeitig an die Schalteinheit 10 und an
die Verzögerungsschaltung 8 gelangt.
Die Schalteinheit 10 steht mit dem Eingangsspeicher 11 in
Verbindung. In einer einfachen Ausführungsform ist die Schalteinheit 10 als
Flip-Flop ausgebildet, wobei an einem Steuereingang die erste Steuerleitung 6 angeschlossen
ist und mit einem Eingang der Eingangsspeicher 11 verbunden
ist. Nach Erhalt des Steuersignals schaltet das Flip-Flop die Verbindung
des Eingangsspeichers 11 auf den Ausgang des Flip-Flops,
der mit der Ausgangsschnittstelle 13 verbunden ist.
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Die
Verzögerungsschaltung 8 ist
vorzugsweise identisch zu der Schalteinheit 10 ausgebildet. Die
Identität
bezieht sich sowohl auf die Bauteile, die eine zeitliche Verzögerung des
Schaltvorganges der Schalteinheit 10 bewirken als auch
auf eine identische Technologie, in der Bauteile der Schalteinheit 10 und
die Bauteile der Verzögerungsschaltung 8 ausgebildet
sind. Der Ausgang der Verzögerungsschaltung 8 ist
an die zweite Steuerleitung 7 angeschlossen. Sowohl der
Datenbus 14 als auch die zweite Steuerleitung 7 stehen
mit der Spaltenzugriffssteuerung 3 in Verbindung. Der Datenbus 14 ist
an einen Schreibverstärker 18 angeschlossen.
Die Spaltenzugriffssteuerung 3 weist neben dem Schreibverstärker 18 eine
Auswahlschaltung 19 auf, die mit der zweiten Steuerleitung 7 und
mit einem Adresseingang 20 verbunden ist. Die Auswahlschaltung 19 weist
als Ausgang eine dritte Steuerleitung 21 auf, die an einen
Steuereingang des Schreibverstärkers 18 angeschlossen
ist. Erhält
die Auswahlschaltung 19 ein Steuersignal und liegt gleichzeitig
am Adresseingang 20 ein Steuersignal an, so wird über die dritte
Steuerleitung 21 ein Steuersignal an den Schreibverstärker 18 abgegeben.
Erhält
der Schreibverstärker 18 über den
Steuereingang ein Steuersignal, so liest der Schreibverstärker 18 die
am Datenbus 14 anliegenden Daten ein und gibt diese über die Datenleitung 16 an
die Speicherzellen des Speicherfeldes 2 weiter.
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3 zeigt
in Form eines zeitlichen Diagrammes die zeitliche Synchronisation
der einzelnen Steuersignale. In der obersten Diagrammlinie a) ist ein
Write-Signal 31 dargestellt, das gleichzeitig mit einer
steigenden Flanke des internen Clock-Signals 22 an die
Steuereinheit 5 angelegt wird. Das interne Clock-Signal 22 ist
in einer zweiten Diagrammlinie b) dargestellt. Nach Erkennen dieser
Signalinformation gibt die Steuereinheit 5 zwei Zeittakte
später
zum Zeitpunkt T1 ein Steuersignal 23 über den Ausgang 30 ab.
Das Steuersignal 23 ist in einer dritten Diagrammlinie
c) dargestellt. Das Steuersignal 23 ist zeitlich synchron
zum internen Clock-Signal 22 ausgebildet. In einer vierten
Diagrammlinie d) ist ein verzögertes
Steuersignal 24 dargestellt, wie es an der Spaltenzugriffssteuerung 23 anliegt.
In einer fünften Diagrammlinie
e) ist ein Dateneingangssignal 25 dargestellt, das dem
Steuersignal am Eingang der Ein-/Ausgangsschaltung 9 entspricht.
Weist das Dateneingangssignal 25 einen Low-Pegel auf, so
ist die Schalteinheit 10 geöffnet und es besteht keine
Verbindung zwischen dem Eingangsspeicher 11 und dem Datenbus 14.
Bei einem High-Signal des Dateneingangssignals 25 ist die
Schalteinheit 10 geschlossen und der Eingangsspeicher 11 mit
dem Datenbus 14 verbunden. Die im Eingangsspeicher 11 abgespeicherten
Daten werden auf den Datenbus.
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In
einer sechsten Diagrammlinie f) ist ein Datenbussignal dargestellt,
das die Belegung des Datenbusses 14 mit korrekten Datensignalen
anzeigt. Weist das Datenbussignal 26 einen Low-Pegel auf, so
liegen auf dem Datenbus 14 keine korrekten Signalpegel
an. Überschreitet
das Datenbussignal 26 eine Signalflankenmitte zum Zeitpunkt
T2, so liegen auf dem Datenbus 14 korrekte Daten an.
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In
einer siebten Diagrammlinie g) ist ein Übernahmesignal 27 dargestellt.
Das Übernahmesignal 27 zeigt
mit einem Low-Pegel an, dass keine Daten in die Speicherzugriffssteuerung 3 übernommen
werden. Ein High-Pegel des Übernahmesignales 27 zeigt den
Zustand, dass korrekt Daten vom Datenbus 14 in die Spaltenzugriffssteuerung 3 übernommen
wurden.
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Zwei
Taktperioden nach dem Write-Signal wird das Dateneingangssignal 25 (DQS)
erzeugt, das der Ein-/Ausgangsschaltung 9 zugeführt wird.
Bei der steigenden Flanke des Dateneingangssignals werden Daten über die
Ausgangsschnittstelle 3 ausgelesen und liegen rechtzeitig,
d.h. vor der zweiten Taktperiode nach dem Write-Signal zum Zeitpunkt
T2 über
den Datenbus 14 an der Spaltenzugriffssteuerung 3 an.
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Aufgrund
der zeitlichen Verzögerung
des Steuersignals über
die Verzögerungsschaltung 8 und die
zweite Steuerleitung 7 liegt das verzögerte Steuersignal 24 erst
zum Zeitpunkt T3 an der Spaltenzugriffssteuerung 3 an.
Zum Zeitpunkt T3 sind die Daten in einem stabilen Zustand auf dem
Datenbus 14 aufgeschaltet. Dies ist durch einen High-Level
des Datenbussignals 26 angezeigt. Nach Erhalt des Steuersignals
speichert die Spaltenzugriffssteuerung 3 über den
Schreibverstärker 18 die
am Datenbus 14 anliegenden Daten in die ausgewählten Speicherzellen.
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- 1
- Speicherbaustein
- 2
- erstes
Speicherfeld
- 3
- Spaltenzugriffssteuerung
- 4
- Zeilenzugriffssteuerung
- 5
- Steuereinheit
- 6
- erste
Steuerleitung
- 7
- zweite
Steuerleitung
- 8
- Verzögerungsschaltung
- 9
- Ein-/Ausgangsschaltung
- 10
- Schalteinheit
- 11
- Eingangsspeicher
- 12
- Eingangsschnittstelle
- 13
- Ausgangsschnittstelle
- 14
- Datenbus
- 15
- erste
Auswahlleitung
- 16
- Datenleitung
- 17
- zweite
Auswahlleitung
- 18
- Schreibverstärker
- 19
- Auswahlschaltung
- 20
- Adresseingang
- 21
- dritte
Steuerleitung
- 22
- Clock-Signal
- 23
- Steuersignal
- 24
- Verzögertes Steuersignal
- 25
- Dateneingangssignal
- 26
- Datenbussignal
- 27
- Übernahmesignal
- 28
- erster
Speicherblock
- 29
- zweiter
Speicherblock
- 30
- Ausgang
- 31
- Write-Signal
- 32
- Speicherzelle
- 33
- Spaltenleitung
- 34
- Zeilenleitung