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Die
Erfindung betrifft einen SDRAM-Speicherbaustein und eine CAS (Column Address
Strobe) – Verzögerungssteuerschaltung
für ein
SDRAM (synchrones DRAM, und speziell eine CAS-Verzögerungssteuerschaltung
sowie eine Anordnung derselben, die auch bei einer hohen Betriebsfrequenz
einen adäquaten
CAS-Verzögerungsbetrieb
erlaubt.
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Die
Verwendung eines sich im allgemeinen aus Kondensatoren und Transistoren
zusammensetzenden DRAMs als Halbleiterspeicher mit hoher Gerätepackungsdichte
ist weit verbreitet. Nachteilig an diesen DRAMs ist jedoch, daß sie eine
lange Datenlesezeit aufweisen und sehr langsam sind, da ihr Betrieb
gesteuert wird, indem ein Befehlssignal (RASE und CASB; oder dergleichen)
verzögert
wird und die im DRAM enthaltenen Daten in Antwort auf ein Y-Adresssignal
gelesen werden. Vor kurzem ist ein SDRAM entwickelt worden, das
im Grunde ein DRAM mit verbesserten Lese- und Schreibgeschwindigkeiten
ist.
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Im
folgenden werden unter Bezugnahme auf die beigefügten 1 bis 4 die
Grundlagen einer bereits bekannten CAS-Verzögerungssteuerschaltung für ein SDRAM
erklärt.
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1 zeigt
ein Blockdiagramm eines bereits bekannten SDRAMs mit vier Bänken BANK0, BANK1,
BANK2 und BANK3, wobei jede dieser Bänke n Hauptverstärkungseinheiten
MA0i-MA0j, MA1i-MA1j, MA2i-MA2j und MA3i-MA3j aufweist, die als
sekundäre
Verstärkerschaltungen
ausgebildet und darin angeordnet sind, sowie mit einem n-bit Datenbus.
Dabei teilen sich die Hauptverstärkungseinheiten
MA0i-MA0j, MA1i-MA1j, MA2i-MA2j
und MA3i-MA3j mit gleicher Nummer jeweils eine Datenbusleitung DATAi-DATAj mit entsprechender
Nummer. Eins zu eins zu den Datenbusleitungen sind n CAS-Verzögerungssteuerschaltungen
CLCCi-CLCCj derart angeordnet, dass die i-te CAS-Verzögerungssteuerschaltung
der i-ten Datenbusleitung zageordnet ist. Da in einem standardmäßigen SDRAM
die Positionen für
die Ein-/Ausgabepins fest vorgeschrieben sind, werden die Anschlüsse in einem
Chip mittlerweile auch an speziellen Stellen angeordnet. In 1 sind
Taktanschlüsse
für Takteingaben
in einem zentralen Bereich des Chips angeordnet. Vom zentralen Bereich
des SDRAMs aus nach rechts seitlich zu den Chipbänken BANK2 und BANK3 erstrecken sich
n DQ-Blöcke DQi-DQj,
die Datenausgangspuffer und Anschlüsse umfassen, und zwar in einer
Anordnungsreihenfolge, die im allgemeinen mit den Positionen der
Datengins korrespondiert. Da jeder der n DQ-Blöcke DQi-DQj einen Datenpuffer und einen Ein-/Ausgangsanschluß enthält, sind
die DQ-Blöcke DQi-DQj
folglich an bestimmten Stellen angeordnet, wobei sich die n CAS-Verzögerungssteuerschaltungen
CLCCi-CLCCj benachbart zu den DQ-Blöcken erstrecken, und jede der
n CAS-Verzögerungssteuerschaltungen
CLCCi-CLCCj jeweils einem der n DQ Blöcke DQi-DQj mit korrespondierender
Nummer zugeordnet ist. Die Ausgänge
der CAS-Verzögerungssteuerschaltungen
CLCCi-CLCCj sind mit jeweiligen DQ-Blöcken
DQi-DQj verbunden, wobei die Verbindungsleitungen kurz ausgebildet
sind. Benachbart zum Taktanschluß ist ein QCLK-Puffer angeordnet, um
den CAS-Verzögerungssteuerschaltungen
CLCCi-CLCCj ein Taktsignal bereitzustellen. Dabei sind die Verbindungsleitungen
für das
Taktsignal QCLK mit den jeweiligen CAS-Verzögerungssteuerschaltungen CLCCi-CLCCj
verbunden.
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2 zeigt
eine Ausführungsform
einer der CAS-Verzögerungssteuerschaltungen
nach 1. Die CAS-Verzögerungssteuerschaltung enthält eine Steuerschaltungseinheit 1,
die zur Regelung einer Datenausgabe ein Taktsignal QCLK erhält. An der Steuerschaltungseinheit 1 liegen
ferner von einem Modusregister des SDRAMs bereitgestellte Signale LE2,
LE3, LE4 an, um zur Steuerung jeweiliger Haltemittel 2, 3, 4 und 5 Steuersignale
con1, con2 und con3 bereitzustellen. Die CAS-Verzögerungssteuerschaltung
enthält
ferner ein erstes UND-Gatter 7, um ein ebenfalls vom Modusregister
des SDRAMs bereitgestelltes CAS-Verzögerungssteuersignal LE34 und
ein Eingangsdatensignal DATA einer logischen UND-Operation zu unterziehen;
erste Haltemittel 2, um gesteuert vom Steuersignal con3
von der Steuerschaltungseinheit 1 Daten vom ersten UND-Gatter 7 weiterzuleiten
oder zu halten; zweite Haltemittel 3, um gesteuert vom
Steuersignal con2 von der Steuerschaltungseinheit 1 Daten
von den ersten Haltemitteln 2 weiterzuleiten oder zu halten;
dritte Haltemittel 4, um gesteuert vom Steuersignal con1
von der Steuerschaltung 1 Daten von den zweiten Haltemitteln 3 weiterzuleiten
oder zu halten; ein zweites UND-Gatter 8, um das Steuersignal
con1 von der Steuerschaltungseinheit 1 und ein vom Modusregister
des SDRAMs bereitgestelltes CAS-Verzögerungssteuersignal LE12 einer
logischen UND-Operation zu unterziehen; vierte Haltemittel 5,
um in Antwort auf ein Signal vom zweiten UND-Gatter 8 die
am Dateneingang D der vierten Haltemittel 5 bereitgestellten
Daten DATA weiterzuleiten oder zu halten; und eine Datenwegauswahleinheit 6,
um in Antwort auf das CAS-Verzögerungssteuersignal
LE12 vom Modusregister des SDRAMs entweder Daten von den dritten Haltemitteln 4 oder
von den vierten Haltemitteln 5 einem Ausgangspuffer zur
Verfügung
zu stellen.
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Die
Datenwegauswahleinheit 6 enthält einen Inverter 6a zur
Invertierung des CAS-Verzögerungssteuersignals
LE12 vom Modusregister des SDRAMs; ein erstes Übertragungsgatter 6b zur Übertragung
eines Ausgangssignals von den dritten Haltemitteln 4 an
das Datenausgangspuffer in Antwort auf das CAS-Verzögerungssteuersignal
LE12 vom Modusregister des SDRAMs sowie in Antwort auf ein Signal
vom Inverter 6a; und ein zweites Übertragungsgatter 6c zur Übertragung
von Daten von den vierten Haltemitteln 5 an das Datenausgangspuffer
in Antwort auf das CAS-Verzögerungssteuersignal
LE12 vom Modusregister des SDRAMs sowie in Antwort auf das Signal
vom Inverter 6a.
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Wie
in 3 gezeigt, enthält jedes der in 2 gezeigten
Haltemittel 2, 3, 4 und 5 einen
ersten Inverter 9 zur Invertierung der Steuersignale con3, con2
und con1 von der Steuerschaltungseinheit 1; einen ersten
getakteten Inverter 10, um in Antwort auf das Steuersignal
con3, con2 oder con1 und in Antwort auf das Ausgangssignal vom ersten
Inverter 9 am Dateneingang D bereitgestellte Daten zu invertieren
und durchzulassen, wenn das Steuersignal con3, con2 oder con1 auf "low" ist; einen zweiten
Inverter 12 zur Invertierung des Ausgangssignals vom ersten getakteten
Inverter 10; und einen zweiten getakteten Inverter 11 zur
Invertierung und Verzögerung
eines Datensignals vom zweiten Inverter 12 wenn das Steuersignal
con3, con2 oder con1 auf "high" ist, und zwar in
Antwort auf das Steuersignals con3, con2 oder con1 sowie in Antwort
auf ein Signal vom ersten Inverter 9.
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Wie
in 4 gezeigt, enthält jeder der getakteten Inverter 10, 11 aus 3 in
jeder der Haltemittel 2, 3, 4, 5 einen
ersten und zweiten PMOS 13 und 14 und einen ersten
und zweiten NMOS 15 und 16, die jeweils in Reihe
geschaltet sind, wobei am Gateanschluß des zweiten PMOS 14 und
des ersten NMOS 15 das Datensignal bereitgestellt ist,
am Gateanschluß des
ersten PMOS 13 das Steuersignal, con3, con2 oder con1 von
der Steuerschaltungseinheit 1 oder ein Signal vom ersten
Inverter 9 und am Gateanschluß des zweiten NMOS 16 das
Steuersignal con3, con2 oder con1 von der Steuerschaltungseinheit 1 oder
ein Signal vom ersten Inverter 9. Der ausgangsseitige Verbindungspunkt
des zweiten PMOS 14 und des ersten NMOS 15 ist
als Ausgangsanschluß ausgebildet.
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Im
folgenden wird unter Bezugnahme auf die 5 bis 8 und
in Verbindung mit 2 der Betrieb der im vorangegangenen
beschriebenen bereits bekannten CAS-Verzögerungssteuerschaltung erklärt. 5 zeigt
ein erstes CAS-Verzögerungs-Zeitdiagramm, 6 ein
zweites, 7 ein drittes und 8 ein
viertes CAS-Verzögerungs-Zeitdiagramm.
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Beim
Lesen des SDRAMs verstärken
die Hauptverstärkungseinheiten
MA0i-MA0j, MA1i-MA1j, MA2i-MA2j und MA3i-MA3j in einer ausgewählten Bank
die in der Bank enthaltenen Daten, und stellen diese auf jeweiligen
Datenbusleitungen DATAi-DATAj bereit. In diesem Fall werden von
den Hauptverstärkungseinheiten
MA0i-MA0j, MA1i-MA1j, MA2i-MA2j und MA3i-MA3j in den nicht ausgewählten Bänken hohe
Impedanzen bereitgestellt. Über
Taktanschlüsse
wird von außen
ein externes Taktsignal an das QCLK-Puffer des SDRAMs angelegt,
wobei das QCLK-Puffer
aus dem externen Taktsignal ein internes Taktsignal. QCLK bildet
und bereitstellt. Das derart bereitgestellte QCLK-Taktsignal und
die über
jeweilige Datenbusleitungen DATAi-DATAj bereitgestellten Daten werden
dann an jeweilige CAS-Verzögerungssteuerschaltungen
CLCCi-CLCCj weitergereicht. An jeder dieser CAS-Verzögerungssteuerschaltungen
CLCCi-CLCCj liegen Signale LE2, LE3, LE4, LE12 und LE34 an, die
durch einen CAS-Verzögerungsmoduseinstellung
des SDRAMs eingestellt und vom Modusregister bereitgestellt werden.
Beim ersten und zweiten CAS-Verzögerungsbetrieb,
ist das Signal LE12 auf "high" und das Signal LE34
auf "low". Sind dagegen der
dritte und vierte CAS-Verzögerungsbetrieb
eingestellt, ist das Signal LE12 auf "low" und
das Signal LE34 auf "high". Die Signale LE2,
LE3 und LE4 sind beim Betrieb mit der ersten CAS-Verzögerung
alle auf "low" gesetzt, und beim Betrieb
mit der zweiten, dritten und vierten CAS-Verzögerung jeweils auf "high". In den anderen
Fällen werden
die Signale LE2, LE3 und LE4 auf "low" gehalten.
Die Steuerschaltungseinheit 1 empfängt das QCLK-Taktsignal und
stellt die Steuersignale con1, con2 und con3 bereit, wie in 2 gezeigt.
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Im
folgenden wird der Betrieb mit jeder der CAS-Verzögerungen
erklärt.
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Unter
Bezugnahme auf 5 erfolgt die Beschreibung des
Betriebs mit der ersten CAS-Verzögerung.
Wenn bei der ersten CAS-Verzögerung
die Signale LE2, LE3, LE4 und LE34 auf "low" sind
und das Signal LE12 auf "high" ist, und die Steuerschaltungseinheit 1 in
Antwort auf die Signale LE2, LE3 und LE4 die Steuersignale con1,
con2 und con3 im Zustand "low" bereitstellen, werden
den ersten, zweiten und dritten Haltemitteln 2, 3 und 4 keine
Daten zur Verfügung
gestellt. Lediglich den vierten Haltemitteln 5 sind Daten
bereitgestellt, jedoch werden diese durchgelassen, da das Steuersignal
con1 und das Signal LE12 auf "low" sind. Da das Signal
LE12 auf "low" ist, reicht die
Datenwegauswahleinheit 6, die Daten von den vierten Haltemitteln 5 über das zweite Übertragungsgatter 6c an
das Datenausgangspuffer weiter. Folglich werden ab einem Lesebefehl
die Daten innerhalb eines Taktzyklus weitergereicht, also aus dem
SDRAM ausgelesen.
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Bezugnehmend
auf 6 erfolgt die Beschreibung des Betriebs mit der
zweiten CAS-Verzögerung.
Bei der zweiten CAS-Verzögerung
sind die Signale LE2 und LE12 auf "high",
und die Signale LE3, LE4 und LE34 auf "low".
Wie in 6 gezeigt, wird der Lesebefehl erhalten und dann
nach einem Takt CLK das QCLK-Taktsignal erzeugt. Die Steuerschaltungseinheit 1 stellt
ein zum QCLK-Taktsignal invertiertes Signal als Steuersignal con1
bereit, wobei die Steuersignale con2 und con3 aufgrund der Signalzustände von
LE2, LE3 und LE4 auf "low" gehalten werden.
Da auch LE34 auf "low" ist, werden ähnlich wie
beim Betrieb mit der ersten CAS-Verzögerung nur den vierten Haltemitteln 5 Daten
zur Verfügung
gestellt. Da LE12 jetzt aber auf "high" ist
und das von der Steuerschaltungseinheit 1 bereitgestellte Steuersignal
con1 sich korrespondierend zum internen an der Steuerschaltungseinheit 1 anliegenden QCLK-Taktsignal ändert, werden
die an den vierten Haltemitteln 5 bereitgestellten Daten
im Gegensatz zum Betrieb mit der ersten CAS-Verzögerung nicht kontinuierlich
an das in der Datenwegauswahleinheit 6 enthaltene zweite Übertragungsgatter 6c durchgereicht,
sondern in diesem Fall geben die vierten Haltemittel 5 darin
gehaltene Daten erst frei, wenn das Steuersignal con1 den Zustand "low" annimmt, und halten
die Daten wenn das Steuersignal con1 auf "high" ist,
und zwar einen Zyklus lang, bis das Steuersignal con1 erneut in
den "low"-Zustand geht. Da das Steuersignal con1
erst nach einem Taktzyklus von CLK ab dem Empfang des Lesebefehls
erzeugt wird, werden Daten vom SDRAM innerhalb von zwei Taktzyklen
bereitgestellt.
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Unter
Bezugnahme auf 7 erfolgt eine Beschreibung
des Betriebs mit der dritten CAS-Verzögerung. In diesem Fall sind
die Signale LE34 und LE3 auf "high", und die Signale
LE12, LE2 und LE4 auf "low". Da das an der Datenwegauswahleinheit 6 anliegende
Signal LE12 auf "low" ist, werden das
darin enthaltene zweite Übertragungsgatter 6c und
folglich auch die vierten Haltemittel 5 ausgeschalten.
Da das Signal LE34 auf "high" ist, ist jetzt eine
Verwendung der ersten, zweiten und dritten Haltemittel 2, 3 und 4,
sowie eine Verwendung des ersten Übertragungsgatters 6b in
der Datenwegauswahleinheit 6 möglich. Die Steuerschaltungseinheit 1 hält in Antwort
auf die Signale LE2, LE3 und LE4 das Steuersignal con3 auf "low" und die Steuersignale
con1 und con2 auf "high". Nach einer ersten steigenden
Flanke des Taktsignals QCLK wechselt das Steuersignal con1 seinen
Zustand von "high" nach "low", und nach einer
Zeitperiode wieder von "low" nach "high". Nach einer ersten
fallenden Flanke des Taktsignals QCLK wechselt das Steuersignal
con2 seinen Zustand von "high" nach "low", und nach einer
Zeitperiode wieder von "low" nach "high". Bei einer zweiten
steigenden Flanke des Taktsignals QCLK wiederholen die Steuersignale
con1 und con2 die oben beschriebenen Zustandsänderungen kontinuierlich. Wenn
das Steuersignal con3 auf "low" gehalten wird, können Daten die
ersten Haltemittel 2 passieren und den zweiten Haltemitteln 3 bereitgestellt
werden. Wenn das Steuersignal con2 nach "low" wechselt,
passieren die Daten die zweiten Haltemittel 3 und werden
den dritten Haltemitteln 4 bereitgestellt. Da das Steuersignal con2
wieder in den Zustand "high" wechselt, halten die
zweiten Haltemittel 3 die den dritten Haltemitteln 4 bereitgestellten
Daten, bis das Steuersignal con2 wieder auf "low" wechselt.
Wenn das Steuersignal con1 zum zweiten Mal auf "low" geht,
stellen die dritten Haltemittel 4 die Daten dem Datenausgangspuffer
zur Verfügung.
Wenn das Steuersignal con1 erneut in den Zustand "high" wechselt, werden
die an den dritten Haltemitteln 4 bereitgestellten Daten
bis zum nächsten
Zyklus gehalten. Letztendlich werden ab dem Lesebefehl die Daten
innerhalb von drei Taktzyklen aus dem SDRAM ausgelesen.
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Im
Falle des Betriebs mit der vierten CAS-Verzögerung sind, ähnlich wie
beim dritten CAS-Verzögerungsbetrieb,
die Signale LE34 und LE4 auf "high", um eine Verwendung
der ersten, zweiten und dritten Haltemittel 2, 3 und 4 sowie
des ersten Übertragungsgatters 6b in
der Datenwegauswahleinheit 6 zu ermöglichen, so daß die Steuerschaltungseinheit 1 die
Steuersignale con1, con2 und con3 bereitstellt. Wenn jeweilige Steuersignale den
Zustand "low" einnehmen, schalten
die ersten Haltemittel 2 die gespeicherten (gehaltenen)
Daten an die zweiten Haltemittel 3, die zweiten Haltemittel 3 die
darin gehaltenen Daten an die dritten Haltemittel 4 durch,
und die dritten Haltemittel 4 stellen die Daten dem Datenausgangspuffer
zur Verfügung.
Wenn jeweilige Steuersignale con1 con2 und con3 vom Zustand "low" in den Zustand "high" wechseln, halten die
entsprechenden Haltemittel 2, 3 und 4 die
an ihnen jeweils bereitgestellten Daten. Letztendlich können ab
dem Lesebefehl die Daten innerhalb von vier Taktzyklen aus dem SDRAM
ausgelesen werden.
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Die
obengenannte bereits bekannte CAS-Verzögerungssteuerschaltung für ein SDRAM weist
jedoch folgende Probleme auf. Erstens verursacht die Anordnung der
bereits bekannten CAS-Verzögerungssteuerschaltungen
auf der rechten Seite eines Chips korrespondierend zu den DQ-Blöcken eine
QCLK-Taktsignalunsymmetrie zwischen den benachbart zum Taktpuffer
angeordneten CAS-Verzögerungssteuerschaltungen
CLCC und den vom Taktpuffer weiter weg angeordneten CAS-Verzögerungssteuerschaltungen
CLCC.
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Zweitens
wird der Datenverzerrungsgrad zwischen dem Lesen der ersten und
zweiten Bank BANK0, BANK und dem Lesen der dritten und vierten Bank
BANK2, BANK3 größer. 9 zeigt
ein Datenausgabezeitdiagramm für
den Fall, daß beim
Betrieb mit einer bereits bekannten CAS-Verzögerung
keine QCLK Taktsignal- und Datenunsymmetrien auftreten. 10 zeigt
ein Datenausgabezeitdiagramm für
den Fall, daß beim
Betrieb mit einer bereits bekannten CAS-Verzögerung QCLK Taktsignal- und Datenunsymmetrien
auftreten, wobei tCK einen Taktzyklus, tS eine CAS-Verzögerungs-Halteeinstellzeit,
tH eine CAS-Verzögerungshaltezeit,
skew 1 eine Taktunsymmetrie in jeder CAS-Verzögerungssteuerschaltung und
skew 2 eine Datenunsymmetrie für
jede Bank kennzeichnen. Falls keine QCLK Taktsignal- und Datenunsymmetrien
auftreten, erlaubt ein CAS-Verzögerungsbetrieb
ein hinreichendes Halten der Daten, wohin gegen bei vorhanden QCLK
Taktsignal- und Datenunsymmetrien der CAS-Verzögerungsbetrieb keine
hinreichenden Werte mehr für
tS und tH ermöglicht.
Insbesondere wird der CAS-Verzögerungsbetrieb
bei hohen Frequenzen schwierig, da die Auswirkungen der QCLK Taktsignal-
und Datenunsymmetrien um so größer sind,
je größer die
Frequenz ist. Dies liegt daran, daß der Taktzyklus um so kürzer ist, je
höher die
Frequenz ist.
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Die
US 5,802,005 beschreibt
eine 4-Bit-Vorzugriffs-Spaltenauswählarchitektur für einen SDRAM.
Hierbei weist eine integrierte Halbleiterschaltung
16 Speicherzellenfelder
auf, die in einer 4×4-Matrix
angeordnet sind. Die Reihen der Speicherzellenfelder werden zu vier
Bänken
zusammengefasst, wobei eine der vier Bänke durch zwei Bankadressen
ausgewählt
wird, die zusammen mit den Reihen- und Spaltenadresssignalen an
dem SDRAM angelegt werden. Hierbei ist eine wichtiger Aspekt, das
Datenbits von jedem Datenwort in der gleichen relativen Lage in
jeder der Bänke
gespeichert werden.
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Aufgabe
der Erfindung ist die Bereitstellung eines SDRAMs, das auch bei hohen
Taktfrequenzen einen zuverlässigen
Betrieb ermöglicht
und die obengenannten Nachteile im wesentlichen nicht aufweist, sowie
die Bereitstellung einer CAS-Verzögerungssteuerschaltung für ein derartiges
SDRAM, mit der die den CAS-Verzögerungssteuerschaltungen
zugeführten
QCLK Taktsignal- und Datenunsymmetrien minimiert werden können.
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Die
Lösung
der gestellten Aufgabe ist den Patentansprüchen 1 und 4 zu entnehmen.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen 2,
3 und 5 dargestellt.
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Das
erfindungsgemäße SDRAM
enthält
eine Mehrzahl von Bänken,
die jeweils n Hauptverstärkungseinheiten
aufweisen; einen Datenbus mit n Datenbusleitungen, die zwischen
der Mehrzahl der Bänke
angeordnet sind und von jeweiligen Hauptverstärkungseinheiten gemeinsam verwendet
werden; n CAS-Verzögerungssteuerschaltungen,
die konzentriert zentral zu den Datenbusleitungen angeordnet und
diesen eins zu eins zugeordnet sind; n DQ-Blöcke, die mit den Ausgängen der
jeweiligen CAS-Verzögerungssteuerschaltungen
verbunden sind, wobei die Verbindungsleitungen unterschiedliche
Längen aufweisen;
und ein Taktpuffer, um an die CAS-Verzögerungssteuerschaltungen ein
Taktsignal anzulegen.
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Jeder
der DQ-Blöcke
enthält
ein Datenpuffer und einen Ausgangsanschluß, und ist dort angeordnet,
wo sich der Datenausgangsanschluß befindet, wobei die CAS-Verzögerungssteuerschaltungen
ungeachtet der Plazierung der DQ-Blöcke konzentriert zentral zu
den Datenbusleitungen an einer Stelle ausgebildet sind, die zu jeder
der Bänke
gleich beabstandet ist. Dabei ist eine i-te Verzögerungssteuerschaltung derart
zentral zu einer i-ten Datenbusleitung angeordnet, dass die i-te
Verzögerungssteuerschaltung
zu einer i-ten Hauptverstärkungseinheit
einer jeden Bank gleich beabstandet ist. Auf diese Weise werden
Taktunsymmetrien und Datenverzerrungen, wie sie insbesondere bei
hohen Betriebsfrequenzen auftreten, minimiert.
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Die
erfindungsgemäße CAS-Verzögerungssteuerschaltung
enthält
eine Steuerschaltungseinheit, die geeignet ist ein Taktsignal QCLK
zur Regelung der Datenausgabe und von einem Modusregister des SDRAMs
bereitgestellte Steuersignale LE2, LE3 und LE4 zu empfangen, um
Steuersignale con1, con2 und con3 zur Verfügung zu stellen; ein UND-Gatter, um ein CAS-Verzögerungssteuersignal LE34
und Daten von dem SDRAM einer logischen UND-Operation zu unterziehen;
erste Haltemittel, um in Antwort auf das Steuersignal con3 von der
Steuerschaltungseinheit Daten vom UND-Gatter durchzulassen oder
zu halten; ein NICHT-UND-Gatter,
um das Steuersignal LE12 und die Daten vom SDRAM einer logischen
NICHT-UND-Operation zu unterziehen; Multiplex-Haltemittel 23,
um in Antwort auf das Steuersignal con2 von der Steuereinheit 1 Daten
von den ersten Haltemitteln oder Daten von dem NICHT-ODER-Gatter
durchzulassen oder zu halten; und zweite Haltemittel, um Daten von
den Multiplex-Haltemitteln an ein Datenausgangspuffer durchzulassen
oder die Daten in Antwort auf das Steuersignal con1 von der Steuerschaltungseinheit
zu halten.
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Die
Multiplex-Haltemittel enthalten einen Inverter zur Invertierung
des Steuersignals con2 von der Steuerschaltungseinheit; einen ersten
getakteten Inverter, um in Antwort auf ein Signal von dem Inverter
und das Steuersignal con2 Daten D1 von den ersten Haltemitteln zu
invertieren und entweder durchzulassen oder zu blockieren; ein NICHT-UND-Gatter, um
die Daten vom ersten getakteten Inverter und Daten D2 vom NICHT-UND-Gatter einer
logischen Operation zu unterziehen und das Ergebnis einem Ausgangspuffer
bereitzustellen; und einen zweiten getakteten Inverter um in Antwort
auf das Signal von dem Inverter und in Antwort auf das Steuersignal con2
Daten von dem NICHT-UND-Gatter zu invertieren und zu halten.
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Es
ist selbstverständlich,
daß sowohl
die vorangegangene allgemeine Beschreibung als auch die folgende
detaillierte Beschreibung beispielhaft sind und lediglich dazu dienen
die in den Patentansprüchen
beanspruchte Erfindung zu erklären.
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Im
folgenden wird die Erfindung unter Bezugnahme auf die beigefügten Zeichnungen
näher beschrieben.
Es zeigen:
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1 eine
Anordnung bereits bekannter CAS-Verzögerungssteuerschaltungen
in einem SDRAM;
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2 einen
detaillierten Aufbau der bereits bekannten CAS-Verzögerungssteuerschaltung
nach 1;
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3 eine
Ausführungsform
der Haltemittel nach 2;
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4 eine
Ausführungsform
des getakteten Inverters nach 3;
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5 ein
Zeitdiagramm eines bereits bekannten ersten CAS-Verzögerungsbetriebs;
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6 ein
Zeitdiagramm eines bereits bekannten zweiten CAS-Verzögerungsbetriebs;
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7 ein
Zeitdiagramm eines bereits bekannten dritten CAS-Verzögerungsbetriebs;
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8 ein
Zeitdiagramm eines bereits bekannten vierten CAS-Verzögerungsbetriebs;
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9 ein
Zeitdiagramm einer Datenausgabe für den Fall, daß keine
QCLK Taktsignal- und Datenunsymmetrien beim Betrieb mit der bereits
bekannten CAS-Verzögerungssteuerschaltung
auftreten;
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10 ein
Zeitdiagramm einer Datenausgabe für den Fall, daß QCLK Taktsignal-
und Datenunsymmetrien beim Betrieb mit der bereits bekannten CAS-Verzögerungssteuerschaltung
auftreten;
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11 eine
Anordnung von CAS-Verzögerungssteuerschaltungen
in einem SDRAM gemäß einem
ersten Ausführungsbeispiel
der Erfindung;
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12 eine
Ausführungsform
der CAS-Verzögerungssteuerschaltung
gemäß dem bevorzugten Ausführungsbeispiel
der Erfindung; und
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13 eine
detaillierte Schaltung von Haltemitteln gemäß dem bevorzugten Ausführungsbeispiel
der Erfindung.
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Die 1 bis 10,
die den Stand der Technik beschreiben, sind bereits in der Beschreibungseinleitung
detailliert erläutert
worden.
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11 zeigt
ein SDRAM gemäß der Erfindung
mit vier Bänken
BANK0, BANK1, BANK2 und BANK3, wobei jede Bank n Hauptverstärkungseinheiten
MA0i-MA0j, MA1i-MA1j, MA2i-MA2j und MA3i-MA3j aufweist, die als
sekundäre
Verstärkerschaltungen
ausgebildet sind. Zwischen der ersten Bank BANK0 und der zweiten
Bank BANK1 sowie zwischen der dritten Bank BANK2 und der vierten BANK3
sind n Datenbusleitungen angeordnet, wobei sich die Hauptverstärkungseinheiten
MA0i-MA0j, MA1i-MA1j, MA2i-MA2j und MA3i-MA3j jeder Bank jeweils
diejenigen Datenbusleitungen DATAi-DATAj mit der gleichen Nummer
teilen. Da die Anordnungen der Ein-/Ausgabepins fest ist, sind an
bestimmten Stellen n DQ-Blöcke
DQi-DQj angeordnet, die jeweils ein Datenausgangspuffer und einen
Ein-/Ausgabeanschluß enthalten.
Die n CAS-Verzögerungssteuerschaltungen
CLCCi-CLCCj, die den jeweiligen Datenbusleitungen eins zu eins zugeordnet
sind, sind konzentriert zentral zu den Datenbusleitungen angeordnet.
Somit teilen sich i-te CAS-Verzögerungssteuerschaltungen
eine i-te Datenbusleitung, und zwar an einer Stelle, die zentral
zwischen der ersten und zweiten Bank und der dritten und vierten
Bank liegt. Die CAS-Verzögerungssteuerschaltungen
CLCCi-CLCCj sind
derart angeordnet, daß die
Verbindungsleitungen von den Ausgänge der CAS-Verzögerungssteuerschaltungen
CLCCi-CLCCj zu jeweiligen DQ-Blöcken
DQi-DQj unterschiedlich lang ausgebildet sind. Ferner ist ein QCLK-Puffer
benachbart zu einem Taktanschluß angeordnet,
um den CAS-Verzögerungssteuerschaltungen
CLCCi-CLCCj ein Taktsignal bereitzustellen, wobei das vom QCLK-Puffer
bereitgestellte Taktsignal QCLK über Verbindungsleitungen
mit jeweiligen CAS-Verzögerungssteuerschaltungen
CLCCi-CLCCj verbunden ist. Das QCLK-Puffer und der benachbart dazu ausgebildete
Taktanschluß können zentral
auf dem SDRAM ausgebildet und vorzugsweise zu den Bänken des
SDRAMs und/oder den Hauptverstärkungseinheiten
der Bänke
gleich beabstandet sein.
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12 zeigt
eine Ausführungsform
einer CAS-Verzögerungssteuerschaltung
nach 11. Die CAS-Verzögerungssteuerschaltung gemäß dem bevorzugten
Ausführungsbeispiel
der Erfindung enthält
eine Steuerschaltungseinheit 21 für den Empfang des Taktsignals
QCLK, um die Datenausgabe zu regeln. An der Steuerschaltungseinheit 21 liegen
ferner Steuersignale LE2, LE3 und LE4 an, die von einem Modusregister
des SDRAMs bereitgestellt sind, um Steuersignale con1, con2 und
con3 zur Steuerung jeweiliger Haltemittel zur Verfügung zu
stellen. Die in 12 gezeigte CAS-Verzögerungssteuerschaltung
enthält
ferner ein UND-Gatter 25, an dessen einem Eingang ein vom
Modusregister des SDRAMs bereitgestelltes CAS-Verzögerungssignal LE34
und an dessen anderem Eingang Daten vom SDRAM anliegen. Mit dem
Ausgang des UND-Gatters 25 sind erste Haltemittel 22 verbunden,
um in Antwort auf das ebenfalls an den ersten Haltemitteln 22 anliegende
und von der Steuerschaltungseinheit 21 bereitgestellte
Steuersignal con3 Daten vom UND-Gatter 25 durchzulassen
oder zu halten. Die CAS-Verzögerungssteuerschaltung
enthält
weiter ein NICHT-UND-Gatter 26, um ein vom Modusregister SDRAMs
bereitgestelltes CAS-Verzögerungssignal LE12
und Daten vom SDRAM einer logischen NICHT-UND-Operation zu unterziehen;
Multiplex-Haltemittel 23,
um in Antwort auf das an den Multiplex-Haltemitteln 23 anliegende
und von der Steuerschaltungseinheit 21 bereitgestellte
Steuersignal con2 Daten von den ersten Verzögerungsmitteln 22 oder
Daten vom NICHT-UND-Gatter 26 durchzulassen oder zu halten;
und zweite Haltemittel 24, um in Antwort auf das an den
zweiten Haltemitteln 24 anliegende und von der Steuerschaltungseinheit 21 bereitgestellte
Steuersignal con1 Daten von den Multiplex-Haltemitteln 23 an
ein Datenausgangspuffer durchzulassen oder halten.
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13 zeigt
eine Schaltung der in 12 gezeigten Multiplex-Haltemittel 23.
Die Multiplex-Haltemittel 23 enthalten einen Inverter 27,
um das Steuersignal con2 von der Steuerschaltungseinheit 21 zu invertieren,
einen ersten getakteten Inverter 28, um Daten D1 von den
ersten Haltemitteln 22 in Antwort auf ein Signal vom Inverter 27 und
in Antwort auf das Steuersignal con2 zu invertieren und entweder durchzulassen
oder zu halten; ein NICHT-UND-Gatter 30, um Daten vom ersten
getakteten Inverter 28 und Daten D2 vom NICHT-UND-Gatter 26 einer
logischen NICHT-UND-Operation zu unterziehen und das Ergebnis einem
Ausgangspuffer bereitzustellen; und einen zweiten getakteten Inverter 29,
um in Antwort auf das Signal vom Inverter 27 und in Antwort auf
das Steuersignal con2 Daten vom NICHT-UND-Gatter 30 zu
invertieren und zu halten.
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Im
folgenden wird der Betrieb der obengenannten CAS-Verzögerungssteuerschaltung
genauer erklärt.
Die Steuersignale con1, con2 und con3 von der Steuerschaltungseinheit 21 und
die Steuersignale LE2, LE3, LE4, LE12 und LE34 vom Modusregister
des SDRAMs sind die gleichen wie beim Stand der Technik, mit der
Ausnahme, daß beim
Betrieb mit der ersten und zweiten CAS-Verzögerung die Daten über das
NICHT-UND-Gatter 26 am Eingangsanschluß D2 der Multiplex-Haltemittel 23 bereitgestellt werden,
und dieser Signalpfand beim Betrieb mit der dritten und vierten
CAS-Verzögerung deaktiviert
ist.
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Beim
ersten CAS-Verzögerungsbetrieb
sind die Signale LE2, LE3, LE4 und LE34 auf "low" und das
Signal LE12 auf "high". In Antwort auf
die Signale LE2, LE3 und LE4 stellt die Steuerschaltungseinheit 21 alle
Steuersignale con1, con2 und con3 im Zustand "low" bereit.
Das UND-Gatter 25 stellt unabhängig von den an seinem Eingang
anliegenden Daten ein "low"-Signal an seinem Ausgang bereit. Entsprechend
werden die Daten im SDRAM durch das NICHT-UND-Gatter 26 invertiert
und dem D2 Eingang der Multiplex-Haltemittel 23 zur Verfügung gestellt.
Da sich die Steuersignale con2 und con1 von der Steuerschaltungseinheit 21 auf "low" befinden, werden
die am D2 Eingang der Multiplex-Haltemittel 23 anliegenden
Daten durch die Multiplex-Haltemittel 23 und die zweiten
Haltemittel 24 an das Datenausgangspuffer durchgereicht.
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Beim
Betrieb im zweiten CAS-Verzögerungsbetrieb
sind die vom Modusregister bereitgestellten Steuersignale LE2 und
LE12 auf "high" und die Steuersignale
LE3, LE4 und LE34 auf "low" gesetzt. Das QCLK-Taktsignal wird vom
Empfang eines Lesebefehls aus betrachtet erst nach einem Taktzyklus
erzeugt. Die Steuerschaltungseinheit 21 liefert als Steuersignal
con1 ein invertiertes Taktsignal QCLK und hält die Steuersignale con3 und
con2 auf dem Zustand "low". Da das Steuersignal
LE34 auf "low" und das Steuersignal
LE12 auf "high" ist, werden ähnlich wie
beim ersten CAS-Verzögerungsbetrieb Daten
vom SDRAM durch die Multiplex-Haltemittel 23 und die zweiten
Haltemittel 24 an das Datenausgangspuffer weitergereicht.
In diesem Fall geben die zweiten Haltemittel 24 die darin
gehaltene Daten aber erst frei, wenn das Steuersignal con1 auf "low" geht, so daß die Daten
einen Taktzyklus lang gehalten werden, wenn das Steuersignal con1
den Zustand "high" einnimmt, und zwar
solange, bis das Steuersignal con1 wieder auf "low" geht.
Da ab dem Lesebefehl das Steuersignal con1 erst nach einem Taktzyklus
erzeugt wird, werden Daten innerhalb von zwei Taktzyklen aus dem
SDRAM ausgelesen.
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Beim
dritten CAS-Verzögerungsbetrieb
sind die Steuersignale LE34 und LE3 auf "high" und
die Steuersignale LE12, LE2 und LE4 auf "low" gesetzt. Da
das Signal LE12 auf "low" ist, ist das NICHT-UND-Gatter 26 abgeschaltet.
Da das Signal LE34 auf "high" ist, ist jetzt eine
Verwendung der ersten und zweiten Haltemittel 22 und 24 sowie
eine Verwendung des D1-Anschlusses der Multiplex-Haltemittel 23 möglich. Die
Steuerschaltungseinheit 21 hält in Antwort auf die Steuersignale
LE2, LE3 und LE4 das Steuersignal con3 auf "low" und
die Steuersignale con1 und con2 auf "high",
so daß das
Steuersignal con1 nach einer ersten steigenden Flanke des Taktsignals
QCLK von "high" auf "low" wechselt und nach
einer Zeitperiode wieder von "low" nach "high". Das Steuersignal
con2 wechselt bei einer ersten fallenden Flanke des Taktsignals
QCLK vom Zustand "high" in den Zustand "low" und nach einer Zeitperiode
wieder vom Zustand "low" in den Zustand "high". Die Steuersignale
con1 und con2 wiederholen das obengenannten Verhalten kontinuierlich
bei einer zweiten steigenden Flanke. Da das Steuersignal con3 auf "low" gehalten wird, werden
die Daten durch die ersten Haltemittel 22 dem D1-Anschluß der Multiplex-Haltemittel 23 bereitgestellt.
Wenn das Steuersignal con2 in den Zustand "low" wechselt,
werden die Daten durch die Multiplex-Haltemittel 23 den zweiten
Haltemitteln 24 zur Verfügung gestellt. Wenn das Steuersignal
con2 wieder in den Zustand "high" wechselt, halten
die Multiplex-Haltemittel 23 die den zweiten Haltemitteln 24 bereitgestellten
Daten, bis das Steuersignal con2 wieder den Zustand "low" einnimmt.
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Wenn
das Steuersignal con1 zum zweiten Mal wieder den Zustand "low" einnimmt, stellen
die zweiten Haltemittel 24 die Daten dem Datenausgangspuffer
zur Verfügung,
und wenn das Steuersignal con1 wieder in den Zustand "high" wechselt, halten
die zweiten Haltemittel 24 die darin gehaltenen Daten bis
zum nächsten
Taktzyklus, bis das Steuersignal das nächste Mal in den Zustand "low" wechselt.
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Beim
vierten CAS-Verzögerungsbetrieb
sind ähnlich
wie beim dritten CAS-Verzögerungsbetrieb die
Signale LE34 und LE4 auf "high" gesetzt, so daß die ersten
und zweiten Haltemittel 22 und 24 sowie der Anschluß D1 der
Multiplex-Haltemittel 23 verwendet werden können. Die
Steuerschaltungseinheit 21 stellt wiederum die Steuersignale
con1, con2 und con3 zur Verfügung.
Wenn ein entsprechendes Steuersignal in den Zustand "low" wechselt, stellen
die ersten Haltemittel 22 gehaltene Daten dem Anschluß D1 der
Multiplex-Haltemittel 23, die Multiplex-Haltemittel 23 wiederum
den zweiten Haltemitteln 24 und die zweiten Haltemittel 24 dem
Datenausgangspuffer zur Verfügung,
wobei die Daten jeweils gehalten werden, wenn ein entsprechendes
Steuersignal vom Zustand "low" in den Zustand "high" wechselt.
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Die
erfindungsgemäße CAS-Verzögerungssteuerschaltung
und eine Anordnung derselben in einem erfindungsgemäßen SDRAM,
wie oben beschrieben, weist folgende Vorteile auf. Die konzentrierte
Anordnung der CAS-Verzögerungssteuerschaltungen
in der Chipmitte ermöglicht
die Eliminierung von QCLK-Taktsignalunsymmetrien zwischen den CAS-Verzögerungssteuerschaltungen
sowie eine Reduzierung von Datenunsymmetrien (Datenverzerrungen)
zwischen den Bänken.
Die Reduzierung der Takt- und Datenunsymmetrien ermöglicht wiederum einen
verbesserten Betrieb eines SDRAMs bei höheren Frequenzen.