JPH03222192A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えば、複数
のランダムアクセスメモリとゲートアレイとを備えた論
理機能付メモリ等に利用して特に有効な技術に関するも
のである。

〔従来の技術〕

マクロセルとして形成される複数のランダムアクセスメ
モリと、これらのランダムアクセスメモリの入出力デー
タに所定の演算処理を施す演□算ユニット等を構成する
ためのゲートアレイとを備えた論理機能付メモリがある
。

論理機能付メモリについては、例えば、１９８９年２月
１５日付「アイ−ニス・ニス・シー・シー　（Ｉ　５Ｓ
ＣＣ：　Ｉｎｔｅｒｎａｔｉｏｎａｌ　　５ｏｌｉｄ−
３ｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃ
ｅ　）ダイジェスト　オフ　テクニカル　ペーパーズ（
Ｄｉｇｅｓｔ　Ｏｆ　Ｔｅｃｈｎｊｃａｌ　　Ｐａｐｅ
ｒｓ　）　５ＥＳＳＩＯＮ　２　Ｊの第２６頁〜第２７
頁に記載されている。

〔発明が解決しようとする課題〕

本願発明者等は、この発明に先立って、第７図に示され
るような論理機能付メモリを考えた。

第７図において、論理機能付メモリは、バイポーラ・Ｃ
ＭＯ５型ＲＡＭ　（ランダムアクセスメモリ）からなる
８個のランダムアクセスメモリＲＡＭ０−ＲＡＭ７と、
例えばデータ照合回路のような所定の論理ユニットを効
率良く構成するためのゲートアレイＧＡとを備える。論
理機能付メモリは、外部から供給される６相の相補クロ
ック信号ＣＰ１〜−〇Ｐ６　（ここで、例えば非反転ク
ロック信号ＣＰＩと反転クロック信号ＣＰＩをあわせて
相補クロック信号ＣＰＩのように表す、以下、相補信号
について同様〉に従って同期動作される。

また、ランダムアクセスメモリＲＡＭ０〜ＲＡＭ７は、
このうち第１相の相補クロック信号ＣＰＩすなわち相補
内部クロック信号土１に従ってその動作タイミングが設
定され、所定の書き込みパルスに従って書き込み動作を
実行する。このため、論理機能付メモリは、上記相補ク
ロ７り信号ｃｐ１を相補内部クロック信号±１として各
ランダムアクセスメモリに中継分配するクロック分配回
路ＯＤＡと、この相補内部クロック信号１−１をもとに
相補書き込みパルスＪｊ−ｗを形成する書き込みパルス
発生回路ＷＰＧとを備え、上記相補クロック信号１１及
び相補書き込みパルス１ｗをもとに内部クロック信号φ
ｌＯ〜φ１７ならびに内部書き込みパルスφＷＯ〜φＷ
７を形成するクロックスイッチアンプＣ３Ａ０〜Ｃ３Ａ
７を備える。上記書き込みパルス発生回路ＷＰＧは、す
べてのランダムアクセスメモリＲＡＭ０−ＲＡＭ７に共
通に設けられ、これによって論理機能付メモリのチップ
面積及び消費電力の削減が図られる。

ところが、上記のような論理機能付メモリには次のよう
な問題点があることが明らかとなった。

すなわち、書き込みパルス発生回路ＷＰＧは、論理機能
付メモリが形成される半導体基板面の中央部に配置され
、ランダムアクセスメモリＲＡＭ０〜ＲＡＭ７との間に
比較的大きな距離をおいて配置される。このため、各ラ
ンダムアクセスメモリの動作タイミングを設定する相補
内部クロック信号土１と相補書き込みパルス１ｗとの間
にスキューが生じるとともに、各ランダムアクセスメモ
リの書き込みパルスφｗＯ〜φ↓７相互間にもスキュー
が生じ、相応して論理機能付メモリの書き込み動作の高
速化が制限される。

この発明の目的は、複数のランダムアクセスメモリを備
えかつ各ランダムアクセスメモリ間の書き込みパルスの
スキューを抑制した論理機能付メモリ等の半導体集積回
路装置を提供することにある。この発明の他の目的は、
複数のランダムアクセスメモリを備えた論理機能付メモ
リ等の書き込み動作の高速化を図ることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、複数のランダムアクセスメモリを備えた論理
機能付メモリ等に、クロ７り信号をＥＣＬＬ／ヘルのま
ま各ランダムアクセスメモリに中継分配しかつ各ランダ
ムアクセスメモリまでの距離のバラツキが最小となるべ
く半導体基板面の中央部に配置されるクロック分配回路
を設番チ、所定のクロック信号をもとにＭＯＳレベルの
内部クロック信号を形成するクロックスイッチアンプと
、上記内部クロック信号をもとに書き込み動作に必要な
所定の書き込みパルスを形成しかつその立ち上がりタイ
ミング及び信号振幅等を調整しうる書き込みパルス発生
回路を、各ランダムアクセスメモリに対応して個別に設
ける。

〔作　用〕

上記した手段によれば、内部クロック信号と書き込みパ
ルスとの間ならびに各ランダムアクセスメモリの書き込
みパルス相互間のスキューを抑制し、相応して論理機能
付メモリ等の書き込み動作を高速化することができる。

〔実施例〕

第１図には、この発明が適用された論理機能付メモリの
一実施例の基板配置図が示されている。

また、第２図には、第１図の論理機能付メモリのランダ
ムアクセスメモリＲＡＭ０に含まれるクロンクスインチ
アンブＣ３Ａ０及び書き込みパルス発生回路ＷＰＧＯの
一実施例の接続図が示され、第３図及び第４図には、ク
ロンクスイ、チアンブＣ３Ａ０及び書き込みパルス発生
回路ＷＰＧＯの一実施例の回路図がそれぞれ示されてい
る。さらに、第５図及び第６図には、第４図の書き込み
パルス発生回路ＷＰＧＯに含まれるバイポーラ・０ＭＯ
３（以下、単にＢｉ−０ＭＯ３と略称する）ナントゲー
ト回路ＮＡＩ及び０ＭＯ３（相補型ＭＯ３）ナントゲー
ト回路ＮＡ８の一実施例の回路図がそれぞれ示されてい
る。これらの図をもとに、この実施例の論理機能付メモ
リの構成と動作の概要ならびにその特徴について説明す
る。

なお、第３図ないし第６図の各回路素子ならびに第１図
及び第２図の各ブロックを構成する回路素子は、公知の
半導体集積回路の製造技術によって、特に制限されない
が、単結晶シリコンのような１個の半導体基板上におい
て形成される。以下の図において、そのチャンネル（バ
ックゲート〉部に矢印が付加されるＭＯＳＦＥＴはＰチ
ャンネル型であって、矢印の付加されないＮチャンネル
ＭＯＳ　Ｆ　ＥＴと区別して示される。また、図示され
るバイポーラトランジスタは、特に制限されないが、す
べてＮＰＮ型トランジスタである。

第１図において、この実施例の論理機能付メモリは、特
に制限されないが、マクロセルとして形成される８個の
ランダムアクセスメモリＲＡＭ０〜ＲＡＭ７と多数の標
準セルからなるゲートアレイＧＡとを備える。

このうち、ランダムアクセスメモリＲＡＭ０〜ＲＡＭ７
は、特に制限されないが、バイポーラ・ＣＭＯ５型ＲＡ
Ｍを基本として構成され、その内部信号レベルは、例え
ば５．Ｏｖを信号振幅とするＭＯＳレベルとされる。ラ
ンダムアクセスメモリＲＡＭ０〜ＲＡＭ７は、特に制限
されないが、第１図に示されるように、論理機陣付メモ
リが形成される半導体基板面の左辺及び右辺にそって、
４個ずつ対称的に配置される。

一方、ゲートアレイＧＡは、特に制限されないが、論理
ゲート回路やフリンプフロフブ回路等、バイポーラ・Ｃ
ＭＯ３型の標準量）Ｐ多数を含み、その信号レベルは、
同様に上記ＭＯＳレベルとされる。ゲートアレイＧＡは
、第１図に示されるように、ランダムアクセスメモリＲ
ＡＭ０〜ＲＡＭ３ならびにＲＡＭ４〜ＲＡＭ７の内側に
はさまれるように配置される。ゲートアレイＧＡは、こ
れらのランダムアクセスメモリと論理的に結合されるこ
とで、例えばデータ照合回路のような一つの演算ユニ７
トを構成する。

ところで、この実施例の論理機能付メモリは、特に制限
されないが、外部から供給されるＥＣＬレベルの相補ク
ロンク信号ＣＰＩ〜ＣＰ６に従って同期動作される。ま
た、ランダムアクセスメモリＲＡＭ０〜ＲＡＭ７は、こ
のうち第１相の相補クロック信号ＣＰＩに従って起動さ
れ、その動作タイミングが設定される。このため、論理
機能付メモリには、特に制限されないが、２個のクロッ
ク整形回路ｃｓｐｏ及びＣ３Ｐ１と１個のクロック分配
回路ＣＤＡとを含むクロ７り系回路が設けられる。また
、ゲートアレイＧＡには、クロック分配回路ＣＤＡから
供給されたＥＣＬレベルの相補内部クロ７り信号１１−
１６をＭＯＳレベルに変換する図示されないクロックス
イッチアンプが設けられ、ランダムアクセスメモリＲＡ
Ｍ０〜ＲＡＭ７には、同様なりロンクスイッチアンプＣ
８ＡＯ−Ｃ３Ａ７と、これらのクロックスイッチアンプ
から出力されるＭＯＳレベルの内部クロック信号１１０
〜１１７をもとに書き込みパルスφＷＯ〜φＷ７を形成
する書き込みパルス発生回路ＷＰＧＯ〜ＷＰＧ７とが個
別に設けられる。

クロック整形回路ｃｓｐｏ及びＣ３ＰＩは、特に制限さ
れないが、第１図に示されるように、半導体基板の上辺
及び下辺の中央にそれぞれ配置され、クロック分配回路
ＣＤＡは、各ランダムアクセスメモリとの距離のバラツ
キが最小となるべく半導体基板面の中央部に配置される
。クロックスイッチアンプＣ３ＡＯ−Ｃ３Ａ７ならびに
書き込みパルス発生回路ＷＰＧＯ〜ＷＰＧ７は、対応す
るランダムアクセスメモリＲＡＭ０〜ＲＡＭ７の入力側
にそれぞれ配置される。

ここで、クロック整形回路ｃｓｐｏ及びＣ３Ｐ１は、Ｅ
ＣＬ差動回路を基本として構成され、対応する相補クロ
ック信号ＣＰＩ−ＣＰ３ならびにＣＰ４〜ＣＰ６の立ち
上がりや信号振幅を調整することで、整形された相補内
部クロック信号１１〜ｉ３ならびに１４〜１６を形成す
る。これらの相補内部クロック信号は、上記相補クロッ
ク信号ＣＰＩ〜ＣＰ６と同様に、例えば０．８ｖを信号
振幅とするＥＣＬレベルとされ、対称的に配置されたほ
ぼ同長のクロック信号線を介してクロック分配回路ＣＤ
Ａに伝達される。

クロック分配回路ＯＤＡは、やはりＥＣＬ差動回路を基
本として構成され、クロック整形回路Ｃ３ＰＯ及びＣ３
Ｐ１から供給される相補内部クロック信号ｉ１〜ｉ６を
、論理機能付メモリの各部に中継分配する。このうち、
第１相の相補内部クロック信号Ｌ１は、前述のように、
ランダムアクセスメモリＲＡＭ０〜ＲＡＭ７の動作タイ
ミングの設定に供されることから、対称的に配置された
クロ７り信号線を介してクロックスイッチアンプＣ３Ａ
０〜Ｃ３Ａ３ならびにＣ３Ａ４〜Ｃ３ＡＴに伝達される
。

一方、各ランダムアクセスメモリに対応して設けられる
クロックスイッチアンプＣ３Ａ０〜Ｃ３Ａ７は、第２図
に示されるように、カレントスインチ回路Ｃ８及びレベ
ル変換回路ＬＣをそれぞれ備える。このうち、カレント
スイッチ回路Ｃ８の相補入力端子には、上記相補内部ク
ロック信号１１が供給され、その相補出力信号１１５は
、対応するレベル変換回路ＬＣの相補入力端子に供給さ
れる。レベル変換回路ＬＣの出力信号は、内部クロ７り
信号φ１０〜φ１７として、書き込みパルス発生回路Ｗ
ＰＧＯ〜ＷＰＧ７等、対応するランダムアクセスメモリ
の各部に分配供給される。書き込みパルス発生回路ＷＰ
ＧＯ〜ＷＰＧ７の出力信号は、書き込みパルスφＷＯ〜
φＷ７として、対応するランダムアクセスメモリの書き
込み回路にそれぞれ供給される。

ところで、クロックスイッチアンプＣ３Ａ０〜Ｃ５Ａ７
のカレントスイッチ回路Ｃ８は、特に制限されないが、
第３図に示されるように、一対の差動トランジスタＴＩ
及びＴ２を基本とする差動回路と、トランジスタＴ４及
びＴ５を基本とする一対のエミッタフォロア回路をそれ
ぞれ含む、また、レベル変換回路ＬＣは、トーテムポー
ル形態とされる一対のトランジスタＴ８及びＴ９と、そ
の前段に設けられたＣＭＯ３回路とをそれぞれ含む、こ
れにより、各クロックスイッチアンプに入力されたＥＣ
Ｌレベルの相補内部クロック信号１１は、カレントスイ
ッチ回路Ｃ８を介してＥＣＬレベルのまま伝達された後
、対応するレベル変換回路ＬＣによってＭＯＳレベルに
変換され、上記内部クロック信号φ１０〜φ１７となる
。

つまり、この実施例の論理機能付メモリでは、外部の図
示されないクロック発生装置からＥＣＬレベルで入力さ
れた相補クロック信号ＣＰＩは、各ランダムアクセスメ
モリとの距離のバラツキが最小となるべく半導体基板面
の中央部に配置されたクロック分配回路ＯＤＡを介して
、ＥＣＬレベルのままランダムアクセスメモリＲＡＭ０
〜ＲＡＭ７に中継分配され、これによって各ランダムア
クセスメモリの受信端における相補内部クロック信号Ｌ
１のスキニーが抑制される。

次に、書き込みパルス発生回路ＷＰＧＯ〜ＷＰＧ７は、
特に制限されないが、第４図の書き込みパルス発生回路
ＷＰＧＯに代表して示されるように、１２個のナントゲ
ート回路ＮＡｌ−ＮＡｌ２と５個のノアゲート回路ＮＯ
Ｉ〜ＮＯ５ならびに８個のインバータ回路Ｎ１−８８を
含む、このうち、ナントゲート回路ＮＡＩ〜ＮＡ８なら
びにノアゲート回路ＮＯＩ〜ＮＯ３は、特に制限されな
いが、第５図のナントゲート回路ＮＡＩに代表して示さ
れるように、Ｂｉ−ＣＭＯＳ回路形態とされ、その他の
ナントゲート回路及びノアゲート回路ならびにインバー
タ回路は、第６図のナントゲート回路ＮＡ８に代表して
示されるように、ＣＭＯ８回斃形態とされる。第４図で
は、ＢＬ−ＣＭＯＳ回路形態とされる論理ゲート回路の
出力端子側が、部分的に黒く塗りつぶされて示される。

なお、特に制限されないが、Ｂｉ−ＣＭＯＳ回路形態の
ナントゲート回路は、その一方の入力端子が回路の接地
電位に結合され、またＢｉ−ＣＭＯＳ回路形態のノアゲ
ート回路は、その一方の入力端子が回路の電源電圧に結
合されることで、それぞれインバータ回路として兼用さ
れる。以下、書き込みパルス発生回路ＷＰＧＯの場合を
例に、書き込みパルス発生回路ＷＰＧＯ〜ＷＰＧ７の構
成と動作の概要を説明する。

第４図において、対応するクロックスインチアンブＣ３
Ａ０から出力された内部クロック信号φ１０は、特に制
限されないが、ナントゲート回路ＮＡＩ及びノアゲート
回路ＮＯＩからなる遅延回路ＤＬＩを経た後、ナントゲ
ート回路ＮＡ２及びノアゲート回路ＮＯ２からなる遅延
回路ＤＬ２ならびにナントゲート回路ＮＡ４及びノアゲ
ート回路ＮＯ３からなる遅延回路ＤＬ３に順次伝達され
る。遅延回路ＤＬＩの出力信号は、特に制限されないが
、さらにナントゲート回路ＮＡ３によって内部制御信号
ＳＣＯと論理積がとられた後、ナントゲート回路ＮＡ７
の第３の入力端子に供給される。一方、遅延回路ＤＬ２
の出力信号は、ナントゲート回路ＮＡ５によって内部制
御信号ＳＣＩと論理積がとられた後、上記ナントゲート
回路ＮＡ７の第２の入力端子に供給される。同様に、遅
延回路ＤＬ３の出力信号は、ナントゲート回路ＮＡ６に
よって内部制御信号ＳＣ２と論理積がとられた後、上記
ナントゲート回路ＮＡ７の第１の入力端子に供給される
。これにより、内部クロック信号φ１０は、上記内部制
御信号ＳＣＯ〜ＳＣ２が択一的にハイレベルとされるこ
とでその遅延時間が選択的に切り換えられ、ナントゲー
ト回路ＮＡ７の出力信号すなわち内部信号φｎｌとなる
。後の説明から明らかなように、この遅延時間の切り換
えにより、書き込みパルスφＷＯの立ち上がりタイミン
グの微調整が実現される。

ナントゲート回路ＮＡ７の出力信号すなわち内部信号φ
ｎ１は、特に制限されないが、ノアゲート回路ＮＯ４及
びＮＯ５からなるランチ回路ＬＴのセント入力端子に供
給されるとともに、インバータ回路Ｎｌを経てナントゲ
ート回路ＮＡｌ２の第３の入力端子に供給される。上記
ラッチ回路ＬＴのリセット入力端子には、ナントゲート
回路ＮＡｌ２の出力信号のインバータ回路Ｎ８による反
転信号すなわち内部信号φｎ６が供給される。このため
、ランチ回路ＬＴは、内部信号φｎ１つまり内部クロッ
ク信号φ１がハイレベルとされることでセット状態とさ
れ、内部信号φｎ６がハイレベルとされることでリセッ
ト状態とされる。言うまでもなく、ラッチ回路ＬＴがセ
ット状態とされるとき、その反転出力信号すなわち内部
信号φｎ２はロウレベルとされ、非反転出力信号すなわ
ち内部信号φｎ３がハイレベルとされる。また、ラッチ
回路ＬＴがリセット状態とされるとき、内部信号φｎ２
がハイレベルとされ、代わって内部信号φｎ３がロウレ
ベルとされる。

ラッチ回路ＬＴの反転出力信号すなわち内部信号φｎ２
は、特に制限されないが、さらにナントゲート回路ＮＡ
８により反転された後、書き込みパルスφＷＯとされる
。これにより、書き込みパルスφｗＱは、ラッチ回路り
、Ｔがセント状態とされることでハイレベルとされ、リ
セット状態とされることでロウレベルに戻される。書き
込みパルスφＷＯは、特に制限されないが、所定のライ
トイネーブル信号に従ってゲート制御された後、対応す
るランダムアクセスメモリＲＡＭ０の書き込み回路に供
給される。

一方、ランチ回路ＬＴの非反転出力信号すなわち内部信
号φｎ３は、特に制限されないが、インバータ回路Ｎ２
及びＮ３からなる遅延回路ＤＬ４を経た後、インバータ
回路Ｎ４及びＮ５からなる遅延回路ＤＬ５ならびにイン
バータ回路Ｎ６及びＮ７からなる遅延回路ＤＬ６に順次
伝達される。

遅延回路ＤＬ４の出力信号すなわち内部信号φｎ４は、
上記ナントゲート回路ＮＡｌ２の第２の入力端子に供給
される。また、遅延回路ＤＬ５の出力信号は、ナントゲ
ート回路ＮＡ９により内部制御信号ＷＣＯと論理積がと
られた後、ナントゲート回路ＮＡＩＩの一方の入力端子
に供給され、遅延回路ＤＬ６の出力信号は、ナントゲー
ト回路ＮＡｌ０により内部制御信号ＷＣＩと論理積がと
られた後、上記ナントゲート回路ＮＡＩＬの他方の入力
端子に供給される。ナントゲート回路ＮＡｌ１の出力信
号すなわち内部信号φｎ５は、上記ナントゲート回路Ｎ
Ａｌ２の第１の入力端子に供給される。ナントゲート回
路ＮＡｌ２の出力信号は、前述のように、インバータ回
路Ｎ８により反転された後、内部信号φｎ６としてラン
チ回路ＬＴのリセット入力端子に供給される。

これらのことから、ナントゲート回路ＮＡｌ２の出力信
号のインバータ回路Ｎ８による反転信号すなわち内部信
号φｎ６は、内部信号φｎｌがロウレベルとされかつ内
部信号φｎ４及びφｎ５がともにハイレベルとされると
き、言い換えると、内部クロック信号φｌがハイレベル
とされることでランチ回路ＬＴがセント状態とされた後
、内部制御信号ＷＣＯ又はＷＣＩによって指定される所
定の遅延時間が経過しかつ内部クロック信号φ１がロウ
レベルに戻されたことを条件に、選択的にハイレベルと
される。そして、この内部信号φｎ６がハイレベルとさ
れることで、ランチ回路ＬＴがリセット状態とされ、こ
れによって書き込みパルス発生回路ＷＰＧＯが初期状態
に戻される。その結果、ランチ回路ＬＴのセントタイミ
ングすなわち内部信号φｎ１の立ち上がりは、書き込み
パルスφＷＯの立ち上がりタイミングを決定するものと
なる。また、ランチ回路ＬＴがセント状態とされてから
リセット状態とされるまでの時間は、書き込みパルス−
ＷＯのパルス幅を決定するものとなり、このパルス幅は
、内部制御信号ＷＣＯ又はＷＣｌが択一的にハイレベル
とされることで選択的に切り換えられるものとなる。言
うまでもなく、書き込みパルスの立ち上がりタイミング
及び信号振幅の切り換えは、書き込みパルス発生回路Ｗ
ＰＧＯ〜ＷＰＧ７のそれぞれにおいて独立して実現でき
、これによってランダムアクセスメモリＲＡＭ０〜ＲＡ
Ｍ７における書き込みパルスφＷＯ〜φＶ７のスキニー
が抑制される。その結果、相応して論理機能付メモリの
書き込み動作が高速化されるものとなる。

以上のように、この実施例の論理機能付メモリは、マク
ロセルとして形成される８個のランダムアクセスメモリ
ＲＡＭ０−ＲＡＭ７と、所定の演算ユニットを形成する
ためのゲートアレイＧＡとを備える。論理機能付メモリ
は、６相の相補クロンク信号旦Ｐｉ−旦Ｐ６に従って、
同期動作される。また、ランダムアクセスメモリＲＡＭ
０〜ＲＡＭ７は、このうち第１相の相補クロック信号旦
Ｐ１に従ってその動作タイミングが設定され、所定の書
き込みパルスに従ってその書き込み動作を実行する。こ
の実施例において、上記相補クロンク信号旦Ｐｌを相補
内部クロック信号ｉ１として各ランダムアクセスメモリ
に中継分配するクロ。

り分配回路ＣＤＡは、ＥＣＬ差動回路を基本として構成
され、かつ各ランダムアクセスメモリまでの距離のバラ
ツキが最小となるべく半導体基板面の中央部に配置され
る。また、上記相補内部クロック信号Ｌ１をもとに上記
書き込みパルスを形成するための書き込みパルス発生回
路は、ランダムアクセスメモリＲＡＭ０　Ａ−ＲＡＭ７
に対応して個別に設けられ、対応する書き込みパルスの
立ち上がりタイミング及び信号振幅を微調整するための
複数の遅延回路をそれぞれ含む、その結果、この実施例
の論理機能付メモリでは、書き込みパルスφＷのスキニ
ーが抑制され、相応して論理機能付メモリの書き込み動
作が高速化される。

以上の本実施例に示されるように、この発明を論理機能
付メモリ等の半導体集積回路装置に通用することで、次
のような作用効果が得られる。すなわち、 （１）複数のランダムアクセスメモリを備えた論理機能
付メモリ等に、クロック信号をＥＣＬレベルのまま各ラ
ンダムアクセスメモリに中継分配しかつ各ランダムアク
セスメモリまモの距離のバラツキが最小となるべく半導
体基板面の中央部に配置されるクロック分配回路を共通
に設け、所定のクロック信号をもとにＭＯＳレベルの内
部クロック信号を形成するクロックスイッチアンプと、
上記内部クロック信号をもとに書き込み動作に必要な所
定の書き込みパルスを形成しかつその立ち上がりタイミ
ング及び信号振幅等を調整しうる書き込みパルス発生回
路とを各ランダムアクセスメモリに対応して個別に設け
ることで、内部クロック信号と書き込みパルスとの間な
らびに各ランダムアクセスメモリの書き込みパルス相互
間のスキューを抑制できるという効果が得られる。

（２）上記（ｌ）項により、゛各うンダムアクセスメモ
リの書き込み動作タイミングのバラツキを縮小できると
いう効果が得られる。

（３）上記ｒｔｓ項及び（２）項により、相応して論理
機能付メモリの書き込み動作を高速化できるという効果
が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、論理機能付メモリは、任意数のランダムアクセスメ
モリ及びゲートアレイを備えることができるし、専用化
された他の論理ユニットを備えることもできる。また、
論理機能付メモリに供給される相補クロック信号の相数
は任意であるし、ランダムアクセスメモリの動作タイミ
ングも、任意相のクロック信号に従って設定できる。ク
ロンク整形回路ｃｓｐｏ及びｃｓｐｉは、単一化できる
。ランダムアクセスメモリＲＡＭ０〜ＲＡＭ７が半導体
基板面のいずれかに偏って配置される場合、クロック分
配回路ＣＤＡは、これらのランダムアクセスメモリのほ
ぼ中央部に配置すればよい、ランダムアクセスメモリＲ
ＡＭ０〜ＲＡＭ７は、例えばスタティック型ＲＡＭによ
り構成してもよいし、クロック系回路を構成する各回路
ならびにゲートアレイＧＡ及びランダムアクセスメモリ
ＲＡＭ０〜ＲＡＭ７の具体的な配置は、この実施例に−
よる制約を受けるものではない、第２図及び第３図にお
いて、クロックスイッチアンプＣ３Ａ０〜Ｃ３Ａ７は、
対応する内部クロック信号φ１０〜φ１７のスキューを
補正するための遅延回路を備えることができる。

第３図ないし第６図において、クロックスインチアンブ
Ｃ３Ａ０〜Ｃ３Ａ７ならびに書き込みパルス発生回路Ｗ
ＰＧＯ〜ＷＰＧ７及び各論理ゲート回路の具体的な回路
構成やトランジスタ及びＭＯＳＦＥＴの導電型ならびに
電源電圧の組み合わせは、種々の実施形惚を採りうる。

辺上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理機能付メモリに
適用した場合について説明したが、それに限定されるも
のではなく、例えば、キャッシュメモリ等の専用化され
たメモリ集積回路や複数のランダムアクセスメモリを備
えた汎用のゲートアレイ集積回路ならびに各種のディジ
タル集積回路装置等にも通用できる。本発明は、少なく
とも書き込みパルスを必要こする複数のランダムアクセ
スメモリを備える半導体集積回路装置に広く適用できる
。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、複数のランダムアクセスメモリを備えた
論理機能付メモリ等に、クロック信号をＥＣＬレベルの
まま各ランダムアクセスメモリに中継分配しかつ各ラン
ダムアクセスメモリまでの距離のバラツキが最小となる
べく半導体基板面の中央部に配置されるクロック分配回
路を共通に設け、所定のクロック信号をもとにＭＯＳレ
ベルの内部クロック信号を形成するクロックスイッチア
ンプと、上記内部クロック信号をもとに書き込み動作に
必要な所定の書き込みパルスを形成しかつその立ち上が
りタイミング及び信号振幅等を調整しうる書き込みパル
ス発生回路とを各ランダムアクセスメモリに対応して個
別に設けることで、内部クロック信号と書き込みパルス
との間ならびに各ランダムアクセスメモリの書き込みパ
ルス相互間のスキニーを抑制し、論理機能付メモリの書
き込み動作を高速化できる。

【図面の簡単な説明】

第１図は、この発明が適用された論理機能付メモリの一
実施例を示す基板配置図、 第２図は、第１図の論理機能付メモリに含まれるクロッ
クスイッチアンプ及び書き込みパルス発生回路の一実施
例を示す接続図、 第３図は、第１図の論理機能付メモリに含まれるクロッ
クスインチアンプの一実施例を示す回路図、 第４図は、第１図の論理機能付メモリに含まれる書き込
みパルス発生回路の一実施例を示す回路図・ 第５図は、第４図の書き込みパルス発生回路に含まれる
ｌ３１−ＣＭＯＳナントゲート回路の一実施例を示す回
路図、 第６図は、第４図の書き込みパルス発生回路に含まれる
ＣＭＯＳナントゲート回路の一実施例を示す回路図、 第７Ｂ！！Ｉは、この発明に先立って本ｍ発明者等が開
発した論理機能付メモリの一例を示す基板配置図である
。 、ＲＡＭ０〜ＲＡＭ？・・・ランダムアクセスメモリ、
ＧＡ・・・ゲートアレイ、ｃｓｐｏ〜Ｃ３ＰＩ・・・ク
ロック整形回路、ＯＤＡ・・・クロック分配回路、Ｃ３
Ａ０〜Ｃ３Ａ７・・・クロックスイッチアンプ、ＷＰＧ
Ｏ〜ＷＰＧ？、ＷＰＧ・・・書き込みパルス発生回路。 Ｃ８・・・カレントスイ：・子回路、ＬＣ・・・レベル
変換回路。 ＮＡＩ〜ＮＡｌ２・・・ナントゲート回路、ＮＯ１〜Ｎ
Ｏ５・・・ノアゲート回路、ＮｌへＮ７・・・インバー
タ回路、ＬＴ・・・ランチ回路、ＤＬＩ〜ＤＬ６・・・
遅延回路。 Ｔ１−Ｔ１１・・・Ｎ　Ｐ　Ｎ型バイポーラトランジス
タ、Ｑ１〜Ｑ５・・・ＰチャンネルＭＯ３ＦＥＴ、Ｑｌ
ｌ〜Ｑ２２−・・ＮチャンネルＭＯ３ＦＥＴ、Ｒ１−Ｒ
５・・・抵抗。

Claims (1)

1. 【特許請求の範囲】 １、所定のクロック信号を中継分配するクロック分配回
   路と、上記クロック信号をもとに所定の内部クロック信
   号を形成するクロックスイッチアンプならびに上記内部
   クロック信号をもとに所定の書き込みパルスを形成する
   書き込みパルス発生回路をそれぞれ備える複数のランダ
   ムアクセスメモリとを具備することを特徴とする半導体
   集積回路装置。 ２、上記ランダムアクセスメモリは、半導体基板面に分
   散して配置され、上記クロック分配回路は、上記ランダ
   ムアクセスメモリまでの距離のバラツキが最小となるべ
   く上記半導体基板面の中央部に配置されるものであって
   、上記書き込みパルス発生回路のそれぞれは、対応する
   書き込みパルスの立ち上がりタイミング及び信号振幅を
   調整するための複数の遅延回路を備えるものであること
   を特徴とする特許請求の範囲第１項記載の半導体集積回
   路装置。 ３、上記半導体集積回路装置は、論理機能付メモリであ
   り、上記ランダムアクセスメモリは、その内部信号レベ
   ルがＭＯＳレベルとされるものであって、上記クロック
   信号は、上記クロックスイッチアンプの入力端子までＥ
   ＣＬレベルで伝達され、上記内部クロック信号及び書き
   込みパルスは、対応する上記クロックスイッチアンプ及
   び書き込みパルス発生回路の出力端子においてＭＯＳレ
   ベルとされるものであることを特徴とする特許請求の範
   囲第１項又は第２項記載の半導体集積回路装置。