KR970006602B1

KR970006602B1 - 반도체 기억장치

Info

Publication number: KR970006602B1
Application number: KR1019930019812A
Authority: KR
Inventors: 슈우이찌 미야오까; 마사노리 오다까; 도시까즈 아라이; 히로시 히구찌
Original assignee: 미다 가쓰시게; 가부시끼가이샤 히다찌세이사꾸쇼; 가모시따 겐이찌; 히다찌마이크로컴퓨터엔지니어링 가부시끼가이샤; 사또 고고; 아끼따덴시 가부시끼가이샤
Priority date: 1987-10-02
Filing date: 1993-09-27
Publication date: 1997-04-29
Also published as: JPH0192990A; US4935898A; KR970006596B1; JP2654548B2; KR940003448A; US5068828A; KR890007287A

Abstract

내용없음.

Description

반도체 기억장치

제1도는 본 발명이 적용된 바이폴라 CMOS형 RAM의 1실시예를 도시한 블럭도.

제2도는 제1도의 바이폴라 CMOS형 RAM의 메모리 매트의 1실시예를 도시한 회로도.

제3도는 제2도의 메모리 매트에 포함되는 바이폴라 CMOS 인버터 회로의 1실시예를 도시한 회로도.

제4도는 제2도의 메모리 매트에 포함되는 바이폴라 CMOS NAND 게이트 회로의 1실시예를 도시한 회로도.

제5도는 제1도의 바이폴라 CMOS형 RAM의 1실시예를 도시한 배치도.

제6도는 본 발명에 앞서 고안된 바이폴라 CMOS형 RAM의 1예를 도시한 배치도.

본 발명은 반도체 기억장치에 관한 것으로, 예를 들면 바이폴라 트랜지스터, P채널형 전계효과 트래지스터(이하, MOSFET라 한다), N채널형 MOSFET 등에 의해서 구성된 바이폴라 CMOS형의 랜덤 액세스 메모리(이하 바이폴라 CMOS형 RAM이라 한다)등에 이용해서 특히 유효한 기술에 관한 것이다.

ECL(Emitter Coupled Logic) 회로와의 호환성을 갖는, 소위 ECL 인터페이스의 바이폴라 CMOS형 RAM이 있다.

바이폴라 CMOS형 RAM에서는 그의 메모리 어레이를, 예를 들면 고저항 부하소자의 N채널형 MOSFET에 의해 구성된 고저항 부하형의 N채널 MOSFET 메모리셀(nMOS 메모리셀)에 의해 구성하고, 그 주변회로를 바이폴라 트랜지스터 및 CMOS(상보형 MOSFET)가 조합되어 이루어지는 복합 논리 게이트 회로(이하 Bi-CMOS 복합 논리 게이트 회로라 한다)로 구성하는 것에 의해서, 동작의 고속화와 저소비 전력화를 동시에 실현하고 있다.

한편 상기와 같은 바이폴라 CMOS형 RAM에 있어서, 각 상보 데이타선과 회로의 하이레벨측 전원 전압 사이에 정상적으로 온상태로 되는 제1의 P채널 MOSFET 및 라이트 동작시에 선택적으로 오프상태로 되는 제2의 P채널 MOSFET가 병렬 접속되어 이루어지는 가변 임피던스 부하회로를 마련하는 것에 의해, 라이트 동작을 고속화하면서 소프트 에러율의 저감을 도모하는 방법이 제안되어 있다.

가변 임피던스 부하회로를 사용한 바이폴라 CMOS형 RAM에 대해서는, 예를 들면 1987년도, ISSCC(International Soild State Circuits Conference)의 Digest Of Technical Papers 제132페이지∼제133페이지에 기재되어 있다.

제6도에는 바이폴라 CMOS형 RAM의 배치도의 1예가 도시되어 있다. 동일 도면에 있어서 바이폴라 CMOS형 RAM은 반도체 기판 SUB의 중앙부의 대부분을 점유하여 배치되는 4개의 메모리 매트 MAT1∼MAT4를 포함한다. 각 메모리 매트 MAT1∼MAT4의 각각은 8개의 메모리 어레이와 이들 메모리 어레이에 대응해서 마련되는 8개의 가변 임피던스 부하회로 LC1∼LC8을 포함한다. 부하회로 LC1∼LC8은 비교적 작은 콘덕턴스를 갖도록 설계되어 정상적으로 온상태로 되는 제1의 P채널 MOSFET와, 비교적 큰 콘덕턴스를 갖도록 설계되어 라이트 동작시에 있어서 대응하는 선택 타이밍 신호 sw11∼sw18 내지 sw41∼sw48에 따라서 선택적으로 오프상태로 되는 제2의 P채널 MOSFET와를 포함한다. 선택 타이밍신호 sw11∼sw18 내지 sw41∼sw48은 타이밍 발생회로 TG에 있어서 라이트 이네이블 신호 WE에 따라서 형성되는 소정의 라이트 제어신호와 소정의 어드레스 신호를 조합하는 것에 의해 형성되고, 대응하는 공급경로를 거쳐서 대응하는 가변 임피던스 부하회로에 각각 공급된다.

그러나, 제6도의 바이폴라 CMOS형 RAM에는 다음과 같은 문제점이 있는 것이 본원 발명자들에 의해서 명확하게 되었다. 즉, 선택 타이밍 신호 sw11∼sw18 내지 sw41∼sw48은 반도체 기판 SUB의 한쪽에 배치되는 타이밍 발생회로 TG에 의해서 형성되고, 배선 길이가 다른 여러개의 공급 경로를 거쳐서 대응하는 가변 임피던스 부하회로에 전달된다. 따라서, 타이밍 발생회로 TG로부터 출력되는 선택 타이밍 신호가 각 부하회로에 도달할 때까지의 소요시간은 비교적 큰 편차를 나타낸다. 이 때문에, 라이트 종류후 가변 임피던스 부하회로의 상기 제2의 P채널 MOSFET가 온상태로 되어 대응하는 상보 데이타선의 레벨이 안정된 하이레벨로 도달할 때까지의 시간, 즉 회복 시간의 편차가 크게 되어 바이폴라 CMOS형 RAM의 사이클 타임의 고속화가 제한된다.

본 발명의 목적은 가변 임피던스 부하회로의 회복시간의 편차를 적게 하고, 가변 임피던스 부하회로를 갖는 바이폴라 CMOS형 RAM 등의 사이클 타임을 고속화하는 것이다.

본 발명의 상기 및 그 밖의 목적와 새로운 특징은 본 명세서의 기술 및 첨부 도면으로부터 명확하게 될 것이다.

본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.

즉, 가변 임피던스 부하회로를 갖고 또한 여러개의 메모리 어레이를 갖는 바이폴라 CMOS형 RAM 등의 각 메모리 어레이에 대응해서, 소정의 라이트 제어신호와 대응하는 어레이 선택신호에 따라서 선택 타이밍 신호를 형성하여 대응하는 여러개의 가변 임피던스 부하회로에 공급하는 신호 발생회로를 마련함과 동시에, 소정수의 상기 신호 발생회로에 대응해서 타이밍 발생회로에 의해 형성되는 상기 라이트 제어신호를 전달하는 신호 중계회로를 마련하는 것이다.

상술한 수단에 의하면, 타이밍 발생회로와 각 신호 중계회로 사이의 공급경로를 등가적으로 동일 길이로하는 것이 용이하게 되고, 또 각 신호 중계회로로부터 대응하는 신호 발생회로까지의 공급 경로를 전체적으로 단축할 수 있기 때문에, 가변 임피던스 부하회로의 회복시간의 편차를 적게 하고, 등가적으로 가변 임피던스 부하회로를 포함하는 바이폴라 CMOS형 RAM 등의 사이클 타임을 고속화할 수 있다.

본 발명의 실시예를 도면을 사용해서 구체적으로 설명하면 다음과 같다.

제1도에는 본 발명의 적용된 바이폴라 CMOS형 RAM의 1실시예의 블럭도가 도시되어 있다. 동일 도면의 각 블럭을 구성하는 회로소자는 공지의 바이폴라 CMOS 집적회로의 제조기술에 의해서, 특히 제한되지 않지만, 단결정 실리콘과 같은 1개의 반도체 기판상에 있어서 형성된다.

이 실시예의 바이폴라 CMOS형 RAM은 그 메모리 어레이가 nMOS 메모리 셀을 기본 구성으로 하는 것에 의해 회로의 고집적화와 저소비 전력화가 도모되고, 또 그 주변회로가 Bi-CMOS 복합 논리 게이트 회로를 기본구성으로 하는 것에 의해 동작의 고속화가 도모된다. 또, 이 실시예의 바이폴라 CMOS형 RAM에서는 다음에 기술하는 바와 같이, 각 상보 데이타선과 회로의 접지전위(제1의 전원전압) 사이에 가변 임피던스 부하회로가 마련되어, 라이트 동작을 고속화하면서 α선 등에 의한 소프트 에러율의 저하가 도모된다.

이 실시예의 바이폴라 CMOS형 RAM은 특히 제한되지 않지만, 4개의 메모리 매트 MAT1∼MAT4를 포함한다. 메모리 매트 MAT1∼MAT4는 워드선의 연장방향으로 분할 배치되는 8개의 메모리 어레이와 각 메모리 어레이에 대응해서 마련되는 8개의 가변 임피던스 부하회로를 각각 포함한다. 이들 메모리 어레이 및 가변 임피던스 부하회로는 대응하는 워드선 구동회로 DWD1∼DWD8을 사이에 두고 좌우로 분할되어, 메로리 어레이 ARY1L·ARY1R∼ARY8L·ARY8R 및 가변 임피던스 부하회로 LC1 L·LC1R∼LC8L·LC8R로 된다. 각 쌍의 임피던스 부하회로 LC1L·LC1R∼LC8L·LC8R의 중간에는 임피던스 전환용의 선택 타이밍신호를 형성하는 전환 신호 발생회로(신호 발생회로) W1∼W8이 마련된다. 이들 전환 신호 발생회로에는 대응하는 어레이 선택신호 발생회로 S1∼S8로부터 어레이 선택신호가 공급되고, 타이밍 발생 회로 TG로부터 라이트 제어신호 버퍼(신호 중계회로) WB1 또는 WB2를 거쳐서 라이트 제어신호 Φw1∼Φw8이 각각 공급된다. 이 실시예에 있어서 각 라이트 제어신호 버퍼는 대응하는 여러개의 전환신호 발생 회로의 대략 중간위치에 각각 배치되고, 타이밍 발생회로 TG와 각 라이트 제어신호 버퍼 사이에 마련되는 여러개의 공급경로는 등가적으로 동일 길이로 된다. 이러한 것으로 의해, 각 가변 임피던스 부하회로의 회복시간의 편차가 적게 됨과 동시에, 선택 타이밍 신호의 공급경로가 전체적으로 단축되어 등가적으로 바이폴라 CMOS형 RAM의 사이클 타임이 고속화된다.

제2도에는 제1도의 바이폴라 CMOS형 RAM의 메모리 매트 MAT1의 1실시예의 회로도가 도시되어 있다. 또, 제3도 및 제4도에는 제2도의 메모리 매트 MAT1에 포함되는 Bi-CMOS 인버터회로 N3 및 Bi-CMOS NAND 게이트 회로 NAG1의 1실시예의 회로도가 도시되어 있다. 메모리 매트 MAT2는 제2도의 메모리 매트 MAT1과 대칭적인 구성으로 된다. 또, 메모리 매트 MAT3 및 MAT4는 메모리 매트 MAT1 및 MAT2와 마찬가지인 구성으로 되어 쌍을 이룬다. 이하, 이들의 도면에 따라서 이 실시예의 바이폴라 CMOS형 RAM의 구성과 동작의 개요를 설명한다. 또한, 다음의 설명은 메모리 매트 MAT1의 메모리 어레이 ARY1을 예로해서 구체적으로 전개된다. 메모리 매트 MAT1의 메모리 어레이 ARY2∼ARY8 및 다른 메모리 매트 MAT2∼MAT3에 대해서는 유출할 수 있다. 또, 다음의 도면에 있어서 채널(백 게이트)부에 화살표가 부가되는 MOSFET는 P채널형으로서, 화살표가 부가되어 있지 않은 N채널 MOSFET와는 구별해서 표시된다.

제2도에 있어서 메모리 매트 MAT1은 특히 제한되지 않지만, 8개의 메모리 어레이 ARY1∼ARY8과 각 메모리 어레이에 대응해서 마련되는 8개의 가변 임피던스 부하회로 및 워드선 구동회로 DWD1∼DWD8을 포함한다. 이 중, 각 메모리 어레이 및 가변 임피던스 부하회로는 상술한 바와 같이, 대응하는 워드선 구동회로 DWD1∼DWD8을 사이에 두고 좌우로 분할되어, 메모리 어레이 ARY1L·ARY1R∼ARY8L·ARY8R 및 LC1L·LC1R∼LC8L·LC8R로 된다.

메모리 어레이 ARY1L∼ARY8L은 특히 제한되지 않지만, 제2도의 메모리 에러이 ARY1L로 대표해서 도시되는 바와 같이, 수평방향으로 평행하게 배치되는 128개의 위드선 W0∼W127, 수직방향으로 평행하게 배배치되는 32조의 상보 데이타선 D0·∼D31·및 이들 워드선과 상보 데이타선의 교점에 배치되는 128×32개의 스테이틱형 메모리셀 MC를 각각 포함한다. 마찬가지로, 메모리 어레이 ARY1R∼ARY8R은 수평방향으로 평행하게 배치되는 128개의 워드선 W0∼W127, 수직방향으로 배치되는 32조의 상보 데이타선 D32·∼D63·및 이들 워드선과 상보 데이타선의 교점에 배치되는 128×32개의 스테이틱형 메모리 셀 MC를 각각 포함한다. 즉, 메모리 어레이 ARY1R∼ARY8R은 대응하는 상기 메모리 어레이 ARY1L∼ARY8L과 대칭적인 구성으로 되고, 워드선 W0∼W127은 쌍을 이루는 메모리 어레이 ARY1L 및 ARY1R 내지 ARY8L 및 ARY8R의 양쪽에 걸쳐서 관통해서 배치된다.

메모리 셀 MC는 제2도에 예시적으로 도시되는 바와 같이, N채널형의 구동 MOSFET Q21 및 Q22를 포함한다. 이들 구동 MOSFET Q21 및 Q22의 게이트 및 드레인은 서로 교차 결합된다. 구동 MOSFET Q21및 Q22의 드레인과 회로의 접지전위 사이에는 특히 제한되지 않지만, 폴리 실리콘(다결정 실리콘)층으로 이루어지는 부하저항 R1 및 R2가 각각 마련된다. 구동 MOSFET Q21 및 Q22의 소오스는 회로의 전원전압에 결합된다. 여기에서, 회로의 전원전압은 특히 제한되지 않지만, 예를 들면-5.2V의 부의 전원전압으로 된다. 이것에 의해, 구동 MOSFET Q21 및 Q22는 부하저항 R1 및 R2과 함께, 이 바이폴라 CMOS형 RAM의 기억소자로 되는 플립플롭을 구성한다.

플립플롭의 입출력 노드로 되는 구동 MOSFET Q21 및 Q22의 드레인은 N채널형의 전송 게이트 MOSFET Q23 및 Q24를 거쳐서, 대응하는 상보 데이타선의 비반전 신호선 D0 및 반전 신호선에 각각 결합된다. 또, 이들 전송 게이트 MOSFET Q23 및 Q24의 게이트는 대응하는 워드선 W0에 공통 결합된다.

그 이외의 메모리 셀 MC도 상기 메모리 셀 MC와 동일한 회로구성으로 된다. 각 메모리 매트의 메모리 어레이 ARY1L∼ARY18L 및 ARY1R∼ARY8R에 있어서, 동일한 열에 배치되는 128개의 메모리 셀 MC의 입출력 노드는 대응하는 전송게이트 MOSFET를 거쳐서, 대응하는 상보 데이타선 D0·∼D31·또는 MC의 전송 게이트 MOSFET의 게이트는 대응하는 워드선 WO∼Wm에 각각 공통 결합된다.

각 메모리셀 MC의 부하저항 R1 및 R2는 각각 대응하는 구동 MOSFET Q22 또는 Q21이 온상태로 될 때, 그 게이트 전압이 들인 누설전류에 의해서 스레쉬홀드 전압 이하로 되지 않도록, 그 부하를 보충할 수 있을 정도의 고정항값으로 된다. 이들 부하저항 R1 및 R2는 폴리실리콘층 대신에, P채널 MOSFET를 사용하는 것이어도 좋다.

메모리 어레이 ARY1L∼ARY8L 및 ARY1R∼ARY8R을 구성하는 각 상보 데이타선과 회로의 접지전원사이에는 제2도에 예시적으로 도시되는 바와 같이, P채널형의 부하 MOSFET Q1·Q5 및 Q2·Q6 내지 Q3·Q7 및 Q4·Q8로 이루어지는 가변 임피던스 부하회로 LC1L∼LC8L 또는 LC1R∼LC8R기 각각 마련된다.

각 가변 임피던스 부하회로에 있어서, 내측의 부하 MOSFET Q5·Q6 내지 Q7·Q8(제1의 P채널 MOSFET)은 비교적 작은 콘덕턴스를 갖도록 설계되고, 그 게이트에느 회로의 전원전압이 항상 공급된다. 또, 외측의 두개의 부하 MOSFET Q1·Q2 내지 Q3·Q4(제2의 P채널 MOSFET)는 비교적 큰 콘덕턴스를 갖도록 설계되고, 그 게이트에는 대응하는 전환신호 발생회로 W1로부터 대응하는 선택 타이밍 신호 SW11이 선택적으로 공급된다. 이 선택 타이밍신호 WS11은 쌍을 이루는 가변 임피던스 부하회로 LC1L 및 LC1R에 공통으로 공급된다. 여기에서, 선택 타이밍 신호 SW11은 다음에 기술하는 바와 같이 통상 로우레벨로 되고, 바이폴라 CMOS형 RAM이 라이트 동작모드에서 선택상태로 되어 라이트 앰프 WA가 동작상태로 되기 직전에 하이레벨로 되고, 또 라이트 동작이 종료하여 라이트 앰프 WA가 비동작 상태로 되기 직전에 로우레벨로 되돌려진다.

이것에 의해, 부하 MOSFET Q1·Q2∼Q3·Q4는 바이폴라 CMOS형 RAM이 라이트 모드로 되어 대응하는 상기 선택 타이밍 신호 SW11이 하이레벨로 되는 것에 의해, 선택적으로 오프상태로 된다. 부하 MOSFET Q1·Q2∼Q3·Q4가 오프상태로 되는 것에 의해, 각 부하회로의 임피던스 비교적 크게 된다. 이 때문에, 각 상보 데이타선에는 라이트 앰프 WA로부터 공급되는 라이트 신호에 따른 소정의 신호 진폭이 얻어지고, 바이폴라 CMOS형 RAM의 라이트 동작이 고속화된다. 한편, 바이폴라 CMOS형 RAM이 비선택 상태로 될 때 또는 라이트 모드 이외에서 선택상태로 될 때, 상기 선택 타이밍 신호 SW11등은 로우 레벨로 된다. 따라서, 모든 부하 MOSFET Q1∼Q8이 일제히 온상태로 되어, 부하회로의 임피던스는 비교적 작게 된다. 이 때문에, 각 상보 데이타선에는 비교적 높은 바이어스 전압이 부여됨과 동시에, 바이폴라 CMOS형 RAM이 리드모드로 되는 경우에는 이 바이어스 전압을 중심으로 한 리드 신호가 얻어진다. 이것에 의해, 바이폴라 CMOS형 RAM의 α선 등에 기인하는 소프트 에러의 발생율이 저하된다.

전환신호 발생회로 W1은 특히 제한되지 않지만, AND 게이트회로 AG1 및 NAND 게이트 회로 NAG1을 포함한다. NAND 게이트 회로 NAG1의 한쌍의 입력단자에는 대응하는 어레이 선택신호 발생회로 S1로부터 반전 내부 선택신호및가 공급된다. 이들 반전 내부 선택 신호및는 다음에 기술하는 바와 같이, 어레이 선택신호 A1과 프리디코드 신호 X00 또는 X01이 모두 하이레벨로 될 때 각각 선택적으로 로우레벨로 된다. 프로디코드 신호 X00 및 X01은 최하위 비트 X어드레스 신호 AX0에 따라서 선택적으로 또한 상보적으로 형성된다. 이것에 의해, NAND 게이트 회로 NAG1은 비반전 내부 선택신호 S1및 S2에 대한 OR 게이트 회로로서 기능한다. 물론 NAND 게이트 회로 NAG1의 출력신호는 어레이 선택신호 A1로만 된다.

그런데, 이 실시예에 있어서 NAND 게이트 회로 NAG1은 특히 제한되지 않지만 Bi-CMOS 복합 논리 게이트 회로로 된다. 즉, NAND 게이트 회로 NAG1은 제4도에 도시되는 바와 같이 회로의 접지전위와 전원전압 사이에 토템폴(totem-pole) 형태로 마련되는 출력 트랜지스터 T3 및 T4를 포함한다. 트랜지스터 T3의 베이스와 회로의 접지전위 사이에는 각각이 게이트에 입력신호 i1 및 i2를 받는 2개의 P채널 MOSFET Q14 및 Q15가 병렬 형태로 마련된다. 또 트랜지스터 T3의 베이스와 회로의 전원전압 사이에는 각각의 게이트에 상기 입력신호 i1 및 i2를 받는 2개의 N채널 MOSFET Q32 및 Q33이 직렬형태로 마련된다. 이들 MOSFET Q14 및 Q32 및 Q33은 소위 2입력의 CMOS NAND 게이트 회로를 구성한다. 한편, 트랜지스터 T4의 베이스와 그 콜렉터, 즉 출력단자 o 사이에는 각각의 게이트에 상기 입력신호 i1 및 i2를 받는 2개의 N채널 MOSFET Q34 및 Q35가 직렬형태로 마련된다. 또, 트랜지스터 T4의 베이스와 회로의 전원 전압 사이에는 N채널 MOSFET Q36이 마련된다. MOSFET Q36의 게이트는 상기 트랜지스터 T3의 베이스에 공통 결합된다.

입력신호 i1 및 i2의 어느것인가 하나가 로우레벨로 될 때, 트랜지스터 T3의 베이스 전압은 회로의 접지전위와 같은 하이레벨로 된다. 이 때, 트랜지스터 T4의 베이스 전압은 MOSFET Q34 또는 Q35의 어느것인가 하나가 오프상태로 되고 MOSFET Q36이 온상태로 되는 것에 의해서, 회로의 전원전압과 같은 로우레벨로 된다. 이 때문에, 트랜지스터 T3이 온상태로 되고 트랜지스터 T4는 컷오프 상태로 된다. 이것에 의해 NAND 게이트 회로 NAG1의 출력신호 o는 급속하게 회로의 접지전위보다 출력 트랜지스 T3의 베이스 ·에미터 전압분만큼 낮은 하이레벨로 된다. 한편, 입력신호 i1 및 i2가 모두 하이레벨로 되면, 트랜지스터 T3의 베이스 전압은 회로의 전원전압과 같은 로우레벨로 된다. 이 때, 트랜지스터 T4의 베이스 전압은 MOSFET Q34 및 Q35가 모두 온상태로 되고 MOSFET Q36이 오프상태로 되는 것에 의해서, 출력단자 o의 하이레벨이 디스챠지될 때까지의 동안에 일시적으로 하이레벨로 된다. 이 때문에, 트랜지스터 T3은 컷오프 상태로 되고, 대신에 트랜지스터 T4가 일시적으로 온상태로 된다. 이것에 의해, NAND 게이트 회로 NAG1의 출력신호 o는 급속하게 로우레벨로 디스챠지 된다.

이와 같이, 이 실시예의 바이폴라 CMOS형 RAM에서는 비교적 큰 팬아웃(fan-out)을 필요로 하는 논리 게이트 회로를 Bi-CMOS 복합 논리 게이트 회로로 하는 것에 의해서, 구동능력을 확대해서 동작의 고속화를 도모하고 있다.

NAND 게이트 회로 NAG1의 출력신호는 AND 게이트 회로 AG1의 한쪽의 입력단자에 공급된다. AND게이트 회로 AG1의 한쪽의 입력단자에 공급된다. AND 게이트 회로 AG1의 다른쪽의 입력단자에는 라이트 제어신호 버퍼 WB1로부터 대응하는 라이트 제어신호 Φw1이 공급된다. 이것에 의해, AND 게이트 회로 AG1의 출력신호, 즉 선택 타이밍 신호 SW11은 라이트 제어신호 Φw1 및 어레이 서택신호 A1이 모두 하이레벨로 될 때, 바꾸어말하면 바이폴라 CMOS형 RAM의 라이트 동작이 메모리 어레이 ARY1을 지정해서 실행될 때 선택적으로 하이레벨로 된다. 상술한 바와 같이, 선택 타이밍 신호 SW11이 하이레벨로 되는 것에 의해서, 대응하는 가변 임피던스 부하회로 LC1L 및 LC1R의 부하 MOSFET Q1∼Q4는 일제히 오프상태로 된다.

라이트 제어신호 버퍼 WB1 및 WB2(신호 중계회로)는 예를 들면 제2도의 라이트 제어신호 버퍼 WB1로 대표해서 표시되는 바와 같이, 4개의 인버터 회로 N3∼N6을 포함한다. 이들 인버터 회로의 입력단자는 공통 결합되고, 타이밍 발행회로 TG로 부터 반전 타이밍 신호가 공급된다. 인버터 회로 N3의 출력신호는 상기 라이트 제어신호 Φw1로서 메모리 매트 MAT1의 전환신호 발생회로 W1∼W4에 공급된다. 또, 인버터 회로 N4의 출력신호는 라이트 제어신호 Φw2로서 메로리 매트 MAT1의 전환신호 발생회로 W5∼W8에 공급된다. 마찬가지로, 인버터 회로 N5의 출력신호는 라이트 제어신호 Φw3으로서 메모리 매트 MAT2의 전환신호 발생회로 W1∼W4에 공급된다. 또 인버터 회로 N6의 출력신호는 라이트 제어신호 Φw4로서 메모리 매트 MAT2의 전환신호 발생회로 W5∼W8에 공급된다.

그런데, 라이트 제어신호 버퍼 WB1 및 WB2를 구성하는 인버터터 회로 N3∼N6은 제3도에 도시되는 바와 같이, Bi-CMOS 인버터 회로로 된다. 이들 Bi-CMOS 인버터 회로는 제4도의 Bi-CMOS NAND 게이트 회로와 마찬가지인 작용에 의해, 그 구동능력이 확대되어 동작이 고속화된다. 한편, 이 실시예에 있어서 라이트 제어신호 버퍼 WB1은 메모리 매트 MAT1 및 MAT2의 중간위치에 배치되고, 라이트 제어신호 버퍼 WB2는 메모리 매트 MAT3 및 MAT4의 중간위치에 배치된다. 이들 라이트 제어신호 버퍼와 타이밍 발생회로 TG 사이에 마련되는 공급경로는, 예를들면 지연회로 등을 삽입하는 것에 의해서 그 신호전달 시간이 동일하게 되도록 설계되고, 등가적으로 동일 길이로 된다. 이것은 각 라이트 제어신호 버퍼 WB1 및 WB2로부터 전환신호 발생회로 W1∼W8까지의 거리가 단축되는 것가 함께, 가변 임피던스 부하회로의 회복시간의 편차를 적게 하고, 등가적으로 기동 제어신호에 대한 라이트 제어신호의 상대적인 지연시간을 단축시키는 효과를 갖는다. 이 때문에, 이 실시예의 바이폴라 CMOS형 RAM은 그 사이클 타임이 더욱 고속화되는 것으로 된다.

메모리 어레이 ARY1L 및 ARY1R을 구성하는 워드선 W0∼W127은 특히 제한되지 않지만, 대응하는 워드선 구동회로 DWD1의 대응하는 NOR 게이트 회로 NOG1∼NOG4의 출력단자에 각각 결합된다. 워드선 구동회로 DWD1은 각 워드선에 대응해서 마련되는 128개의 NOR 게이트 회로를 포함한다. 각 NOR 게이트 회로는 각각 2개씩 한쌍으로 되고, 각쌍의 NOR 게이트 회로 NOG1·NOG2 내지 NOG3·NOG4의 한쪽의 입력단자는 대응하는 반전 메인 워드선에 각각 공통 결합된다. 각 쌍의 한쪽의 NOR 게이트 회로 NOG1 내지 NOG3의 다른쪽의 입력단자에는 상술한 반전 내부 선택신호가 공통으로 공급된다. 또, 각 쌍의 다른쪽의 NOR 게이트회로 NOG2 내지 NOG4의 다른쪽의 입력단자에는 상술한 반전 내부 선택신호 S1가 공통으로 공급된다. 이것에 의해, NOR 게이트 회로 NOG1∼NOG4이 출력신호, 즉 워드선 W0∼W127은 대응하는 반전 메인 워드선가 로우레벨의 선택상태로 되고, 동시에 대응하는 반전 내부선택신호및가 로우레벨로 될 때 선택적으로 하이레벨의 선택상태로 된다.

반전 메인 워드선는 메인 워드 구동회로 MWD1의 대응하는 NAND 게이트 회로 NAG4∼NAG5의 출력단자에 각각 결합된다. 메인 워드선 구동회로 MWD1은 상기 반전 메인 워드선에 대응해서 마련되는 64개의 4압력 NAND 게이트 회로 NAG4∼NAG5를 포함한다. 이를 NAND 게이트 회로는 특히 제한되지 않지만, 상기와 같은 NAG4~NAG5를 포함한다. 이들 NAND게이트 회로는 특히 제한되지 않지만, 상기와 같은 Bi-CMOS NAND 게이트 회로로 된다. NAND 게이트 회로 NAG4∼NAG5의 제1의 입력단자에는 대응하는 매트 선택신호 M1이 공통으로 공급되고, 제2∼제4의 입력단자에는 프리 디코드 신호 X10∼X13 내지 X50∼X53이 각각 소정의 조합으로 공급된다.

매트 선택신호 M1은 매트 선택신호 M2∼M4와 함께 매트 선택회로 MSL에 있어서 최상위 비트의 X어드레스 신호 AX7 및 Y어드레스 신호 AY9를 디코드하는 것에 의해 형성된다. 또, 프리 디코드 신호 X10∼X13 내지 X50∼X53은 다음에 기술하는 바와 같이, 프리 디코더 XPD에 있어서 X어드레스 신호 AX1과 AX2, AX3과 AX4 및 AX5와 AX6을 각각 2비트씩 조합해서 디코드하는 것에 의해 형성된다.

메인 워드선 구동회로 MWD1의 NAND 게이트 회로 NAG4∼NAG5의 출력신호, 즉 반전 메인 워드선는 대응하는 매트 선택신호 M1이 하이레벨로 되고, 프리디코드 신호 X10∼X13 내지 X50∼X53에 대응하는 조합으로 동시에 하이레벨로 될 때 선택적으로 로우레벨로 된다. 상술한 바와 같이, 이들들 반전 메인 워드선은 메모리 매트 MAT1의 워드선 구동회로 DWD1∼DWD8의 대응하는 한쌍의 CMOS형 NOR 게이트 회로 NOG1·NOG2 내지 NOG3·NOG4의 한쪽의 입력단자에 공통 결합된다.

프리 디코더 XPD에는 제1도에 도시되는 바와 같이, 타이밍 발생회로 TG로부터 타이밍 신호 Φcs가 공급된다. 또, 다음에 기술하는 X어드레스 버퍼 XAB로부터 최상위 비트를 제외한 7비트의 상보 내부 어드레스 신호(여기에서, 예를 들면 비반전 내부 어드레스 신호과 반전 내부 어드레스 신호를 합쳐서 상보 내부 어드레스 신호과 같이 나타낸다. 이하, 동일)이 공급된다.

프리 디코더 XPD는 상기 타이밍 신호 Φcs에 따라서 선택적으로 동작상태로 된다. 이 동작상태에 있어서, 프리 디코더 XPD는 상기 상보 어드레스 신호,과과및와을 1비트 또는 2비트씩 조합해서 디코드하는 것에 의해서, 상기 프리 디코드 신호 X00∼X01, X10∼X13, X30∼X33 및 X50∼X53을 각각 형성한다.

X어드레스 버퍼 XAB는 특히 제한되지 않지만, 외부단자 AX0∼AX7에 대응해서 마련되는 8개의 레벨 판정회로와 이들 레벨판정회로에 대응해서 2개씩 마련되는 합계 16개의 ECL CMOS레벨 변환회로를 포함한다. 이들 레벨 판정회로 및 레벨 변환회로는 바이폴라 CMOS 복합회로를 기본구성으로 한다.

X어드레스 버퍼 XAB의 레벨 판정회로 외부단자 AX0∼AX7로부터 대응하는 입력 에미터 폴로워 회로를 거쳐서 ECL 레벨로 입력되는 X어드레스 신호 AX0∼AX7의 레벨을 소정의 참조전위에 따라서 판정하고, 상보 내부 신호를 형성한다. 이들 상보 내부신호는 X어드레스 버퍼 XAB의 대응하는 레벨 변환회로에 의해서 CMOS 레벨로 변환된 후, 상기 상보 내부 어드레스 신호로 된다. 상술한 바와 같이, 상보 내부 어드레스 신호은 상기 프리 디코더 XPD에 공급되고, 최상위 비트의 상보 내부 어드레스 신호은 매트 선택회로 MSL에 공급된다.

한편, 메모리 어레이 ARY1L을 구성하는 상보 데이타선 D0·DO∼D31·D31는 제2도에 예시적으로 도시되는 바와 같이, 대응하는 컬럼 스위치 CS1L의 대응하는 스위치 MOSFET Q9·Q25 및 Q10·Q26 내지 Q11·Q27 및 Q12·Q28에 결합된다. 컬럼 스위치 CSL1L의 P채널형의 스위치 MOSFET Q9∼Q12의 다른 쪽은 대응하는 리드용 상보 공통 데이타선(여기에서, 예를 들면 비반전 공통 데이타선 RD1L과 반전 공통 데이타선를 합쳐서 리드용 상보 공통 데이타선과 같이 나타낸다. 이하, 동일)에 공통 결합된다. 또, 컬럼 스위치 CS1L의 N채널형의 스위치 MOSFET Q25∼Q28의 다른쪽은 대응하는 라이트용 상보 공통 데이타선에 공통 결합된다.

컬럼 스위치 CS1L의 P채널 MOSFET Q9·Q10 내지 Q11·Q12의 게이트는 각각 공통 결합되고, 또 대응하는 CMOS 인버터 회로 N1∼N2의 출력단자에 결합된다. 또, N채널 MOSFET Q25·Q26 내지 Q27·Q28의 게이트는 각각 공통 결합되고, 또 대응하는 상기 인버터 회로 N1∼N2의 입력단자에 결합된다. 인버터 회로 N1∼N2의 입력단자에는 컬럼 어드레스 디코더 CD1L로부터 대응하는 데이타선 선택신호 Y0∼Y31이 각각 공급된다.

컬럼 스위치 CS1L의 스위치 MOSFET Q9·Q25 및 Q10·Q26 내지 Q11·Q27 및 Q12·Q28은 대응하는 상기 데이타선 선택신호 Y0∼Y31이 택일적으로 하이레벨로 되는 것에 의해 각각 동시에 온상태로 되고, 대응하는 상보 데이타선 D0·∼D31·와 라이트용 상보 공통 데이타선및 리드용 상보 공통 데이타선을 선택적으로 접속 상태로 한다.

마찬가지로, 컬럼 스위치 CS1R은 메모리 어레이 ARY1R의 상보 데이타선 D32·∼D63·에 대응해서 마련되는 32조의 스위치 MOSFET를 포함한다. 컬럼 스위치 CS1R은 대응하는 컬럼 어드레스 디코더 CD1R로부터 공급되는 도시하지 않은 데이타선 선택신호 Y32∼Y63에 따라서, 메모리 어레이 ARY1R의 상보 데이타선 D3 2 ·∼D63·와 라이트용 상보 공통 데이타선및 리드용 상보 공통 데이타선을 선택적으로 접속 상태로 한다.

컬럼 어드레스 디코더 CD1L 및 CD1R에는 제1도에 도시되는 바와 같이, 매트 선택회로 MSL로부터 상술한 매트 선택신호 M1이 공급되고, 프리 디코더 YPD로부터 프리 디코드 신호 Y00∼Y03, Y20∼Y23 및 Y40∼Y41이 공급된다. 또, 상기 프리 디코더 YPD로부터 또, 대응하는 어레이 선택신호 A1과 좌우 선택신호 SL 및 SR이 각각 공급된다. 특히 제한되지 않지만, 프리 디코드 신호 Y00∼Y03, Y20∼Y23 및 Y40∼Y41은 다음에 기술하는 바와 같이, Y 어드레스 신호 AY0과 AY1, AY2와 AY3 및 AY4를 각각 1비트 또는 2비트씩 조합해서 디코드하는 것에 의해 형성된다. 또, 어레이 선택신호 A1은 어레이 선택신호 A2∼A8과 함께 3비트의 Y어드레스 신호 AY6∼AY8을 디코드하는 것에 의해 형성되고, 좌우선택신호 SL 및 SR은 Y 어드레스 신호 AY5에 따라서 선택적으로 형성된다.

칼럼 어드레스 디코더 CD1L 및 CD1R은 상기 어레이 선택신호 A1 및 좌우 선택신호 SL 및 SR에 따라서 선택적으로 동작상태로 된다. 이 동작상태에 있어서, 컬럼 어드레스 디코더 CD1L 및 CD1R은 상기 프리 디코드 신호 Y00∼Y03, Y20∼Y23 및 Y40∼Y41에 따라서, 대응하는 데이타선 선택신호 Y0∼Y31 또는 Y32∼Y63을 택일적으로 하이레벨의 선택상태로 한다.

프리 디코더 YPD에는 타이밍 발생회로 TG로부터 상술한 타이밍 신호 Φcs가 공급되고, 또 Y 어드레스 버퍼 YAB로부터 최상위 비트를 제외한 9비트의 상보 내부 어드레스 신호 신호이 공급된다. 프리 디코더 YPD는 상기 타이밍 신호 Φcs에 따라서 선택적으로 동작상태로 된다. 이 동작상태에 있어서, 프리 디코더 YPD는 상기 상보 내부 어드레스 신호과,와및를 1비트 또는 2비트씩 조합해서 디코드 하는 것에 의해서, 상기 프리 디코드 신호 Y00∼Y03, Y20∼Y23 및 Y40∼Y41을 각각 선택적으로 형성한다. 또, 상기 상보 내부 어드레스 신호에 따라서 어레이 선택신호 A1∼A8을 택일적으로 형성함과 동시에, 상기 상보 내부 어드레스 신호에 따라서 좌우 선택신호 SL 및 SR을 선택적으로 형성한다.

Y 어드레스 버퍼 YAB는 상술한 X 어드레스 버퍼 XAB와 마찬가지인 구성으로 되고, 외부 단자 AY0∼AY9를 거쳐서 공급되는 10비트의 Y 어드레스 신호 AY0∼AY9에 따라서 상보 내부 어드레스 신호∼를 형성한다. 이중, 최상위 비트의 상보 내부 어드레스 신호는 매트 선택회로 MSL에 공급되고, 그이외의 상보 내부 어드레스 신호은 상기 프리 디코더 YPD에 공급된다.

매트 선택회로 MSL에는 상기 X 어드레스 버퍼 XAB로부터 최상위 비트의 상보 내부 어드레스 신호이 공급되고, 상기 Y 어드레스 버퍼 YAB로부터 최상위 비트의 상보 어드레스 신호가 공급된다. 매트 선택회로 MSL은 상기 상보 내부 어드레스 신호및를 디코드하여, 매트 선택신호 M1∼M4를 택일적으로 하이레벨로 한다. 이들 매트 선택신호 M1∼M4는 대응하는 메모리 매트 MAT1∼MAT4에 각각 공급된다.

컬럼 스위치 CS1L∼CS8L 또는 CS1R∼CS8R에 의해 대응하는 메모리 어레이의 상보 데이타선 D0·∼D31·또는 D32·∼D63·가 선택적으로 접속되는 라이트용 상보 공통 데이타선 WD1L, WD1R 내지 WD8L, WD8R은 대응하는 라이트 앰프 WA의 출력단자에 결합된다. 이들 라이트 앰프 WA의 입력단자는 모두 상보 신호선 w·에 공통 결합되고, 또 데이타 입력 버퍼 DIB의 출력단자에 결합된다. 데이타 입력버퍼 DIB의 입력단자는 또 ㄷ이타 입력단자 Din에 결합된다. 데이타 입력 버퍼 DIB에는 타이밍 발생회로 TG로부터 타이밍신호 Φwe가 공급된다.

데이타 입력버퍼 DIB는 바이폴라 CMOS형 RAM이 라이트 모드로 될 때, 상기 타이밍 Φwe에 따라서 선택적으로 동작상태로 된다. 이 동작상태에 있어서, 데이타 입력버퍼 DIB는 데이타 입력단자 Din을 거쳐서 외부로부터 공급되는 ECL레벨의 라이트 데이타를 MOS레벨의 상보 라이트 신호로 하고, 상보 신호호선 w·를 거쳐서 모든 라이트 엠프 WA에 공통으로 전달한다.

라이트 앰프 WA는 도시되지 않은 어레이 선택신호 A1∼A8과 좌우 선택신호 SL및 SR이 대응하는 조합으로 동시에 하이레벨로 되는 것에 의해서 선택적으로 동작상태로 된다. 이 동작상태에 있어서, 라이트 앰프 WA는 데이타 입력버퍼 DIB로부터 신호선w·를 거쳐서 공급되는 상호 라이트 신호에 따른 라이트 전류를 대응하는 라이트용 상보 공통 데이타선또는에 선택적으로 송출한다.

한편, 컬럼 스위치 CS1L∼CS8L 또는 CS1R∼CS8R에 의해 대응하는 메모리 어레이의 상보 데이타선 DO·∼D31·또는 D32·∼D63·가 선택적으로 접속되는 리드용 상보 공통 데이타선,내지은 대응하는 센스앰프 SA의 입력단자에 결합된다. 이들 센스앰프 SA의 출력단자는 모두 상보 신호선 r·에 공통 결합되고, 또 데이타 출력버퍼 DOB의 입력단자에 결합된다. 데이타 출력버퍼 DOB의 출력단자는 또 데이타 출력단자 Dout에 결합된다. 데이타 출력버퍼 DOB 에는 타이밍 발생회로 TG로부터 타이밍 신호 Φoe가 공급된다.

센스앰프 SA는 도시하지 않은 어레이 선택신호 A1∼A8 및 좌우 선택신호 SL 및 SR이 대응하는 조합으로 동시에 하일레벨로 되는 것에 의해서 선택적으로 동작상태로 된다. 이 동작상태에서 있어서, 센스앰프 SA는 대응하는 메모리 어레이의 선택된 메모리 셀 MC로부터 리드용 상보 공통 데이타선,내지을 거쳐서 전달되는 소진폭의 리드신호를 증폭해서 논리레벨의 상보 리드신호로 한다. 이들 상보 러드신호는 상보 신호선 r·를 거쳐서 데이타 출력버퍼 DOB로 전달된다.

데이타 출력버퍼 DOB는 바이폴라 CMOS형 RAM이 리드 모드로 될 때, 상기 타이밍 신호 Φoe에 따라서 선택적으로 동작상태로 된다. 이 동작상태에 있어서, 데이타 출력버퍼 DOB는 센스앰프 SA로부터 상보신호선 r·r를 거쳐서 전달되는 상보 리드신호를 ECL레벨로 변환하고, 오픈 에미터의 출력 트랜지스터를 거쳐서 데이타 출력단자 Dout로부터 외부의 장치로 송출한다.

타이밍 발생회로 TG는 외부로부터 제어신호로서 공급되는 칩 선택신호 CS 및 라이트 이네이블 신호에 따라서 상기 각종 타이밍 신호를 형성하여 각 회로에 공급한다.

제5도에는 제1도의 바이폴라 CMOS형 RAM의 1실시예의 배치도가 도시되어 있다. 동일도면의 각 회로블럭은 실제의 배치와 실질적으로 동일하게 그려져 있다.

제5도에 있어서 바이폴라 CMOS형 RAM은 특히 제한되지 않지만, 단결정 실리콘으로 이루어지는 1개의 반도체 기판 SUB상에 형성된다. 반도체 기판 SUB의 중앙부에는 4개의 메모리 매트 MAT1∼MAT4가 배치되고, 그 외측에는 각 어드레스 버퍼나 프리 디코더 등을 포함하는 주변회로 PC1 및 PC2가 각각 배치된다. 특히 제한되지 않지만, 주변회로 PC1에는 타이밍 발생회로 TG가 포함된다.

각 메모리 매트의 메모리 어레이 ARY1∼ARY8에 대응해서 마련되는 가변 임피던스 부하회로 LC1L, LC1R 내지 LC8L, LC8R은 대응하는 메모리 매트 MAT1∼MAT4의 가장 외측에 각각 배치된다. 메모리 매트 MAT1 및 MAT2의 중간에는 라이트 제어신호 버퍼 WB1이 근접해서 배치된다. 마찬가지로 메모리 매트 MAT3 및 MAT4의 중간에는 라이트 제어신호 버퍼 WB2가 근접해서 배치된다.

이것에 의해, 각 라이트 제어신호와 전환신호 발생회로 사이 및 각 전환신호 발생회로와 가변 임피던스 부하회로 사이의 거리가 전체적으로 단축된다. 또, 타이밍 발생회로 TG와 라이트 제어신호 버퍼 WB1 및 WB2 사이에 마련되는 공급경로의 길이는 실제로는 다르지만, 예를 들면 타이밍 발생회로 TG에 마련되는 지연회로의 단수를 조정하는 것에 의해서, 등가적으로 동일 길이로 되도록 설계된다. 이 때문에, 라이트 동작 종료후의 가변 임피던스 부하회로의 회복시간의 편차가 적게 되고, 이것에 따라서 기동 제어신호에 대한 라이트 제어신호의 상대적인 지연시간이 단축된다. 가변 임피던스 회로라고 간주할 수 있는 상기 가변 임피던스 부하회로가 마련되어 있는 것에 의해, 데이타 리드시에 데이타선쌍 사이의 전위차가 비교적 작게 되도록 제한된다. 그 때문에, 메모리 셀의 기억 데이타에 따른 데이타선에 있어서의 전위의 변화가 비교적 작게 제한되어, 데이타의 리드의 고속화를 도모할 수 있다.

라이트 앰프(데이타 입력회로라고 간주된다) 및 센스 앰프(데이타 출력회로라고 간주된다)는 MOSFET에 의해서 선택적으로 데이타선쌍에 접속된다. 그 때문에, 데이타의 라이트시에 센스앰프가 라이트 앰프의 부하로 되는 것을 방지할 수 있다. 이것에 의해, 라이트의 고속화를 도모할 수가 있다.

특히, 라이트 앰프와 데이타선쌍 사이에 마련되는 MOSFET를 N채널 MOSF ET로 구성하고, 센스 앰프와 데이타선쌍 사이에 마련되는 MOSFET를 P채널 MOSFET 로 구성하는 것에 의해서 라이트 동작과 리드 동작의 보다 나은 고속화가 가능하게 된다.

스테이틱형 메모리셀은 로우 레벨에 의해 라이트가 실행된다. 라이트 앰프와 데이선타쌍 사이에 마련되는 MOSFET를 N채널 MOSFET로 구성하는 것에 의해, 이 MOSFET의 스레쉬홀드 저압에 의한 레벨의 손실없이 로우레벨을 스테이틱형 메모리셀에 전달할 수 있으므로, 라이트 동작의 고속화가 가능하게 된다. 또, 센스앰프와 데이타선쌍 사이에 마련되는 MOSFET를 P채널 MOSFET로 구성하는 것에 의해서, 이 MOSFET의 스레쉬홀드 전압에 의한 레벨의 손실없이 하리레벨을 센스앰프에 전달할 수 있으므로, 리드동작의 고속화도 가능하게 된다.

또, 상기 가변 임피던스 부하회로에 있어서, 정상적으로 온상태로 되어 있는 MOSFET를 P채널 MOSFET로 구성하면, 데이타선의 전위를 비교적 높게 할 수 있다. 그 때문에, 라이트 동작시에 메모리 셀에 전달될 하이레벨측의 전위를 비교적 높게 할 수 있어, 메모리 셀에 라이트된 내용이 불필요하게 반전되어 버리는 것을 방지하는 것이 가능하게 된다.

이상과 같이, 이 실시예의 바이폴라 CMOS형 RAM은 4개의 메모리 매트 MA T1∼MAT4를 포함한다. 각 메모리 매트는 각각 워드선 방향으로 분할 배치되는 8개의 메모리 어레이 ARY1∼ARY8과 이들 메모리 어레이에 대응해서 마련되는 8개의 가변 임피던스 부하회로 LC1L∼LC8L 및 LC1R∼LC8R을 포함한다. 이들 가변 임피던스 부하회로는 대응하는 메모리 어레이 상보 데이타선에 대응해서 마련되어 64쌍의 P채널 MOSFET를 포함한다. 이중, 한쪽의 P채널 MOSFET는 정상적으로 온상태로 되고, 다른쪽의 P채널 MOSFET는 라이트 동작시에 있어서 대응하는 선택 타이밍 신호 A1∼A8과 라이트 제어신호 Φw1∼Φw8에 따라서 상기 선택 타이밍 신호를 형성하는 전환신호 발생회로 W1∼W8이 마련된다. 또, 메모리 매트 MAT1 및 MAT2와 MAT3 및 MAT4의 중앙부에는 대응하는 메모리 매트의 전환신호 발생회로 W1∼W8에 상기 라이트 제어신호 Φw1∼Φw8을 전달하는 라이트 제어신호 버퍼 WB1∼WB2가 마련된다. 이들 라이트 제어신호 버퍼와 타이밍 발생회로 TG사이에 마련되는 공급경로는, 예를 들면 그 전달 지연시간이 동일하게 되도록 설계하는 것에 의해서, 등가적으로 동일 길이로 된다. 이 때문에, 각 전환신호 발생회로와 가변 임피던스 부하회로 사이의 거리가 전체적으로 단축됨과 동시에, 가변 임피던스 부하회로의 회복시간의 편차가 적게 되어, 등가적으로 바이폴라 CMOS형 RAM의 사이클 타임이 고속화되는 것이다.

이상의 본 실시예에 나타낸 바와 같이, 본 발명을 가변 임피던스 부하회로를 갖는 바이폴라 CMOS형 RAM 등의 반도체 기억장치에 적용한 경우, 다음과 같은 효과를 얻을 수 있다.

즉, (1) 각 메모리 어레이에 대응해서 소정의 라이트 제어신호 및 대응하는 어레이 선택신호에 따라서 선택타이밍 신호를 형성하여 대응하는 여러개의 가변 임피던스 부하회로에 공급하는 신호 발생회로를 마련하고, 소정수의 상기 신호 발생회로에 대응해서 타이밍 발생회로에 의해 형성되는 상기 라이트 제어신호를 전달하는 신호 중계회로를 마련하는 것에 의해서, 타이밍 발생회로와 각 신호 중계회로 사이에 마련되는 공급경로를 등가적으로 동일 길이로 하는 것이 용이하게 도니다는 효과가 얻어진다.

(2) 상기 (1)항에 의해, 각 신호 발생회로와 가변 임피던스 부하회로 사이의 거리를 전체적으로 단축할 수 있다는 효과가 얻어진다.

(3) 상기 (1) 및 (2)항에 의해, 라이트 동작후에 있어서의 가변 임피던스 부하회로의 회복시간의 편차를 적게 할 수 있다는 효과가 얻어진다.

(4) 상기 (1)∼(3)항에 의해, 기동 제어신호에 대한 라이트 제어신호의 상대적인 지연시간을 단축하여, 가변 임피던스 부하회로를 갖는 바이폴라 CMOS형 RAM등의 사이클 타임을 고속화할 수 있다는 효과가 얻어진다.

이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탕하지 않는 범위에서 여러가지로 변경가능한 것을 물론이다. 예를 들면, 제1도의 블럭도에 있어서, 메모리 매트수나 각 메모리 매트내의 ㅁ모리 어레이수는 이 실시예에 의해서 제한되지 않는다. 또, 이 실시예에서는 동일한 메모리 매트내의 8개의 메모리 어레이에 대응해서 1개의 메인 워드선 구동회로 MWD1∼MWD4를 마련하고 있지만, 이들 메인 워드선 구동회로는, 예를 들면 메모리 어레이마다 마련되는 것이어도 좋다. X어드레스 디코더 및 Y어드레스 디코더는 프리 디코더 방식을 채택하지 않아도 좋고, 일부만을 프리 디코더 방식으로 하여도 좋다. 또, 라이트 제어신호 버퍼는 메모리 매트마다 마련하여도 좋고, 또 각 메모리 매트에 여러개 마련하여도 좋다. 어느 경우나, 타이밍 발생회로 TG와 각 라이트 제어신호 버퍼 사이에 마련되는 공급경로는 등가적으로 동일 길이로 되는 것이 바람직하다. 전환신호 발생회로는 여러개의 메모리 어레이에 대응해서 마련되어도 좋고, 각 메모리 어레이마다 여러개 마련하여도 좋다. 제2도의 회로도에 있어서, 각 메모리셀 MC를 구성하는 저항 R1 및 R2는 폴리 실리콘층 대신에 P채널 MOSFET를 사용하는 것이어도 좋다. 또, 라이트용 상보 공통 데이타선 및 리드용 상보 공통 데이타선은 공통의 상보 공통 데이타선을 공용하는 것이어도 좋다. 제5도의 배치도에 있어서, 각 가변 임피던스 부하회로는 대응하는 메모리 매트의 내측에 배치되어도 좋다. 이 경우, 라이트 제어신호 버퍼 WB1 및 WB2 등도 마찬가지로 메모리 매트의 내측에 배치하는 것이 효과적이다. 또, 타이밍 발생회로 TG는 반도체 기판 SUB의 반대측에 마련되는 것이어도 좋고, 각 메모리 매트는 제5도의 종축 및 횡축을 치환해서 배치되는 것도 좋다. 타이밍 발생회로 TG로부터 라이트 제어신호 버퍼 WB1 및 WB2에 공급되는 반전 타이밍의 신호선은, 예를 들면 메모리 매트 MAT1, MAT3과 MAT2, MAT4 사이에 배치하여도 좋다. 또, 상술한 것 이외에, 제1도에 도시한 바이폴라 CMOS형 RAM의 블럭구성, 제2도∼제4도에 도시한 메모리 매트, 인버터 회로 N3, NAND 게이트 회로 NAG1 등의 구체적인 회로구성, 제5도의 레이아웃과 제어신호, 어드레스 신호 및 프리디코드 신호의 조합에 대하여 여러가지 실시형태를 채용할 수 있다.

이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 이용분야인 바이폴라 CMOS형 RAM에 적용한 경웨 대해서 설명하였지만, 본 발명은 이것에 한정되지 않고, 그 주변 회로가 CMOS를 기본구성으로 하는 CMOS 스테이틱형 RAM등의 다른 반도체 기억장치에 적용하여도 좋다. 본 발명은 적어도 가변 임피던스 부하회로를 갖는 반도체 기억장치 및 이러한 반도체 기억장치를 포함하는 디지탈 장치에도 널리 적용할 수 있다.

Claims

제1전압을 받기 위한 제1단자, 상기 제1전압보다 작은 전압값을 갖는 제2전압을 받기 위한 제2 단자, 여러개의 위드선, 데이타선쌍, 그 각각의 상기 여러개의 워드선 중의 하나의 워드선과 상기 데이타선쌍에 결합되도록, 상기 여러개의 워드선과 상기 데이타선쌍에 결합된 여러개의 스테이틱형 메모리 셀, 상기 제1단자와 상기 데이타선쌍 사이에 결합되고, 데이타 리드모드에 있어서의 그의 임피던스값과 비교해서 데이타 라이트 모드에 있어서의 그의 임피던스값이 상대적으로 높게 되도록 제어되는 가변임피던스 회로, 상기 데이타 라이트 모드시에 동작상태로 되고, 상기 데이타선쌍 중의 한쪽의 전위를 상기 제2전압과 실질적으로 동일한 전위로 변화시키기 위한 수단을 갖는 데이타 입력회로, 상기 데이타 리드 모드시에 동작 상태로 되는 데이타 출력회로, 상기 데이타 입력회로의 한쌍의 출력에 각각 결합된 라이트 데이타선쌍, 상기 데이타 출력회로의 한쌍의 입력에 각각 결합된 리드 데이타선쌍, 상기 데이타 라이트 모드시, 상기 라이트 데이타선상을 상기 데이타선쌍에 각각 결합시키기 위한 N채널 MOSFET쌍, 상기 데이타 리드 모드시, 상기 데이타선쌍을 상기 리드 데이타선쌍에 각각 결합시키기 위한 제1 P채널 MOSFET쌍, 상기 가변 임피던스 회로는 상기 제1단자와 상기 데이타선쌍과의 사이에 각각 결합된 소오스-드레인 경로와 상기 제2단자에 결합된 게이트와를 갖고, 상기 제1 및 제2 단자로의 상기 제1 및 제2전압의 공급에 응답해서 도통상태로 되는 제2 P채널 MOSFET쌍, 상기 제1단자와 상기 데이타상쌍과의 사이에 각각 결합된 소오스-드레인 경로와 제어신호를 받도록 결합된 게이트와를 갖고, 상기 데이타 리드 모드시에 도통상태로 되며, 상기 데이타 라이트 모드시에 비도통상태로 되는 제3 P채널 MOSFET쌍을 갖는 반도체 집적회로 장치.
제1항에 있어서, 상기 여러개의 메모리 셀의 각각은 그의 한쪽의 게이트와 드레인이 그의 다른쪽의 드레인과 게이트에 각각 교차 접속된 한쌍의 MOSFET, 상기 한쌍의 MOSFET의 드레인에 각각 결합된 한쌍의 부하소자 및 한쌍의 전송 게이트 MOS FET를 포함하고, 상기 한쌍의 전송 게이트 MOSFET의 각각은 상기 한쌍의 MOSFET의 대응하는 MOSFET의 드레인과 상기 데이타선쌍의 대응하는 데이타선과의 사이에 결합된 소오스-드레인 경로를 갖고, 상기 한쌍의 전송 게이트 MOSFET의 각 게이트는 상기 여러개의 워드선의 대응하는 워드선에 결합되는 반도체 집적회로 장치.
제2항에 있어서, 상기 부하소자는 다결정 실리콘을 포함하는 반도체 집적회로 장치.
제3항에 있어서, 상기 반도체 집적회로 장치는 바이폴라 CMOS형 기억장치인 반도체 집적회로 장치.
제4항에 있어서, 상기 바이폴라 CMOS형 메모리 장치는 에미터 커플드 로직(ECL)회로의 신호 레벨과 호환성을 갖는 반도체 집적회로 장치.
제3항에 있어서, 상기 가변 임피던스 회로의 상기 제2 P채널 MOSFET쌍은 상기 제3 P채널 MOSFET쌍의 콘덕턴스보다 작은 콘덕턴스를 갖는 반도체 집적회로 장치.
제6항에 있어서, 상기 제2전압은 부전압인 반도체 집적회로 장치.
제7항에 있어서, 상기 제1전압은 실질적으로 접지전위인 반도체 집적회로 장치.
제8항에 있어서, 상기 여러개의 메모리셀의 각각에 포함되는 상기 한쌍의 MOS FET와 상기 한쌍의 전송 게이트 MOSFET의 각각은 N채널형인 반도체 집적회로 장치.
제1항에 있어서, 상기 제2 전압은 부전압인 반도체 집적회로 장치.
제1전압을 받기 위한 제1단자, 상기 제1전압보다 작은 전압값을 갖는 제2전압을 받기 위한 제2단자, 여러개의 워드선, 여러개의 상보 데이타선쌍, 그 각각이 상기 여러개의 상보 데이타선쌍 중의 한쌍과 상기 여러개의 워드선 중의 하나에 결합되도록, 상기 여러개의 워드선과 상기 여러개의 상보 데이타선쌍에 결합된 여러개의 스테이틱형 메모리 셀, 상기 제1단자와 상기 여러개의 상보 데이타선쌍 사이에 각각 결합되고, 또한 데이타 라이트 모드시에 그의 임피던스가 제1의 값에서 상기 제1의 값보다 큰 제2의 값으로 되도록 선택적으로 제어되는 여러개의 가변 임피던스 회로, 상기 데이타 라이트 모드시에 동작상태로 되고, 또한 상보 데이타선쌍의 어느것인가 한쪽의 데이타선의 전위를 상기 제2전압과 실질적으로 동일한 전위로 변화시키기 위한 수단을 갖는 데이타 입력회로, 데이타 리드 모드시에 동작상태로 되는 데이타 출력회로, 상기 데이타 입력회로의 한쌍의 출력에 각각 결합된 라이트 데이타선쌍, 상기 데이타 출력회로의 한쌍의 입력에 각각 결합된 리드 데이타선쌍, 상기 여러개의 상보 데이타선쌍,상기 라이트 데이타선쌍 및 상기 리드 데이타선쌍 사이에 결합된 여러개의 스위치 회로를 포함하고, 상기 여러개의 가변 임피던스 회로의 각각은 상기 제1단자와 상기 여러개의 상보 데이타선쌍의 대응하는 한쌍과의 사이에 각각 결합된 소오스-드레인 경로와 상기 제2단자에 공통으로 결합된 게이트와를 갖고, 상기 제1 및 제2단자로서 상기 제1 및 상기 제2전압의 공급에 응답해서 도통상태로 되는 제1 P채널 MOSFET쌍, 상기 제1단자와 상기 여러개의 상보 데이타선쌍의 대응하는 한쌍과의 사이에 각각 결합된 소오스-드레인 경로와 제어신호를 받도록 공통으로 결합된 게이트와를 갖고, 상기 데이타 리드 모드시에 도통 상태로 되며, 상기 데이타 라이트 모드시에 비도통 상태로 되는 제2 P채널 MOSFET쌍을 포함하고, 상기 여러개의 스위치 회로의 각각은 상기 데이타 라이트 모드시에 상기 데이타 입력회로를 상기 라이트 데이타선쌍을 거쳐서 상기 여러개의 상보 데이타선쌍의 대응하는 한쌍에 선택적으로 결합시키기 위한 제1 N채널 MOSFET쌍과 상기 데이타리드 모드시에 상기 여러개의 상보 데이타선쌍의 대응하는 한쌍의 상기 리드 데이터선쌍을 거쳐서 상기 데이타 출력회로에 선택적으로 결합시키기 위한 제3 P채널 MOSFET와를 포함하는 기판상의 반도체 기억장치.
제11항에 있어서, 상기 여러개의 메모리셀의 각각은 그 한쪽의 게이트와 드레인이 그의 다른쪽의 드레인과 게이트에 각각 교차 접속된 한쌍의 MOSFET, 상기 한쌍의 MOSFET의 드레인에 각각 결합된 한쌍의 부하소자 및 한쌍의 전송 게이트 MOSFET를 포함하고, 상기 한쌍의 전송 게이트 MOSFET의 각각은 상기 한쌍의 MOSFET의 대응하는 MOSFET의 드레인과 상기 상보 데이타선쌍의 대응하는 데이타선과의 사이에 결합된 소오스-드레인 경로를 포함하고, 상기 한쌍의 전송 게이트 MOSFET의 각각의 게이트는 상기 여러개의 워드선의 대응하는 워드선에 결합되는 반도체 기억장치.
제12항에 있어서, 상기 부하소자는 다결정 폴리실리콘을 포함하는 반도체 기억장치.
제13항에 있어서, 상기 반도체 기억장치는 바이폴라 CMOS형의 기억장치인 반도체 기억장치.
제14항에 있어서, 상기 바이폴라 CMOS형의 기억장치는 에미터 커플드 로직(ECL)회로의 신호 레벨과 호환성을 갖는 반도체 기억장치.
제14항에 있어서, 상기 제2전압은 부전압인 반도체 기억장치.
제16항에 있어서, 상기 제1전압은 실질적으로 접지전위인 반도체 기억장치.
제17항에 있어서, 상기 제1 P채널 MOSFET쌍은 상기 제2 P채널 MOSFET쌍의 콘덕턴스보다 작은 콘덕턴스를 갖는 반도체 기억장치.
제11항에 있어서, 제1 P채널 MOSFET쌍은 상기 제2 P채널 MOSFET쌍의 콘덕턴스보다 작은 콘덕턴스를 갖는 반도체 기억장치.
제1전압을 받기 위한 제1단자, 상기 제1전압보다 작은 전압값을 갖는 제2전압을 받기 위한 제2단자, 여러개의 위드선, 데이타선쌍, 그 각각이 상기 여러개의 워드선의 대응하는 하나와 상기 데이타선쌍에 결합되도록, 상기 여러개의 워드선과 상기 데이타선쌍에 결합된 여러개의 스테이틱형 메모리 셀, 상기 제1단자와 상기 데이터선쌍 사이에 결합되고, 데이타 리드모드에 있어서의 그의 임피던스값과 비교해서 데이타 라이트 모드에 있어서의 그의 임피던스값이 상대적으로 높게 되도록 제어되는 가변 임피던스 회로, 상기 데이타 라이트 모드시에 동작상태로 되고, 상기 데이타선쌍 중의 한쪽의 데이타선의 전위를 상기 제2전압과 실질적으로 동일한 전위로 변화시키기 위한 수단을 갖는 데이타 입력회로, 상기 데이타 리드 모드시에 동작상태로 되는 데이타 출력회로, 상기 데이타 입력회로의 한쌍의 출력에 각각 결합된 라이트 데이타선쌍, 상기 데이타 출력호로의 한쌍의 입력에 각각 결합된 리드 데이타선쌍, 상기 데이타 라이트 모드시, 상기 데이타 입력 회로를 상기 라이트 데이타선쌍을 거쳐서 상기 데이타선쌍에 결합시키기 위한 제1 MOSFET쌍, 상기 MOSFET쌍과 상보적인 채널형을 갖고, 데이타 리드 모드시에 상기 데이타선쌍을 상기 리드 데이타선쌍을 거쳐서 상기 데이타 출력회로에 결합시키기 위한 제2 MOSFET쌍을 포함하고, 상기 가변 임피던스 회로는 상기 제1단자와 상기 데이타선쌍과의 사이에 각각 결합된 주전류 경로와 상기 제2단자에 결합된 제어단자와를 갖는 제1트랜지스터쌍과 상기 제1단자와 상기 데이타선쌍과의 사이에 각각 결합된 주전류 경로와 제어신호를 받도록 결합된 제어단자와를 가즌 제2트랜지스터쌍과를 갖고, 상기 제1트랜지스터쌍은 상기 제1 및 제2단자에 대해서 상기 제1 및 상기 제2전압이 공급되는 것에 응답해서 도통상태로 되고, 상기 제2트랜지스터쌍은 상기 데이타 리드 모드시에 도통상태로 되고, 상기 데이타 라이트 모드시에 비도통 상태로 되는 반도체 집적회로 장치.
제20항에 있어서, 상기 제1트랜지스터쌍이 도통상태로 될 때, 상기 제1트랜지스터쌍의 콘덕턴스는 상기 제2트랜지스터쌍이 도통상태로 될 때의 상기 제2트랜지스터쌍의 콘덕턴스보다 작은 반도체 집적회로 장치.
제20항에 있어서, 상기 가변 임피던스 회로의 상기 제1 및 제2트랜지스터쌍의 각각의 트랜지스터는 상기 주전류 경로로 되는 소오스-드레인 경로와 상기 제어단자로 되는 게이트와를 갖는 MOSFET인 반도체 집적회로 장치.
제22항에 있어서, 상기 제1 및 제2트랜지스터쌍에 대응하는 여러개의 MOSF ET는 동일 채널형으로되는 반도체 집적회로 장치.
제23항에 있어서, 상기 제1 MOSFET쌍은 여러개의 N 채널 MOSFET를 포함하고, 상기 제2 MOSFET쌍은 P채널형으로 되는 반도체 집적회로 장치.
제23항에 있어서, 상기 제1 및 제2트랜지스터쌍으로 되는 상기 여러개의 MOS FET는 P채널형으로되는 집적회로 장치.
제25항에 있어서, 상기 제1전압은 실질적으로 접지전위이고, 상기 제2전압은 부전압인 반도체 집적회로 장치.
제26항에 있어서, 상기 여러개의 메모리 셀의 각각은 여러개의 MOSFET를 포함하는 반도체 집적회로 장치.
제27항에 있어서, 상기 반도체 집적회로 장치는 바이폴라 CMOS형의 기억장치인 반도체 집적회로 장치.
제27항에 있어서, 상기 제1트랜지스터쌍으로 되는 상기 여러개의 MOSFET는 상기 제2트랜지스터쌍으로 되는 상기 여러개의 MOSFET의 콘덕턴스보다 작은 콘덕턴스를 갖는 반도체 집적회로 장치.
제20항에 있어서, 적어도 상기 가변 임피던스 회로의 상기 제1트랜지스터쌍은 그의 소오스-드레인 경로가 상기 주전류 경로로 되고, 그의 게이트 제어단자로 되는 MOSFET상을 포함하는 반도체 집적회로 장치.
제30항에 있어서, 상기 제1트랜지스터쌍으로 되는 상기 MOSFET쌍은 P채널형으로 되는 반도체 집적회로 장치.
제30항에 있어서, 상기 제1MOSFET쌍은 N채널형으로 되고, 상기 제2 MOS FET쌍은 P채널형으로 되는 반도체 집적회로 장치.
제32항에 있어서, 상기 제1전압은 실질적으로 접지전위이고, 상기 제2전압은 부전압인 반도체 집적회로 장치.
제33 항에 있어서, 상기 여러개의 매로리셀의 각각은 여러개의 MOSFET를 포함하는 반도체 집적회로 장치.
제32항에 있어서, 상기 제2트랜지스터쌍은 P채널형 MOSFET를 포함하는 반도체 집적회로 장치.
제1전압을 받기 위한 제1단자, 상기 제1전압보다 작은 전압값을 가즌 제2전압을 받기 위한 제2단자, 여러개의 워드선, 여러쌍의 상보 데이타선, 그 각각이 상기 여러쌍의 상보 데이타선 중의 한쌍의 상보 데이타선상과 상기 여러개의 원드선 중의 하나의 워드선에 결합되도록 , 상기 여러개의 워드선과 상기 여러쌍의 상보 데이타선에 결합된 여러개의 스테이틱형 메모리 셀, 상기 제1단자와 상기 여러쌍의 상보 데이타선 사이에 각각 결합되고, 또한 데이타 라이트 모드시에 그의 임피던스 제1의 값에서 상기 제1의 값보다 큰 제2의 값으로 되도록 선택적으로 제어되는 여러개의 가변 임피던스 회로, 상기 데이타 라이트 모드시에 동작상태로 되고, 또한 한쌍의 상보 데이타선의 어느것인가 한쪽의 데이타선의 전위를 상기 제2전압과 근사하는 전위로 변화시키기 위한 수단을 갖는 데이타 입력회로, 데이타 리드 모드시에 동작상태로 되는 데이타 출력회로, 상기 데이타 입력회로의 한쌍의 출력에 결합된 한쌍의 라이트 데이타선, 상기 데이타 출력회로의 한쌍의 입력에 결합된 한쌍의 리드 데이타선, 상기 여러쌍의 상보 데이타선, 상기 한쌍의 라이트 데이타선 및 상기 한쌍의 리드 데이타선 사이에 결합된 여러개의 스위치 회로를 포함하고, 상기 여러개의 가변 임피던스 회로의 각각은 상기 제1단자와 상기 여러쌍의 상보 데이타선의 대응하는 한쌍의 상보 데이타선과의 사이에 각각 결합된 소오스-드레인 경로와 상기 제2단자에 결합된 게이트와를 각각 갖고, 상기 제1 및 제2단자에 대해서 상기 제1 및 상기 제2전압이 공급되는 것에 응답해서 도통상태로 되는 한쌍의 제1 MOSFET와 상기 제1 단자와 상기 여러상의 상보 데이타선의 대응한 한쌍의 상보 데이타선과의 사이에 각각 결합된 주전류 경로와 제어신호르 제어신호를 받도록 결합된 제어단자와를 갖고, 상게 데이타 리드 모드시에 도통 상태로 되며, 상기 데이타 라이트 모드시에 비도통 상태로 되는 한쌍의 트랜지스터와를 포함하고, 상기 여러개의 스위치 회로의 각각은 상기 데이타 라이트 모드시에 상기 데이타 입력회로를 상기 한쌍의 라이트 데이타선쌍을 거쳐서 상기 여러쌍의 상보 데이타선의 대응하는 한쌍의 상보 데이타선쌍에 선택적으로 결합시키기 위한 한쌍의 제2 MOSFET와 상기 제2 MOSFET쌍의 채널형과 상보적인 채널형을 갖고, 상기 데이타 리드 모드시에 상기 여러쌍의 상보 데이타선 중의 대응하는 한쌍의 상보 데이타선쌍을 상기 한쌍의 리드 데이타선을 거쳐서 상기 데이타 출력회로에 선택적으로 결합시키기 위한 제3 MOSFET쌍과를 포함하는 기판상의 반도체 기억장치.
제36항에 있어서, 상기 한쌍의 제1 MOSFET는 P채널형인 반도체 기억장치.
제37항에 있어서, 상기 한쌍의 제2 MOSFET는 N채널형이고, 상기 제3 MOS FET는 P채널형인 반도체 기억장치.
제38항에 있어서, 상기 제1전압은 실질적으로 접지전위이고, 상기 제2전압은 부전압인 반도체 기억장치.
제38항에 있어서, 상기 한쌍의 트랜지스터의 각각은 P채널형 MOSFET인 반도체 기억장치.
제36항에 있어서, 상기 제1 MOSFET쌍은 상기 한쌍의 트랜지스터의 콘덕턴스보다 작은 콘덕턴스를 갖는 반도체 기억장치.
제41항에 있어서, 상기 제1 MOSFET는 P채널형이고, 상기 한쌍의 트랜지스터의 각각은 P채널형 MOSFET인 반도체 기억장치.
제36항에 있어서,상기 여러개의 메모리 셀의 각각은 여러개의 MOSFET를 포함하는 반도체 기억장치.