JPH0728640Y2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0728640Y2 JPH0728640Y2 JP1988047481U JP4748188U JPH0728640Y2 JP H0728640 Y2 JPH0728640 Y2 JP H0728640Y2 JP 1988047481 U JP1988047481 U JP 1988047481U JP 4748188 U JP4748188 U JP 4748188U JP H0728640 Y2 JPH0728640 Y2 JP H0728640Y2
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- transistors
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 この考案は半導体集積回路装置のうちの、マスクROM装
置に関し、特にNAND型メモリのワード（メモリゲート）
を選択するためのデコーダ回路の高集積化、高速化に関
するものである。
置に関し、特にNAND型メモリのワード（メモリゲート）
を選択するためのデコーダ回路の高集積化、高速化に関
するものである。
CMOSマスクROM装置におけるアドレス入力からNANDメモ
リを経てセンスアンプまでの回路としては従来第４図に
示すような回路がある。第４図において、（Q1），（Q
4）〜（Q4−ｎ），（Q5）はＰチヤネル型トランジスタ
（以下:P型Trという）、（Q2），（Q3）〜（Q3−ｎ），
（Q6），（Q7）〜（Q14），（Q16）〜（Q19），（Q21）
〜（Q25），（Q27），（Q28），（Q30）〜（Q34）はＮ
チヤネル型エンハンスメントVthトランジスタ（以下:N
型Ｅ・Trという）、（Q15），（Q20），（Q26），（Q2
9）はＮチヤネル型デイプレツシヨンVthトランジスタ
（以下:N型Ｄ・Trという）、（A1）〜（An）はNAND型デ
コーダ回路のアドレス入力信号、（As）はセレクトトラ
ンジスタ選択のアドレス入力信号、（Ax1）〜（Ax3）は
メモリトランジスタ選択のアドレス入力信号、（Ａ）は
NAND型デコーダ回路、（Ｂ）はアドレスバツフア回路、
（Ｃ）はアドレスデコーダ回路、（Ｄ）はインバータ回
路、（Ｅ）はアドレスデコーダ回路（Ｃ）とメモリトラ
ンジスタのゲート電極に接続されるワード線間に設けら
れたトランスフアーゲートトランジスタ群、（Ｆ）は図
示左右のメモリトランジスタ群を選択するためのセレク
トトランジスタ群、（Ｇ）は一端がセレクトトランジス
タ群（Ｆ）を介してコモンビット線（０）に接続される
とともに他端が接地電位ノードとの間に接続される直列
接続された複数のメモリトランジスタからなり、各メモ
リトランジスタのゲート電極が対応したワード線に接続
されたメモリトランジスタ群２つから構成されたメモリ
トランジスタブロック、（Ｈ）はコモンビツト線（）
を選択するためのデコーダ回路、（Ｉ）はセンスアン
プ、（Ｊ）はセンスアンプ出力、（Ｋ）はNAND型デコー
ダ回路（Ａ）のデコード出力ノードから出力されたデコ
ード出力信号の反転出力信号、（Ｌ），（Ｍ）はアドレ
ス入力信号（AS）に対して互いに逆相となる出力であ
る。
リを経てセンスアンプまでの回路としては従来第４図に
示すような回路がある。第４図において、（Q1），（Q
4）〜（Q4−ｎ），（Q5）はＰチヤネル型トランジスタ
（以下:P型Trという）、（Q2），（Q3）〜（Q3−ｎ），
（Q6），（Q7）〜（Q14），（Q16）〜（Q19），（Q21）
〜（Q25），（Q27），（Q28），（Q30）〜（Q34）はＮ
チヤネル型エンハンスメントVthトランジスタ（以下:N
型Ｅ・Trという）、（Q15），（Q20），（Q26），（Q2
9）はＮチヤネル型デイプレツシヨンVthトランジスタ
（以下:N型Ｄ・Trという）、（A1）〜（An）はNAND型デ
コーダ回路のアドレス入力信号、（As）はセレクトトラ
ンジスタ選択のアドレス入力信号、（Ax1）〜（Ax3）は
メモリトランジスタ選択のアドレス入力信号、（Ａ）は
NAND型デコーダ回路、（Ｂ）はアドレスバツフア回路、
（Ｃ）はアドレスデコーダ回路、（Ｄ）はインバータ回
路、（Ｅ）はアドレスデコーダ回路（Ｃ）とメモリトラ
ンジスタのゲート電極に接続されるワード線間に設けら
れたトランスフアーゲートトランジスタ群、（Ｆ）は図
示左右のメモリトランジスタ群を選択するためのセレク
トトランジスタ群、（Ｇ）は一端がセレクトトランジス
タ群（Ｆ）を介してコモンビット線（０）に接続される
とともに他端が接地電位ノードとの間に接続される直列
接続された複数のメモリトランジスタからなり、各メモ
リトランジスタのゲート電極が対応したワード線に接続
されたメモリトランジスタ群２つから構成されたメモリ
トランジスタブロック、（Ｈ）はコモンビツト線（）
を選択するためのデコーダ回路、（Ｉ）はセンスアン
プ、（Ｊ）はセンスアンプ出力、（Ｋ）はNAND型デコー
ダ回路（Ａ）のデコード出力ノードから出力されたデコ
ード出力信号の反転出力信号、（Ｌ），（Ｍ）はアドレ
ス入力信号（AS）に対して互いに逆相となる出力であ
る。
次に動作について説明する。アドレス入力信号（A1）〜
（An）がすべてHigh入力となるNAND型デコーダ回路のブ
ロツクのみがそのデコード出力信号をLowとし、インバ
ータ出力信号（Ｋ）をHighとし、トランスフアーゲート
・トランジスタ群（Ｅ）のすべてのＮチャネル型エンハ
ンスメントトランジスタのゲート電極に入力され、これ
らすべてのＮチャネル型エンハンスメントトランジスタ
は導通状態（ON）になる。その他のアドレス入力（A1）
〜（An）の組合せは、インバータ出力信号（Ｋ）がすべ
てLowとなりトランジスタ群（Ｅ）のすべてのＮチャネ
ル型エンハンスメントトランジスタは非導通状態（OF
F）になる。こうしてメモリアレイ群中の所定のメモリ
トランジスタブロック（Ｇ）を選択できた。次にアドレ
ス入力信号（Ax1）〜（Ax3）によつて直列８段となつて
いるメモリトランジスタのうち１ゲートを選択する。つ
まり、アドレス入力信号（Ax1）〜（Ax3）を受けたアド
レスデコーダ回路（Ｃ）は、アドレス入力信号（Ax1）
〜（Ax3）によって選択された１ゲート、つまり、選択
されたメモリトランジスタのゲート電極に接続されたワ
ード線の電位をLowに、その他の７ゲート、つまり、非
選択のメモリトランジスタのゲート電極に接続されたワ
ード線の電位をHighにするために、アドレス入力信号
（Ax1）〜（Ax3）をデコードしてそれぞれワード線に対
応した複数のアドレスデコード出力ノードにLowまたはH
ighのいずれかの電位を出力するように構成される。次
にアドレス入力信号（AS）はアドレスバツハア（Ｂ）に
出力され一方（Ｌ）そのままセレクトトランジスタのゲ
ートへ、他はインバータ（Ｄ）によつて反転され（Ｍ）
セレクトゲートトランジスタのゲートへ入いる。ところ
で、センスアンプ（Ｉ）からの充電はデコーダ回路
（Ｈ）を介して選択されたコモンビツト線（）のみ行
なわれる。
（An）がすべてHigh入力となるNAND型デコーダ回路のブ
ロツクのみがそのデコード出力信号をLowとし、インバ
ータ出力信号（Ｋ）をHighとし、トランスフアーゲート
・トランジスタ群（Ｅ）のすべてのＮチャネル型エンハ
ンスメントトランジスタのゲート電極に入力され、これ
らすべてのＮチャネル型エンハンスメントトランジスタ
は導通状態（ON）になる。その他のアドレス入力（A1）
〜（An）の組合せは、インバータ出力信号（Ｋ）がすべ
てLowとなりトランジスタ群（Ｅ）のすべてのＮチャネ
ル型エンハンスメントトランジスタは非導通状態（OF
F）になる。こうしてメモリアレイ群中の所定のメモリ
トランジスタブロック（Ｇ）を選択できた。次にアドレ
ス入力信号（Ax1）〜（Ax3）によつて直列８段となつて
いるメモリトランジスタのうち１ゲートを選択する。つ
まり、アドレス入力信号（Ax1）〜（Ax3）を受けたアド
レスデコーダ回路（Ｃ）は、アドレス入力信号（Ax1）
〜（Ax3）によって選択された１ゲート、つまり、選択
されたメモリトランジスタのゲート電極に接続されたワ
ード線の電位をLowに、その他の７ゲート、つまり、非
選択のメモリトランジスタのゲート電極に接続されたワ
ード線の電位をHighにするために、アドレス入力信号
（Ax1）〜（Ax3）をデコードしてそれぞれワード線に対
応した複数のアドレスデコード出力ノードにLowまたはH
ighのいずれかの電位を出力するように構成される。次
にアドレス入力信号（AS）はアドレスバツハア（Ｂ）に
出力され一方（Ｌ）そのままセレクトトランジスタのゲ
ートへ、他はインバータ（Ｄ）によつて反転され（Ｍ）
セレクトゲートトランジスタのゲートへ入いる。ところ
で、センスアンプ（Ｉ）からの充電はデコーダ回路
（Ｈ）を介して選択されたコモンビツト線（）のみ行
なわれる。
ここで一般に、Ｎ型Ｅ・Trのしきい値電圧（以下、Vth
という）は、0.5〜1.0V,P型TrのVthは−0.5〜−1.0V,N
型Ｄ・TrのVthは−２〜−5V程度が用いられる。
という）は、0.5〜1.0V,P型TrのVthは−0.5〜−1.0V,N
型Ｄ・TrのVthは−２〜−5V程度が用いられる。
さて、インバータ出力信号（Ｋ）がHighを示すと、トラ
ンスファーゲートトランジスタ群（Ｅ）のすべてのＮチ
ャネル型エンハンスメントトランジスタが導通状態（O
N）になり、メモリトランジスタブロック（Ｇ）が選択
される。ここで、セレクト・トランジスタのゲート
（Ｌ）がLow、（Ｍ）がHighのとき、（Q15），（Q1
6），（Q26）がON、（Q25）がOFFし、アドレス入力信号
が選択される。次に、アドレス入力信号（Ax1）〜（Ax
3）入力によつて、デコーダ回路（Ｃ）のデコード出力
信号がメモリゲートの（X1）のみ選択Lowとし、その他
７ゲートを非選択Highとした場合、（Q20）はＮ型Ｄ・T
rなのでONし、（Q17）〜（Q19），（Q21）〜（Q24）の
ゲートはHighが入力されているのですべてONとなり、コ
モンビツト線（）の電位をGNDへ放電させる。次に、
メモリゲートの（X2）が選択Lowとなり、その他７ゲー
トを非選択Highとした場合、（Q17）〜（Q20），（Q2
2）〜（Q24）はONとするが、（Q21）はＮ型Ｅ・Trなの
でOFFし、コモンビツト線（）とGND間の放電経路をし
や断する。したがつて、メモリトランジスタ（以下メモ
リTrという）のVthがメモリゲートの電位レベルよりも
低い場合はメモリTrはON状態となり、コモンビツト線
（）はLowレベルとなる。一方、メモリTrのVthがメモ
リゲートの電位レベルよりも高い場合はメモリTrはOFF
状態となり、コモンビツト線（）はセンスアンプ
（Ｉ）からの充電を受けてHighレベルとなる。センスア
ンプ（Ｉ）はメモリTrのON,OFFを感知して出力（Ｊ）は
High,Low（1,0）のデータを出力する。なお、メモリト
ランジスタ群内のＮ型Ｄ・Trは、所望のメモリTr（Ｎ型
Ｅ・Tr）にデイプレツシヨン型のイオン注入を行なうこ
とでなされ、所望のデータを構成することができる。
ンスファーゲートトランジスタ群（Ｅ）のすべてのＮチ
ャネル型エンハンスメントトランジスタが導通状態（O
N）になり、メモリトランジスタブロック（Ｇ）が選択
される。ここで、セレクト・トランジスタのゲート
（Ｌ）がLow、（Ｍ）がHighのとき、（Q15），（Q1
6），（Q26）がON、（Q25）がOFFし、アドレス入力信号
が選択される。次に、アドレス入力信号（Ax1）〜（Ax
3）入力によつて、デコーダ回路（Ｃ）のデコード出力
信号がメモリゲートの（X1）のみ選択Lowとし、その他
７ゲートを非選択Highとした場合、（Q20）はＮ型Ｄ・T
rなのでONし、（Q17）〜（Q19），（Q21）〜（Q24）の
ゲートはHighが入力されているのですべてONとなり、コ
モンビツト線（）の電位をGNDへ放電させる。次に、
メモリゲートの（X2）が選択Lowとなり、その他７ゲー
トを非選択Highとした場合、（Q17）〜（Q20），（Q2
2）〜（Q24）はONとするが、（Q21）はＮ型Ｅ・Trなの
でOFFし、コモンビツト線（）とGND間の放電経路をし
や断する。したがつて、メモリトランジスタ（以下メモ
リTrという）のVthがメモリゲートの電位レベルよりも
低い場合はメモリTrはON状態となり、コモンビツト線
（）はLowレベルとなる。一方、メモリTrのVthがメモ
リゲートの電位レベルよりも高い場合はメモリTrはOFF
状態となり、コモンビツト線（）はセンスアンプ
（Ｉ）からの充電を受けてHighレベルとなる。センスア
ンプ（Ｉ）はメモリTrのON,OFFを感知して出力（Ｊ）は
High,Low（1,0）のデータを出力する。なお、メモリト
ランジスタ群内のＮ型Ｄ・Trは、所望のメモリTr（Ｎ型
Ｅ・Tr）にデイプレツシヨン型のイオン注入を行なうこ
とでなされ、所望のデータを構成することができる。
従来のNAND型メモリを用いたCMOS・マスクROM装置は以
上のように構成されていたので、トランスフアーゲート
・トランジスタ群（Ｅ）選択用のデコーダ回路が、CMOS
・NAND回路と、CMOSインバータ回路を組み合せているの
で、Ｐ型TrとＮ型Ｅ・Trの数が同一だけ必要であり総ト
ランジスタ数が多く、メモリゲート選択デコーダの回路
パターン面積が大きくなるという課題があつた。また、
大容量メモリ装置になるにしたがつてメモリアレイ部に
は微細パターンを用いるので、１メモリTrの縦・横とも
寸法が小さくなりNAND回路部にＰ型Trを多く用いること
が難かしくなり、一般にＰ型Trは電流供給能力（Gm）が
Ｎ型Trに比べて悪いので、CMOS回路ではＰ型Trのゲート
長サイズをＮ型Ｅ・Trの約1.5倍したものをペアとして
用いなければならないという課題もあつた。
上のように構成されていたので、トランスフアーゲート
・トランジスタ群（Ｅ）選択用のデコーダ回路が、CMOS
・NAND回路と、CMOSインバータ回路を組み合せているの
で、Ｐ型TrとＮ型Ｅ・Trの数が同一だけ必要であり総ト
ランジスタ数が多く、メモリゲート選択デコーダの回路
パターン面積が大きくなるという課題があつた。また、
大容量メモリ装置になるにしたがつてメモリアレイ部に
は微細パターンを用いるので、１メモリTrの縦・横とも
寸法が小さくなりNAND回路部にＰ型Trを多く用いること
が難かしくなり、一般にＰ型Trは電流供給能力（Gm）が
Ｎ型Trに比べて悪いので、CMOS回路ではＰ型Trのゲート
長サイズをＮ型Ｅ・Trの約1.5倍したものをペアとして
用いなければならないという課題もあつた。
この考案は上記のような課題を解消するためになされた
もので、第１の情報を記憶するためのＮチャネル型エン
ハンスメントトランジスタからなるメモリトランジスタ
と、第２の情報を記憶するためのＮチャネル型ディプレ
ッショントランジスタからなるメモリトランジスタとを
複数有するメモリ部を備えたROM装置である半導体集積
回路装置において、メモリ部の複数のメモリトランジス
タから所定のメモリトランジスタを選択するためのデコ
ード出力信号をデコード出力ノードに出力するデコーダ
回路の回路パターン面積を減らし、メモリ部のメモリト
ランジスタの数が多い大容量のROM装置に対しても小面
積のデコーダ回路が搭載される半導体集積回路装置を得
ることを第１の目的としているものである。
もので、第１の情報を記憶するためのＮチャネル型エン
ハンスメントトランジスタからなるメモリトランジスタ
と、第２の情報を記憶するためのＮチャネル型ディプレ
ッショントランジスタからなるメモリトランジスタとを
複数有するメモリ部を備えたROM装置である半導体集積
回路装置において、メモリ部の複数のメモリトランジス
タから所定のメモリトランジスタを選択するためのデコ
ード出力信号をデコード出力ノードに出力するデコーダ
回路の回路パターン面積を減らし、メモリ部のメモリト
ランジスタの数が多い大容量のROM装置に対しても小面
積のデコーダ回路が搭載される半導体集積回路装置を得
ることを第１の目的としているものである。
第２の目的は、上記デコーダ回路を工程数を増やすこと
なく製造できる製造容易な半導体集積回路装置を得るこ
とである。
なく製造できる製造容易な半導体集積回路装置を得るこ
とである。
第３の目的は、上記デコーダ回路が高速に動作する半導
体集積回路装置を得ることである。
体集積回路装置を得ることである。
［課題を解決するための手段］ この考案の第１の考案は、第１の情報を記憶するための
Ｎチャネル型エンハンスメントトランジスタからなるメ
モリトランジスタと、第２の情報を記憶するためのＮチ
ャネル型ディプレッショントランジスタからなるメモリ
トランジスタとを複数有するメモリ部を備えた半導体集
積回路装置において、電源電位ノードとデコード出力ノ
ードとの間に接続され、上記メモリ部のメモリトランジ
スタを構成するＮチャネル型ディプレッショントランジ
スタと同じディプレッション型イオン注入がされたＮチ
ャネル型ディプレッショントランジスタからなるロード
トランジスタと、デコード出力ノードと接地電位ノード
との間に直列接続され、それぞれゲート電極に対応した
アドレス入力信号を受けるＮチャネル型エンハンスメン
トトランジスタからなる複数のドライバトランジスタと
を有し、メモリ部の複数のメモリトランジスタから所定
のメモリトランジスタを選択するためのデコード出力信
号をデコード出力ノードに出力するデコーダ回路を設け
ものである。
Ｎチャネル型エンハンスメントトランジスタからなるメ
モリトランジスタと、第２の情報を記憶するためのＮチ
ャネル型ディプレッショントランジスタからなるメモリ
トランジスタとを複数有するメモリ部を備えた半導体集
積回路装置において、電源電位ノードとデコード出力ノ
ードとの間に接続され、上記メモリ部のメモリトランジ
スタを構成するＮチャネル型ディプレッショントランジ
スタと同じディプレッション型イオン注入がされたＮチ
ャネル型ディプレッショントランジスタからなるロード
トランジスタと、デコード出力ノードと接地電位ノード
との間に直列接続され、それぞれゲート電極に対応した
アドレス入力信号を受けるＮチャネル型エンハンスメン
トトランジスタからなる複数のドライバトランジスタと
を有し、メモリ部の複数のメモリトランジスタから所定
のメモリトランジスタを選択するためのデコード出力信
号をデコード出力ノードに出力するデコーダ回路を設け
ものである。
この考案の第２の考案は、第１の情報を記憶するための
Ｎチャネル型エンハンスメントトランジスタからなるメ
モリトランジスタと、第２の情報を記憶するためのＮチ
ャネル型ディプレッショントランジスタからなるメモリ
トランジスタとを複数有するメモリ部を備えた半導体集
積回路装置において、電源電位ノードとデコード出力ノ
ードとの間に接続されたＮチャネル型ディプレッション
トランジスタからなるロードトランジスタと、デコード
出力ノードと接地電位ノードとの間に直列接続され、そ
れぞれがゲート電極に対応したアドレス入力信号を受
け、しきい値電圧が周辺回路のＮチャネル型エンハンス
メントトランジスタのしきい値電圧より低いＮチャネル
型エンハンスメントトランジスタからなる複数のドライ
バトランジスタとを有し、メモリ部の複数のメモリトラ
ンジスタから所定のメモリトランジスタを選択するため
のデコード出力信号をデコード出力ノードに出力するデ
コーダ回路を設けたものである。
Ｎチャネル型エンハンスメントトランジスタからなるメ
モリトランジスタと、第２の情報を記憶するためのＮチ
ャネル型ディプレッショントランジスタからなるメモリ
トランジスタとを複数有するメモリ部を備えた半導体集
積回路装置において、電源電位ノードとデコード出力ノ
ードとの間に接続されたＮチャネル型ディプレッション
トランジスタからなるロードトランジスタと、デコード
出力ノードと接地電位ノードとの間に直列接続され、そ
れぞれがゲート電極に対応したアドレス入力信号を受
け、しきい値電圧が周辺回路のＮチャネル型エンハンス
メントトランジスタのしきい値電圧より低いＮチャネル
型エンハンスメントトランジスタからなる複数のドライ
バトランジスタとを有し、メモリ部の複数のメモリトラ
ンジスタから所定のメモリトランジスタを選択するため
のデコード出力信号をデコード出力ノードに出力するデ
コーダ回路を設けたものである。
［作用］ この考案の第１の考案にあっては、デコーダ回路が、ロ
ードトランジスタを構成するＮチャネル型ディプレッシ
ョントランジスタと、複数のドライバトランジスタを構
成するＮチャネル型エンハンスメントトランジスタとに
よって構成されて占有面積の低減化を図れ、かつ、ロー
ドトランジスタを構成するＮチャネル型ディプレッショ
ントランジスタが、メモリ部のメモリトランジスタを構
成するＮチャネル型ディプレッショントランジスタと同
じ工程で製造できる。
ードトランジスタを構成するＮチャネル型ディプレッシ
ョントランジスタと、複数のドライバトランジスタを構
成するＮチャネル型エンハンスメントトランジスタとに
よって構成されて占有面積の低減化を図れ、かつ、ロー
ドトランジスタを構成するＮチャネル型ディプレッショ
ントランジスタが、メモリ部のメモリトランジスタを構
成するＮチャネル型ディプレッショントランジスタと同
じ工程で製造できる。
この考案の第２の考案にあっては、デコーダ回路が、ロ
ードトランジスタを構成するＮチャネル型ディプレッシ
ョントランジスタと、複数のドライバトランジスタを構
成するＮチャネル型エンハンスメントトランジスタとに
よって構成され、占有面積の低減化を図れ、かつ、複数
のドライバトランジスタを構成するＮチャネル型エンハ
ンスメントトランジスタがそれによる充放電を早める。
ードトランジスタを構成するＮチャネル型ディプレッシ
ョントランジスタと、複数のドライバトランジスタを構
成するＮチャネル型エンハンスメントトランジスタとに
よって構成され、占有面積の低減化を図れ、かつ、複数
のドライバトランジスタを構成するＮチャネル型エンハ
ンスメントトランジスタがそれによる充放電を早める。
以下、この考案の一実施例を図について説明する。第１
図において、（Q101）はＮチヤネル型デイプレツシヨン
Vthのトランジスタ、（Q102），（Q103）〜（Q10n）は
Ｎチヤネル型エンハンスメントVthのトランジスタ、
（Ａ′）はＮ型Ｄ・Tr（Q101）をロードトランジスタと
し、Ｎ型Ｅ・Trをドライバトランジスタとして直列に接
続し構成さたNAND型デコーダ回路である。その他の構成
は前記従来のものと同一なので説明は省略する。
図において、（Q101）はＮチヤネル型デイプレツシヨン
Vthのトランジスタ、（Q102），（Q103）〜（Q10n）は
Ｎチヤネル型エンハンスメントVthのトランジスタ、
（Ａ′）はＮ型Ｄ・Tr（Q101）をロードトランジスタと
し、Ｎ型Ｅ・Trをドライバトランジスタとして直列に接
続し構成さたNAND型デコーダ回路である。その他の構成
は前記従来のものと同一なので説明は省略する。
次に動作について説明する。アドレス入力信号（A1）〜
（An）にすべてHighレベルが印加されたとき、Ｎチヤネ
ル型エンハンスメントVthのトランジスタ（Q102）〜（Q
10n）はすべてON状態となり、NAND型デコーダ（Ａ′）
のデコード出力信号はLowレベルとなる。このデコード
出力信号のLowレベルは（Q101）と（Q102）〜（Q10n）
の抵抗分割によつて決定される。
（An）にすべてHighレベルが印加されたとき、Ｎチヤネ
ル型エンハンスメントVthのトランジスタ（Q102）〜（Q
10n）はすべてON状態となり、NAND型デコーダ（Ａ′）
のデコード出力信号はLowレベルとなる。このデコード
出力信号のLowレベルは（Q101）と（Q102）〜（Q10n）
の抵抗分割によつて決定される。
さて、NAND型デコーダ回路（Ａ′）のデコード出力信号
にLowレベルを得たあとは従来のものと全く同じ動作に
て、（Q5），（Q6）で構成されるCMOSインバータを経
て、その出力信号（Ｋ）、すなわちトランスファーゲー
トトランジスタ群（Ｅ）のすべてのＮチャネル型エンハ
ンスメントトランジスタのゲート電極に選択Highの信号
が印加され、メモリトランジスタブロック（Ｇ）が選択
される。
にLowレベルを得たあとは従来のものと全く同じ動作に
て、（Q5），（Q6）で構成されるCMOSインバータを経
て、その出力信号（Ｋ）、すなわちトランスファーゲー
トトランジスタ群（Ｅ）のすべてのＮチャネル型エンハ
ンスメントトランジスタのゲート電極に選択Highの信号
が印加され、メモリトランジスタブロック（Ｇ）が選択
される。
ここで、NAND型デコーダ回路（Ａ′）に用いているＮチ
ヤネル型デイプレツシヨンVthのトランジスタ（Q101）
は、セレクトトランジスタ（Q15），（Q26）及びメモリ
トランジスタ（Q20）に用いているROMデータを入力する
ためのデイプレツシヨン型イオン注入を同時に行うこと
によって形成されているものである。
ヤネル型デイプレツシヨンVthのトランジスタ（Q101）
は、セレクトトランジスタ（Q15），（Q26）及びメモリ
トランジスタ（Q20）に用いているROMデータを入力する
ためのデイプレツシヨン型イオン注入を同時に行うこと
によって形成されているものである。
この場合は、新たなイオン注入工程の追加はなく何らプ
ロセスの変化はない。
ロセスの変化はない。
なお、上記実施例ではNAND型デコーダ回路（Ａ′）のＮ
チヤネル型デイプレツシヨンVthのロードトランジスタ
（Q101）のゲートとソースを結線し、自己バイアス型と
しているが、例えば第２図（ａ）のようにゲートを電源
（Vcc）に結線してもよく、また第２図（ｂ）のようにG
NDに結線しても同様の効果ができることは言うまでもな
い。
チヤネル型デイプレツシヨンVthのロードトランジスタ
（Q101）のゲートとソースを結線し、自己バイアス型と
しているが、例えば第２図（ａ）のようにゲートを電源
（Vcc）に結線してもよく、また第２図（ｂ）のようにG
NDに結線しても同様の効果ができることは言うまでもな
い。
また、Ｎチヤネル型エンハンスメントVthのドライバ・
トランジスタ（Q102）〜（Q10n）の段数はいくらでもよ
く、同様の効果を奏する。
トランジスタ（Q102）〜（Q10n）の段数はいくらでもよ
く、同様の効果を奏する。
さらに第３図のように、NAND型デコーダ回路（Ａ″），
トランスファーゲートトランジスタ群（Ｅ″），メモリ
トランジスタブロック（Ｇ″），セレクトトランジスタ
群（Ｆ″）のＮチヤネル型エンハンスメントVthのトラ
ンジスタを0Vを越え、周辺回路部で用いているＮチヤネ
ル型エンハンスメントVthトランジスタのしきい値電圧
未満のLowVthとすることは、トランジスタのON抵抗を下
げ、ひいては充放電を早め、回路のスピードを早めると
いう効果がある。
トランスファーゲートトランジスタ群（Ｅ″），メモリ
トランジスタブロック（Ｇ″），セレクトトランジスタ
群（Ｆ″）のＮチヤネル型エンハンスメントVthのトラ
ンジスタを0Vを越え、周辺回路部で用いているＮチヤネ
ル型エンハンスメントVthトランジスタのしきい値電圧
未満のLowVthとすることは、トランジスタのON抵抗を下
げ、ひいては充放電を早め、回路のスピードを早めると
いう効果がある。
以上のようにこの考案の第１の考案は、第１の情報を記
憶するためのＮチャネル型エンハンスメントトランジス
タからなるメモリトランジスタと、第２の情報を記憶す
るためのＮチャネル型ディプレッショントランジスタか
らなるメモリトランジスタとを複数有するメモリ部を備
えた半導体集積回路装置において、電源電位ノードとデ
コード出力ノードとの間に接続され、上記メモリ部のメ
モリトランジスタを構成するＮチャネル型ディプレッシ
ョントランジスタと同じディプレッション型イオン注入
がされたＮチャネル型ディプレッショントランジスタか
らなるロードトランジスタと、デコード出力ノードと接
地電位ノードとの間に直列接続され、それぞれがゲート
電極に対応したアドレス入力信号を受けるＮチャネル型
エンハンスメントトランジスタからなる複数のドライバ
トランジスタとを有し、メモリ部の複数のメモリトラン
ジスタから所定のメモリトランジスタを選択するための
デコード出力信号をデコード出力ノードに出力するデコ
ーダ回路を設けたので、デコーダ回路を構成するトラン
ジスタ数が削減できるとともにすべて同じ導電型のトラ
ンジスタで構成しているため、占有面積の低減化を図
れ、かつ、デコーダ回路のロードトランジスタを構成す
るＮチャネル型ディプレッショントランジスタが、メモ
リ部のメモリトランジスタを構成するＮチャネル型ディ
プレッショントランジスタと同じ工程で製造でき、製造
が容易であるという効果がある。
憶するためのＮチャネル型エンハンスメントトランジス
タからなるメモリトランジスタと、第２の情報を記憶す
るためのＮチャネル型ディプレッショントランジスタか
らなるメモリトランジスタとを複数有するメモリ部を備
えた半導体集積回路装置において、電源電位ノードとデ
コード出力ノードとの間に接続され、上記メモリ部のメ
モリトランジスタを構成するＮチャネル型ディプレッシ
ョントランジスタと同じディプレッション型イオン注入
がされたＮチャネル型ディプレッショントランジスタか
らなるロードトランジスタと、デコード出力ノードと接
地電位ノードとの間に直列接続され、それぞれがゲート
電極に対応したアドレス入力信号を受けるＮチャネル型
エンハンスメントトランジスタからなる複数のドライバ
トランジスタとを有し、メモリ部の複数のメモリトラン
ジスタから所定のメモリトランジスタを選択するための
デコード出力信号をデコード出力ノードに出力するデコ
ーダ回路を設けたので、デコーダ回路を構成するトラン
ジスタ数が削減できるとともにすべて同じ導電型のトラ
ンジスタで構成しているため、占有面積の低減化を図
れ、かつ、デコーダ回路のロードトランジスタを構成す
るＮチャネル型ディプレッショントランジスタが、メモ
リ部のメモリトランジスタを構成するＮチャネル型ディ
プレッショントランジスタと同じ工程で製造でき、製造
が容易であるという効果がある。
また、この考案の第２の考案は、第１の情報を記憶する
ためのＮチャネル型エンハンスメントトランジスタから
なるメモリトランジスタと、第２の情報を記憶するため
のＮチャネル型ディプレッショントランジスタからなる
メモリトランジスタとを複数有するメモリ部を備えた半
導体集積回路装置において、電源電位ノードとデコード
出力ノードとの間に接続されたＮチャネル型ディプレッ
ショントランジスタからなるロードトランジスタと、デ
コード出力ノードと接地電位ノードとの間に直列接続さ
れ、それぞれがゲート電極に対応したアドレス入力信号
を受け、しきい値電圧が周辺回路のＮチャネル型エンハ
ンスメントトランジスタのしきい値電圧より低いＮチャ
ネル型エンハンスメントトランジスタからなる複数のド
ライバトランジスタとを有し、メモリ部の複数のメモリ
トランジスタから所定のメモリトランジスタを選択する
ためのデコード出力信号をデコード出力ノードに出力す
るデコーダ回路を設けたので、デコーダ回路を構成する
トランジスタ数が削減できるとともにすべて同じ導電型
のトランジスタを構成しているため、占有面積の低減化
を図れ、かつ、デコーダ回路の複数のドライバトランジ
スタを構成するＮチャネル型エンハンスメントトランジ
スタがそれによる充放電を早められるため、高速動作を
行うという効果がある。
ためのＮチャネル型エンハンスメントトランジスタから
なるメモリトランジスタと、第２の情報を記憶するため
のＮチャネル型ディプレッショントランジスタからなる
メモリトランジスタとを複数有するメモリ部を備えた半
導体集積回路装置において、電源電位ノードとデコード
出力ノードとの間に接続されたＮチャネル型ディプレッ
ショントランジスタからなるロードトランジスタと、デ
コード出力ノードと接地電位ノードとの間に直列接続さ
れ、それぞれがゲート電極に対応したアドレス入力信号
を受け、しきい値電圧が周辺回路のＮチャネル型エンハ
ンスメントトランジスタのしきい値電圧より低いＮチャ
ネル型エンハンスメントトランジスタからなる複数のド
ライバトランジスタとを有し、メモリ部の複数のメモリ
トランジスタから所定のメモリトランジスタを選択する
ためのデコード出力信号をデコード出力ノードに出力す
るデコーダ回路を設けたので、デコーダ回路を構成する
トランジスタ数が削減できるとともにすべて同じ導電型
のトランジスタを構成しているため、占有面積の低減化
を図れ、かつ、デコーダ回路の複数のドライバトランジ
スタを構成するＮチャネル型エンハンスメントトランジ
スタがそれによる充放電を早められるため、高速動作を
行うという効果がある。
第１図はこの考案のマスクROM装置におけるアドレス入
力からNANDメモリを経てセンスアンプまでの半導体集積
回路装置の回路図、第２図はこの考案のNAND型デコーダ
回路の他の実施例を示す回路図、第３図はこの考案のア
ドレス入力〜センスアンプまでの他の実施例を示す回路
図、第４図は従来のアドレス入力〜センスアンプまでの
半導体集積回路装置の回路図である。 図において、（A1），（A2）〜（An），（AS），（Ax
1），（Ax2），（Ax3）はアドレス入力信号、（Ａ）はN
AND型デコーダ回路、（Ｂ）はアドレスバツフア、
（Ｃ）はアドレスデコーダ回路、（Ｄ）はインバータ回
路、（Ｅ）はトランスフアーゲートトランジス群、
（Ｆ）はセレクトトランジスタ群、（Ｇ）はメモリトラ
ンジスタブロック、（Ｈ）はビツト線選択デコーダ回
路、（Ｉ）はセンスアンプである。 なお、図中、同一符号は同一、または相当部分を示す。
力からNANDメモリを経てセンスアンプまでの半導体集積
回路装置の回路図、第２図はこの考案のNAND型デコーダ
回路の他の実施例を示す回路図、第３図はこの考案のア
ドレス入力〜センスアンプまでの他の実施例を示す回路
図、第４図は従来のアドレス入力〜センスアンプまでの
半導体集積回路装置の回路図である。 図において、（A1），（A2）〜（An），（AS），（Ax
1），（Ax2），（Ax3）はアドレス入力信号、（Ａ）はN
AND型デコーダ回路、（Ｂ）はアドレスバツフア、
（Ｃ）はアドレスデコーダ回路、（Ｄ）はインバータ回
路、（Ｅ）はトランスフアーゲートトランジス群、
（Ｆ）はセレクトトランジスタ群、（Ｇ）はメモリトラ
ンジスタブロック、（Ｈ）はビツト線選択デコーダ回
路、（Ｉ）はセンスアンプである。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (6)
- 【請求項１】第１の情報を記憶するためのＮチャネル型
エンハンスメントトランジスタからなるメモリトランジ
スタと、第２の情報を記憶するためのＮチャネル型ディ
プレッショントランジスタからなるメモリトランジスタ
とを複数有するメモリ部、 電源電位ノードとデコード出力ノードとの間に接続さ
れ、上記メモリ部のメモリトランジスタを構成するＮチ
ャネル型ディプレッショントランジスタと同じディプレ
ッション型イオン注入がされたＮチャネル型ディプレッ
ショントランジスタからなるロードトランジスタと、上
記デコード出力ノードと接地電位ノードとの間に直列接
続され、それぞれがゲート電極に対応したアドレス入力
信号を受けるＮチャネル型エンハンスメントトランジス
タからなる複数のドライバトランジスタとを有し、上記
メモリ部の複数のメモリトランジスタから所定のメモリ
トランジスタを選択するためのデコード出力信号を上記
デコード出力ノードに出力するデコーダ回路を備えた半
導体集積回路装置。 - 【請求項２】第１の情報を記憶するためのＮチャネル型
エンハンスメントトランジスタからなるメモリトランジ
スタと、第２の情報を記憶するためのＮチャネル型ディ
プレッショントランジスタからなるメモリトランジスタ
とを複数有し、ビット線と接地電位ノードとの間に複数
の上記メモリトランジスタが直列接続され、各メモリト
ランジスタのゲート電極が対応したワード線に接続され
たメモリトランジスタ群にて構成されるメモリ部、 電源電位ノードとデコード出力ノードとの間に接続さ
れ、上記メモリ部のメモリトランジスタを構成するＮチ
ャネル型ディプレッショントランジスタと同じディプレ
ッション型イオン注入がされたＮチャネル型ディプレッ
ショントランジスタからなるロードトランジスタと、上
記デコード出力ノードと接地電位ノードとの間に直列接
続され、それぞれがゲート電極にアドレス入力信号を受
けるＮチャネル型エンハンスメントトランジスタからな
る複数のドライバトランジスタとを有し、上記メモリ部
のメモリトランジスタ群に対応して設けられ、対応した
上記メモリ部のメモリトランジスタ群を選択するための
デコード出力信号を上記デコード出力ノードに出力する
デコーダ回路、 上記メモリ部のメモリトランジスタ群に対応して設けら
れ、それぞれが上記メモリトランジスタ群の各メモリト
ランジスタに接続されるワード線に対応した複数のアド
レスデコード出力ノードを有し、上記メモリトランジス
タ群のいずれか一つのメモリトランジスタを選択するた
めに、上記複数のアドレスデコード出力ノードにアドレ
スデコード出力信号を出力するアドレスデコーダ回路、 上記メモリ部のメモリトランジスタ群に対応して設けら
れ、それぞれが上記メモリトランジスタ群の各メモリト
ランジスタに接続される対応したワード線とこのワード
線に対応した上記アドレスデコーダ回路のアドレスデコ
ード出力ノードとの間に接続され、上記デコーダ回路か
らのデコード出力信号に基づいて導通・非導通状態が制
御される複数のＮチャネル型エンハンスメントトランジ
スタからなるトランスファーゲートトランジスタ群を備
えた半導体集積回路装置。 - 【請求項３】第１の情報を記憶するためのＮチャネル型
エンハンスメントトランジスタからなるメモリトランジ
スタと、第２の情報を記憶するためのＮチャネル型ディ
プレッショントランジスタからなるメモリトランジスタ
とを複数有し、ビット線と接地電位ノードとの間に複数
の上記メモリトランジスタが直列接続され、各メモリト
ランジスタのゲート電極が対応したワード線に接続され
たメモリトランジスタ群を複数有するメモリトランジス
タブロックにて構成されるメモリ部、 電源電位ノードとデコード出力ノードとの間に接続され
たＮチャネル型ディプレッショントランジスタからなる
ロードトランジスタと、上記デコード出力ノードと接地
電位ノードとの間に直列接続され、それぞれがゲート電
極に対応したアドレス入力信号を受けるＮチャネル型エ
ンハンスメントトランジスタからなる複数のドライバト
ランジスタとを有し、上記メモリ部のメモリトランジス
タブロックに対応して設けられ、対応した上記メモリ部
のメモリトランジスタブロックを選択するためのデコー
ド出力信号を上記デコード出力ノードに出力するデコー
ダ回路、 上記メモリ部のメモリトランジスタブロックに対応して
設けられ、それぞれが上記メモリトランジスタ群の各メ
モリトランジスタに接続されるワード線に対応した複数
のアドレスデコード出力ノードを有し、上記メモリトラ
ンジスタ群のいずれか一つのメモリトランジスタを選択
するために、上記複数のアドレスデコード出力ノードに
アドレスデコード出力信号を出力するアドレスデコーダ
回路、 上記メモリ部のメモリトランジスタブロックに対応して
設けられ、それぞれが上記メモリトランジスタ群の各メ
モリトランジスタに接続される対応したワード線とこの
ワード線に対応した上記アドレスデコーダ回路のアドレ
スデコード出力ノードとの間に接続され、上記デコーダ
回路からのデコード出力信号に基づいて導通・非導通状
態が制御される複数のＮチャネル型エンハンスメントト
ランジスタからなるトランスファーゲートトランジスタ
群、 上記メモリ部のメモリトランジスタブロックに対応して
設けられ、それぞれが対応したメモリトランジスタ群と
対応したビット線との間に接続されるトランジスタを複
数有し、対応したメモリトランジスタブロックの複数の
メモリトランジスタ群のいずれか一つのメモリトランジ
スタ群を対応したビット線に電気的に接続するためのセ
レクトトランジスタ群、 上記メモリ部、上記デコーダ回路、上記トランスファー
ゲートトランジスタ群及びセレクトトランジスタ群とは
別個に設けられ、Ｎチャネル型エンハンスメントトラン
ジスタを有する周辺回路を備え、 上記デコーダ回路のＮチャネル型エンハンスメントトラ
ンジスタのしきい値電圧が上記周辺回路のＮチャネル型
エンハンスメントトランジスタのしきい値電圧より低い
ことを特徴とする半導体集積回路装置。 - 【請求項４】メモリ部のメモリトランジスタを構成する
Ｎチャネル型エンハンスメントトランジスタのしきい値
電圧は、周辺回路のＮチャネル型エンハンスメントトラ
ンジスタのしきい値電圧より低いことを特徴とする請求
項３記載の半導体集積回路装置。 - 【請求項５】トランスファーゲートトランジスタ群のＮ
チャネル型エンハンスメントトランジスタのしきい値電
圧は、周辺回路のＮチャネル型エンハンスメントトラン
ジスタのしきい値電圧より低いことを特徴とする請求項
３または請求項４記載の半導体集積回路装置。 - 【請求項６】デコーダ回路のロードトランジスタを構成
するＮチャネル型ディプレッショントランジスタは、メ
モリ部のメモリトランジスタを構成するＮチャネル型デ
ィプレッショントランジスタと同じディプレッション型
イオン注入がされたものであることを特徴とする請求項
３ないし請求項５のいずれかに記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988047481U JPH0728640Y2 (ja) | 1988-04-07 | 1988-04-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988047481U JPH0728640Y2 (ja) | 1988-04-07 | 1988-04-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01151498U JPH01151498U (ja) | 1989-10-19 |
| JPH0728640Y2 true JPH0728640Y2 (ja) | 1995-06-28 |
Family
ID=31273684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988047481U Expired - Lifetime JPH0728640Y2 (ja) | 1988-04-07 | 1988-04-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728640Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015162682A1 (ja) * | 2014-04-22 | 2015-10-29 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140598A (ja) * | 1983-12-28 | 1985-07-25 | Toshiba Corp | 半導体回路 |
| JPS62172595A (ja) * | 1986-01-24 | 1987-07-29 | Mitsubishi Electric Corp | 半導体集積回路記憶装置 |
-
1988
- 1988-04-07 JP JP1988047481U patent/JPH0728640Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01151498U (ja) | 1989-10-19 |
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