KR20010015051A

KR20010015051A - 논리곱회로

Info

Publication number: KR20010015051A
Application number: KR1020000034418A
Authority: KR
Inventors: 나카이즈미가즈오
Original assignee: 나까무라 쇼오; 안도덴키 가부시키가이샤
Priority date: 1999-06-28
Filing date: 2000-06-22
Publication date: 2001-02-26
Also published as: JP2001077308A; US6388473B1

Abstract

어느 입력단자의 입력레벨을 변화시킨 경우라도, 출력레벨 변화시간이 크게 달라지지 않는 논리곱회로가 개시되어 있다. 매트릭스상으로 배치된 복수의 트랜지스터(QN1∼QNC)와, 이들 트랜지스터 중 어느 하나의 입력에 접속된 복수의 입력단자(INA∼IND)와, 하나의 출력단자(OUT)를 가지며, 상기 복수의 트랜지스터 중, 동일한 열에 배치된 트랜지스터는 종렬접속되어 트랜지스터열(TA1∼TA3)을 형성하고, 이들 각 트랜지스터열은 상기 출력단자와 접지점과의 사이에 병렬로 접속되며, 상기 입력단자는 모든 열의 트랜지스터의 입력과 접속되는 논리곱회로에 있어서, 상기 각 입력단자가 접속된 복수의 트랜지스터는 서로 다른 행에 배치된 트랜지스터를 포함하도록 구성하였다.

Description

논리곱회로{NAND logic gate circuit}

본 발명은 LSI의 회로에 관한 것으로서, 특히 CMOS 혹은 Bi-CMOS의 논리곱회로에 관한 것이다.

종래의 CMOS 혹은 Bi-CMOS로 구성된 논리곱회로 중, 예컨대 4입력 NAND회로에는, 상기 4입력 NAND회로의 출력단자와 접지와의 사이에 4개의 트랜지스터를 종렬접속한 트랜지스터열을 마련한 것이 있다.

즉, 이 4입력 NAND회로의 4개의 입력단자가 각각 상기 4개의 트랜지스터의 입력(게이트)에 접속되어 있어 4개의 입력단자 모두에 "하이"레벨이 입력되고, 종렬접속된 4개의 트랜지스터 모두가 온되었을 때 비로소 이 트랜지스터열 전체가 도통하고, 출력단자와 접지가 접속되며, 출력단자가 "로우"레벨이 됨으로써 NAND회로로서의 기능을 하는 것이다.

또한, 출력단자와 접지와의 사이에 복수의 트랜지스터열을 병렬접속하여 상기 4입력 NAND회로의 출력에 있어서의 전류구동능력을 향상시킨 것이 있다. 즉, n열의 트랜지스터열을 병렬로 마련하면, 이들 트랜지스터열에 병렬로 출력전류를 흘림으로써 하나의 트랜지스터열의 n배의 출력전류가 얻어진다.

이하, 도 5를 참조하여, 이와 같은 4입력 NAND회로의 구성을 설명하기로 한다. 도면에 있어서, INA, INB, INC, IND는 상기 4입력 NAND회로의 입력이고, OUT는 상기 4입력 NAND회로의 출력이다.

또한 도면에 있어서, QP51, QP52, QP53, QP54는 P채널형 트랜지스터이고, QN51, QN52,…, QN59, QN5A, QN5B, QN5C는 N채널형 트랜지스터이다.

P채널형 트랜지스터(QP51∼QP54)는 전원전압(Vdd)과 출력단자(OUT)와의 사이에 병렬로 접속되어 있다. 즉, QP51∼QP54의 소스가 전원전압(Vdd)에 접속되고, QP51∼QP54의 드레인이 출력단자(OUT)에 접속되어 있다. 또한, 상기 QP51, QP52, QP53, QP54의 게이트단자는 각각 상기 4입력 NAND회로의 4개의 입력단자(INA, INB, INC, IND)에 접속되어 있다.

상기 N채널형 트랜지스터(QN51∼QN54)는 종렬접속되어 트랜지스터열(TA51)을 형성하고 있다. 상기 트랜지스터열(TA51) 내에서는 QN51의 소스가 QN52의 드레인에 접속되고, QN52의 소스가 QN53의 드레인에 접속되며, QN53의 소스가 QN54의 드레인에 접속되어 있다.

상기 트랜지스터열(TA51)은 출력단자(OUT)와 접지와의 사이에 접속되어 있다. 즉, QN51의 드레인이 출력단자(OUT)에 접속되고, QN54의 소스가 접지에 접속되어 있다.

마찬가지로, N채널형 트랜지스터(QN55∼QN58)는 트랜지스터열(TA52)을 형성하고 있어, 상기 트랜지스터열(TA52)은 출력단자(OUT)와 접지와의 사이에 접속되어 있다. 또한, N채널형 트랜지스터(QN59∼QN5C)는 트랜지스터열(TA53)을 형성하고 있어, 상기 트랜지스터열(TA53)도 출력단자(OUT)와 접지와의 사이에 접속되어 있다.

입력단자(INA, INB, INC, IND)는 각각 P채널형 트랜지스터(QP51, QP52, QP53, QP54)의 게이트단자에 접속되어 있다.

따라서, 예컨대, 입력단자(INA)를 "로우"레벨로 하면, QP51이 온되어 도통하고, 전원전압(Vdd)이 출력단자(OUT)로부터 출력된다. 마찬가지로, 입력단자(INB, INC, IND)를 "로우"레벨로 하면, QP52, QP53, QP54가 온되어 도통하고, 전원전압(Vdd)이 출력단자(OUT)로부터 출력되며, 상기 출력단자(OUT)는 "하이"레벨이 된다.

즉, 적어도 입력단자(INA, INB, INC, IND) 중 어느 하나를 "로우"레벨로 하면, 출력단자(OUT)로부터 "하이"레벨이 출력된다.

또한, 입력단자(INA)는 출력단자(OUT)에 가장 가까운 N채널형 트랜지스터( QN51, QN55, QN59)의 게이트에 접속되어 있다. 또한, 입력단자(INB)는 N채널형 트랜지스터(QN52, QN56, QN5A)의 게이트에 접속되어 있다. 입력단자(INC)는 N채널형 트랜지스터(QN53, QN57, QN5B)의 게이트에 접속되어 있다. 입력단자(IND)는 접지에 가장 가까운 N채널형 트랜지스터(QN54, QN58, QN5C)의 게이트에 접속되어 있다.

따라서, 예컨대, 입력단자(INA)를 "로우"레벨, 입력단자(INB, INC, IND)를 "하이"레벨로 하면, 입력단자(INA)가 접속된 N채널형 트랜지스(터 QN51, QN55, QN59)는 오프되고, 입력단자(INB)가 접속된 N채널형 트랜지스터(QN52, QN56, QN5A ) 및 입력단자(INC)가 접속된 N채널형 트랜지스터(QN53, QN57, QN5B) 및 입력단자(IND)가 접속된 N채널형 트랜지스터(QN54, QN58, QN5C)는 온된다.

이러한 상태에서는, 트랜지스터열(TA51)은 오프된 N채널형 트랜지스터(QN51)를 포함하고 있으므로, 트랜지스터열(TA51) 전체로서는 오프되어 있다. 마찬가지로, 트랜지스터열(TA52)도 또한 오프된 N채널형 트랜지스터(QN55)를 포함하고 있으므로, 트랜지스터열(TA52) 전체로서는 오프되어 있다. 그리고, 트랜지스터열(TA53)도 또한 오프된 N채널형 트랜지스터(QN59)를 포함하고 있으므로, 트랜지스터열(TA53)전체로서는 오프되어 있다.

따라서, 출력단자(OUT)와 접지와의 사이에 병렬로 마련된 트랜지스터열(TA51, TA52, TA53)의 어느 것도 오프되어 있으므로, 출력단자(OUT)와 접지는 접속되지 않는다. 한편, 입력단자(INA)가 "로우"레벨이므로 상기 P채널형 트랜지스터(QP51)는 온되며, 전원전압(Vdd)과 출력단자(OUT)가 접속된다.

따라서, 입력단자(INA)를 "로우"레벨, 입력단자(INB, INC, IND)를 "하이"레벨로 하였을 때에는, 출력단자(OUT)로부터는 "하이"레벨이 출력된다.

또한, 입력단자(INA, INB, INC, IND) 모두를 "하이"레벨로 하면, N채널형 트랜지스터(QN51, QN55, QN59, QN52, QN56, QN5A, QN53, QN57, QN5B, QN54, QN58, QN5C) 모두가 온된다. 즉, 트랜지스터열(TA51, TA52, TA53) 모두가 도통되고, 출력단자(OUT)와 접지가 접속된다. 한편, 입력단자(INA∼IND) 모두가 "하이"레벨이므로, 상기 P채널형 트랜지스터(QP51∼QP54)는 모두 오프되고, 전원전압(Vdd)과 출력단자(OUT)는 접속되지 않는다.

따라서, 입력단자(INA, INB, INC, IND) 모두를 "하이"레벨로 하였을 때에는 출력단자(OUT)로부터는 "로우"레벨이 출력된다.

다음, 이러한 종래예의 동작의 일례를 도 6의 동작타이밍도를 참조하여 설명하기로 한다. 먼저, 도면에 있어서 시각t61 이전에는 입력단자(INA)에 "로우"레벨, INB∼IND에 "하이"레벨이 입력되고 있으므로, 출력단자(OUT)로부터는 "하이"레벨이 출력되고 있다.

다음, 시각t61에서, 입력단자(INB∼IND)가 "하이"레벨인 상태에서 입력단자 (INA)를 "로우"레벨로부터 "하이"레벨로 변화시키면, 입력단자(INA∼IND)가 모두 "하이"레벨이 되므로, 시각t61로부터 시각t62까지의 시간(tpdA)에서 출력단자(OUT)는 "하이"레벨로부터 "로우"레벨로 변화한다.

또한, 시각t63에서, 입력단자(INA∼INC)가 "하이"레벨인 상태에서 입력단자 (IND)를 "하이"레벨로부터 "로우"레벨로 변화시키면, 시각t63으로부터 시각t64까지의 시간(tpdD)에서 출력단자(OUT)는 "로우"레벨로부터 "하이"레벨로 변화한다.

또한, 시각t65에서, 입력단자(INA∼INC)가 "하이"레벨인 상태에서 입력단자 (IND)를 "로우"레벨로부터 "하이"레벨로 변화시키면, 시각t65로부터 시각t66까지의 시간(tpdD)에서 출력단자(OUT)는 "하이"레벨로부터 "로우"레벨로 변화한다.

또한, 다른 종래예로서 도 7의 회로도에 나타낸 바와 같은 5입력 NAND회로가 있다. 상기 회로의 트랜지스터열(TA1∼TA4)은 5개의 N채널형 트랜지스터가 종렬접속된 것이다. 5개의 N채널형 트랜지스터의 게이트는 각각 입력단자(INA∼INE)에 접속되어 있다.

상기 회로의 IC상에서의 배치를 도 10에 도시하였다. IC상에 있어서, 트랜지스터열(TA1∼TA4)은 일열로 배치되어 있다.

트랜지스터열(TA1)내에서는, 도면의 좌측으로부터 QN1, QN2, QN3, QN4, QN5의 순서로 N채널형 트랜지스터가 배치되고, 트랜지스터열(TA2)내에서는 도면의 좌측으로부터 QN10, QN9, QN8, QN7, QN6의 순서로 N채널형 트랜지스터가 배치되며, 트랜지스터열(TA3)내에서는 도면의 좌측으로부터 QN11, QN12, QN13, QN14, QN15의 순서로 N채널형 트랜지스터가 배치되고, 트랜지스터열(TA4)내에서는 도면의 좌측으로부터 QN20, QN19, QN18, QN17, QN16의 순서로 N채널형 트랜지스터가 배치되어 있다. 즉, QN1∼QN20은 IC상에서는 일열상에 배치되어 있다. 트랜지스터열(TA1∼TA4)은 각각 별개의 웰영역내에 형성되어 있다.

트랜지스터열(TA1)내의 트랜지스터(QN5)의 소스영역은, 알루미늄 1층배선에 의해 접지알루미늄 1층배선과 접속되어 있다. QN5의 드레인 영역은 QN5의 이웃에 배치된 QN4의 소스영역과 동일한 확산영역으로 되어 있다. QN4의 드레인영역은 QN4의 이웃에 배치된 QN3의 소스영역과 동일한 확산영역으로 되어 있다. QN3의 드레인영역은 그 이웃의 QN2의 소스영역과 2개 병렬의 알루미늄 1층배선에 의해 접속되어 있다.

QN2의 드레인영역은, 그 이웃의 QN1의 소스영역과 동일한 확산영역으로 되어 있다. QN1의 드레인영역은 알루미늄 1층배선에 의해 출력단자(OUT)와 접속되어 있다.

트랜지스터열(TA2)내의 QN6의 드레인영역은, 그 이웃의 트랜지스터열(TA3)내의 QN11의 드레인영역과 2개의 알루미늄 1층배선으로 접속되고, 또한 이들 배선은 알루미늄 1층배선에 의해 출력단자(OUT)와 접속되어 있다.

트랜지스터열(TA2)내의 QN6의 소스영역은 그 이웃의 QN7의 드레인영역과 동일한 확산영역으로 되어 있어, QN7의 소스영역은 그 이웃의 QN8의 드레인영역과 동일한 확산영역으로 되어 있다. QN8의 소스영역은 그 이웃의 QN9의 드레인영역과 2개의 알루미늄 1층배선으로 접속되어 있다. QN9의 소스영역은 그 이웃의 QN10의 드레인영역과 동일한 확산영역으로 되어 있다. QN10의 소스영역은 하나의 알루미늄 1층배선에 의해 접지알루미늄 1층배선과 접속되어 있다.

트랜지스터열(TA3)내의 배치는 트랜지스터열(TA1)과 동일하며, 트랜지스터열(TA4)내의 배치는 트랜지스터열(TA2)과 동일하다.

상기 회로의 동작을 나타내는 타이밍도를 도 11에 도시하였다. 시각t51에서 입력단자(INE)를 "하이"레벨로부터 "로우"레벨로 변화시켰다고 하면, 시각t51로부터 t52까지의 시간에서 출력단자(OUT)는 "로우"레벨로부터 "하이"레벨로 변화한다. 시각 t53에서 입력단자(INE)를 "로우"레벨로부터 "하이"레벨로 변화시켰다고 하면, 시각 t53으로부터 t54까지의 시간에서 출력단자(OUT)는 "하이"레벨로부터 "로우"레벨로 변화한다.

도 5에 나타낸 종래의 CMOS로 구성된 4입력 NAND회로는, 입력단자(INA)만이 "로우"레벨, INB∼IND가 "하이"레벨인 상태에서는, P채널형 트랜지스터에 관해서는, QP51만이 온되고, 그 밖의 QP52∼QP54가 오프되어 있다. 또한, N채널형 트랜지스터에 관해서는, QN51, QN55, QN59가 오프되고 QN52∼QN54, QN56∼QN58, QN5A∼QN5C가 온되어 있다.

또한, 이러한 상태에서는, P채널형 트랜지스터(QP51)가 온되어 있으므로, 출력단자(OUT)는 "하이"레벨로 되어 있다. 따라서, 상기 출력단자(OUT)와 도통된 영역은 모두 "하이"레벨로 되어 있다. 바꾸어 말하면, 이 영역은 양전하로 채워져 있다. 상기 출력단자(OUT)와 도통된 영역이란, 구체적으로는, P채널형 트랜지스터 (QP51∼QP54)의 소스측 및 드레인측의 접합부와 N채널형 트랜지스터(QN51, QN55, QN59)의 드레인측의 접합부로서, 이들 접합부의 접합용량에 양전하가 채워진다.

이러한 상태, 즉 입력단자(INB∼IND)가 "하이"레벨인 상태에서, 입력단자(INA)만을 "로우" 레벨로부터 "하이"레벨로 변화시키면, P채널형 트랜지스터(QP51)가 오프되고, N채널형 트랜지스터(QN51, QN55, QN59)가 온되므로, 출력단자(OUT)가 "하이"레벨로부터 "로우"레벨로 변화한다.

이 때, 상기 출력단자(OUT)에 접속된 QN51, QN55, QN59의 드레인측과 QP51, QP52, QP53, QP54의 드레인측과의 접합용량에 축적된 양전하가 방전된다. 방전되는 전하의 양은 접합용량의 합에 비례한다. 트랜지스터의 일측, 즉 드레인측 혹은 소스측에 축적되는 전하량을 0.5라 하면, 상기 입력단자(INA)만을 "로우" 레벨로부터 "하이"레벨로 변화시켰을 때 방전되는 전하량은 0.5×(3+4)=3.5이다.

출력단자(OUT)가 "하이"레벨로부터 "로우"레벨로 변화하는 데 걸리는 시간(tpdA), 즉 출력레벨 변화시간은 상기 방전되는 전하량 3.5에 비례한다.

이에 대하여, 입력단자(INA∼INC)가 "하이"레벨, IND만이 "로우"레벨인 상태에서는, P채널형 트랜지스터에 관해서는, QP54만이 온되고, 그 밖의 QP51∼QP53이 오프되어 있다. 또한, N채널형 트랜지스터에 관해서는, QN54, QN58, QN5C가 오프되고, QN51∼QN53 QN55∼QN57, QN59∼QN5B가 온되어 있다.

이러한 경우도, 출력단자(OUT)는 온된 P채널형 트랜지스터(QP54)에 의해 "하이"레벨이 된다. 따라서, 상기 출력단자(OUT)와 도통된 영역은 모두 "하이"레벨로 되며, 이 영역은 양전하로 채워져 있다. 상기 출력단자(OUT)와 도통된 영역이란, 구체적으로는, P채널형 트랜지스터(QP51∼QP54)의 소스측 및 드레인측의 접합부와 N채널형 트랜지스터(QN51∼QN53), (QN55∼QN57), (QN59∼QN5B)의 드레인측 및 소스측의 접합부 및 QN54, QN58, QN5C의 드레인측의 접합부이며, 이들 접합부의 접합용량에 양전하가 채워진다.

이러한 상태, 즉, 입력단자(INA∼INC)가 "하이"레벨인 상태에서, 입력단자(IND)만을 "로우"레벨로부터 "하이"레벨로 변화시키면, P채널형 트랜지스터(QP54)가 오프되고, N채널형 트랜지스터(QN54, QN58, QN5C)가 온되므로, 출력단자(OUT)가 "하이"레벨로부터 "로우"레벨로 변화한다.

이 때, 상기 출력단자(OUT)와 도통된 상태에 있는 QN51∼QN53, QN55∼QN57, QN59∼QN5B의 드레인측 및 소스측과, QN54, QN58, QN5C의 드레인측과, QP51, QP52, QP53, QP54의 드레인측과의 접합용량에 축적된 양전하가 방전된다. 방전되는 전하량은, 상기와 같이 트랜지스터의 일측에 축적되는 전하량을 0.5라 하면, 0.5×2×3×3×3+0.5×(3+4)=12.5이다.

출력단자(OUT)의 출력레벨 변화시간(tpdD)은, 상기 방전되는 전하량 12.5에 비례한다.

즉, 출력단자(OUT)를 "하이"레벨로부터 "로우"레벨로 변화시키는 경우, 출력단자(OUT)에 가까운 측의 트랜지스터에 접속된 입력단자, 예컨대 INA를 변화시킬 때와 접지에 가까운 측의 트랜지스터에 접속된 입력단자, 예컨대 IND를 변화시킬 때에서 방전 혹은 충전해야 할 전하량이 크게 달라져 버리고, 이에 따라 출력단자(OUT)의 출력레벨 변화시간(tpd)도 크게 달라져 버리는 문제가 있다.

그 결과, 도 6의 예에서는, 입력단자(IND)를 변화시켰을 때의 출력레벨 변화시간(tpdD)(시각t63으로부터 t64까지의 시간, 또는 시각t65로부터 시각t66까지의 시간)은 입력단자(INA)를 변화시켰을 때의 출력레벨 변화시간(tpdA)(시각t61로부터 시각t62까지의 시간)의 약 2배로 되어 있다.

또한, 도 7에 나타낸 5입력 NAND회로에 있어서, INA∼IND가 "하이"레벨이고, INE만을 "로우"레벨로부터 "하이"레벨로 변화시키는 경우, 종렬접속된 N채널형 트랜지스터에서는 QN1∼QN4, QN6∼QN9, QN11∼QN14, QN16∼QN19의 드레인측 및 소스측과 QN5, QN10, QN15, QN20의 드레인측에 축적된 전하를 방전할 필요가 있다. 또한, P채널형 트랜지스터에서는 QP1∼QP5의 드레인측에 축적된 전하를 방전할 필요가 있다.

이들 영역의 용량은, 트랜지스터의 일측, 즉 드레인측 혹은 소스측의 접합용량을 0.5개분이라 하면, N채널형 트랜지스터의 접합용량이 18개분, P채널형 트랜지스터의 접합용량이 2.5개분으로서 총 20.5개분이 되며, 이는 72fF에 상당한다.

또한, 상기 접합용량 외에, 도 10의 배치도에 나타낸, 전체길이 400㎛인 알루미늄 1층배선의 용량 80fF가 있으며, 총합계 152fF가 된다.

따라서, 상기 입력단자(INE)만을 "로우"레벨로부터 "하이"레벨로 변화시키는 동작의 경우, 용량의 총합계 152fF에 축적된 전하를 모두 방전할 필요가 있다. 이 때문에, 도 11의 타이밍도에 나타낸 바와 같이, 입력단자(INE)의 레벨변화에 의한 출력단자(OUT)의 레벨변화에 요구되는 시간(tpd)은 시각t51∼t52 또는 시각t53∼t54와 같이 길어져 버리는 문제가 있다.

본 발명은, 상기 문제를 해결하기 위해 이루어진 것으로서, 어느 입력단자의 입력레벨을 변화시킨 경우라도, 출력레벨 변화시간이 크게 달라지지 않는 논리곱회로를 제공하는 것이다.

또한, 본 발명은, 출력레벨 변화시간 그 자체를 짧게 할 수 있는 논리곱회로를 제공하는 것이다.

청구항 1에 기재된 발명은, 매트릭스상으로 배치된 복수의 트랜지스터와, 이들 트랜지스터 중 어느 하나의 입력에 접속된 복수의 입력단자와, 하나의 출력단자를 가지며, 상기 복수의 트랜지스터 중 동일한 열에 배치된 트랜지스터는 종렬접속되어 트랜지스터열을 형성하고, 이들 각 트랜지스터열은 상기 출력단자와 접지점과의 사이에 병렬로 접속되며, 상기 각 입력단자는 모든 열의 트랜지스터의 입력과 접속되는 논리곱회로에 있어서, 상기 각 입력단자가 접속된 복수의 트랜지스터는 서로 다른 행에 배치된 트랜지스터를 포함하는 것을 특징으로 하는 논리곱회로이다.

청구항 2에 기재된 발명은, 청구항 1에 있어서, 상기 각 입력단자와 접속된 트랜지스터와 출력단자와의 사이에 개재된 트랜지스터의 개수의 합계가 각 입력단자사이에서 거의 동일수가 되도록 각 입력단자와 각 트랜지스터의 입력이 접속되어 있는 것을 특징으로 하는 논리곱회로이다.

청구항 3에 기재된 발명은, 청구항 1 또는 2에 있어서, 상기 트랜지스터는 MOS형 FET으로 구성되어 있는 것을 특징으로 하는 논리곱회로이다.

청구항 4에 기재된 발명은, 청구항 1 또는 2에 있어서, 상기 트랜지스터는 접합형 FET으로 구성되어 있는 것을 특징으로 하는 논리곱회로이다.

청구항 5에 기재된 발명은, 매트릭스상으로 배치된 복수의 트랜지스터와, 이들 트랜지스터 중 어느 하나의 입력에 접속된 복수의 입력단자와, 하나의 출력트랜지스터와, 상기 출력트랜지스터에 접속된 출력단자를 가지며, 상기 복수의 트랜지스터 중 동일한 열에 배치된 트랜지스터는 종렬접속되어 트랜지스터열을 형성하고, 다시 복수의 트랜지스터열이 병렬로 접속되어 트랜지스터 행렬을 형성하며, 상기 트랜지스터행렬 중 하나는 상기 출력 트랜지스터의 입력과 접지점과의 사이에 접속되고, 상기 트랜지스터 행렬 중 다른 하나는 상기 출력단자와 접지점과의 사이에 접속되며, 상기 각 입력단자는 모든 열의 트랜지스터의 입력과 접속되는 논리곱회로에 있어서, 상기 각 입력단자가 접속된 복수의 트랜지스터는 서로 다른 행에 배치된 트랜지스터를 포함하는 것을 특징으로 하는 논리곱회로.

청구항 6에 기재된 발명은, 청구항 5에 있어서, 상기 각 입력단자와 접속된 트랜지스터와 상기 출력트랜지스터의 입력과의 사이에 개재된 트랜지스터의 개수의 합계, 및 상기 각 입력단자와 접속된 트랜지스터와 출력단자와의 사이에 개재된 트랜지스터의 개수의 합계가 각 입력단자 사이에서 거의 동일한 수가 되도록 각 입력단자와 각 트랜지스터의 입력이 접속되어 있는 것을 특징으로 하는 논리곱회로이다.

청구항 7에 기재된 발명은, 청구항 5 또는 6에 있어서, 상기 트랜지스터는 MOS형 FET으로 구성되어 있는 것을 특징으로 하는 논리곱회로이다.

청구항 8에 기재된 발명은, 청구항 5 또는 6에 있어서, 상기 트랜지스터는, 접합형 FET으로 구성되어 있는 것을 특징으로 하는 논리곱회로이다.

청구항 9에 기재된 발명은, 청구항 5 내지 8 중 어느 하나에 있어서, 상기 출력트랜지스터는 바이폴라 트랜지스터로 구성되어 있는 것을 특징으로 하는 논리곱회로이다.

청구항 10에 기재된 발명은, 매트릭스상으로 배치된 복수의 트랜지스터와, 이들 트랜지스터 중 어느 하나의 입력에 접속된 복수의 입력단자와, 하나의 출력단자를 가지며, 상기 복수의 트랜지스터 중 동일한 열에 배치된 트랜지스터는 종렬접속되어 트랜지스터열을 형성하고, 이들 각 트랜지스터열은 상기 출력단자와 접지점과의 사이에 병렬로 접속되며, 상기 각 입력단자는 모든 열의 트랜지스터의 입력과 접속되는 논리곱회로에 있어서, 상기 트랜지스터열을 형성하는 종렬접속된 트랜지스터는 IC상에 있어서 서로 이웃하는 위치에 배치되어 있는 것을 특징으로 하는 논리곱회로이다.

청구항 11에 기재된 발명은, 청구항 10에 있어서, 상기 트랜지스터열을 형성하는 종렬접속된 트랜지스터는 N채널 MOS 트랜지스터인 것을 특징으로 하는 논리곱회로이다.

청구항 12에 기재된 발명은, 청구항 10에 있어서, 모든 상기 트랜지스터열은 IC상에 있어서 동일한 열상에 배치되고, 또한, 상기 IC상에 있어서의 열의 방향과 상기 트랜지스터열의 상기 출력단자에 접속되는 단자와 상기 접지점에 접속되는 단자를 연결하는 선분의 방향이 일치하는 방향으로 배치되며, 상기 IC상에 있어서의 열의 중앙부에 상기 출력단자로부터의 배선이 마련되고, 상기 IC상에 있어서의 열의 단에 배치된 상기 트랜지스터열의 상기 IC상에 있어서의 열의 단측의 단자는 상기 접지점에 배치되어 있는 것을 특징으로 하는 논리곱회로이다.

청구항 13에 기재된 발명은, 청구항 10에 있어서, 상기 트랜지스터열을 형성하는 종렬접속된 트랜지스터는 서로 이웃하는 트랜지스터끼리가 IC상에 있어서 알루미늄배선을 이용하지 않고 접속되어 있는 것을 포함하는 것을 특징으로 하는 논리곱회로이다.

청구항 14에 기재된 발명은, 청구항 13에 있어서, 상기 트랜지스터열을 형성하는 종렬접속된 트랜지스터는 서로 이웃하는 트랜지스터의 소스와 드레인이 IC상에 있어서 동일한 확산영역에 형성되어 있는 것을 포함하는 것을 특징으로 하는 논리곱회로이다.

본 발명에 의하면, 논리곱회로의 출력단자(OUT)와 접지와의 사이에 병렬로 복수의 트랜지스터열을 접속하고, 이들 트랜지스터열에 포함되는 트랜지스터의 입력과 논리곱회로의 복수의 입력단자와의 접속을 트랜지스터의 접합용량에 축적된 전하를 방전 혹은 충전할 때의 전하량을 어느 입력단자의 레벨을 변화시켰을 경우에도 균일하게 함으로써, 복수의 입력단자 중 어느 입력단자의 입력레벨을 변화시켜도 출력단자(OUT)의 출력레벨 변화시간tpd이 거의 균일해지도록 하고, 또한 이에 따라 tpd가 극단적으로 길어져 버리는 경우를 없앤다.

즉, 상기 균일화된 출력레벨 변화시간tpd은, 종래예에 있어서의 늦은 tpd, 예컨대 tpdD와 비교하면 짧아져 있다. 즉, tpd가 균일해짐으로써, tpd가 극단적으로 길어져 버리는 경우를 없앨 수 있다.

도 1은 본 발명의 제1 실시형태인 CMOS에 의한 4입력 NAND회로의 회로도이고,

도 2는 본 발명의 제1 실시형태인 CMOS에 의한 4입력 NAND회로의 동작타이밍도이고,

도 3은 본 발명의 제2 실시형태인 Bi-CMOS에 의한 4입력 NAND회로의 회로도이고,

도 4는 본 발명의 제2 실시형태인 Bi-CMOS에 의한 4입력 NAND회로의 동작타이밍도이고,

도 5는 종래예의 CMOS에 의한 4입력 NAND회로의 회로도이고,

도 6은 종래예의 CMOS에 의한 4입력 NAND회로의 동작타이밍도이고,

도 7은 본 발명의 제3 실시형태인 5입력 NAND회로의 회로도이고,

도 8은 본 발명의 제3 실시형태인 5입력 NAND회로의 레이아웃도이고,

도 9는 본 발명의 제3 실시형태인 5입력 NAND회로의 동작타이밍도이고,

도 10은 종래예의 5입력 NAND회로의 레이아웃도이고,

도 11은 종래예의 5입력 NAND회로의 동작타이밍도이다.

<부호의 설명>

t21∼t26, t41∼t49, t61∼t66 ..... 시각

QP1∼QP5, QP31∼QP34, QP51∼QP54 ..... P채널형 트랜지스터

QN1∼QN20, QN31∼QN3O, QN51∼QN5C ..... N채널형 트랜지스터

QB31 ..... 출력용 바이폴라 트랜지스터

INA∼INE ..... 입력단자

OUT ..... 출력단자

Vdd ..... 전원전압

본 발명의 제1 실시형태의 구성을 도 1을 참조하여 설명하기로 한다. 도 1에 나타낸 회로는 4입력 NAND회로이다. 도면에 있어서 INA, INB, INC, IND는 상기 4입력 NAND회로의 입력단자, OUT는 상기 4입력 NAND회로의 출력단자이다. QP1, QP2, QP3, QP4는 P채널형 트랜지스터, QN1, QN2, …, QN9, QNA, QNB, QNC는 N채널형 트랜지스터이다.

P채널형 트랜지스터(QP1∼QP4)는, 전원전압(Vdd)과 출력단자(OUT)와의 사이에 병렬로 접속되어 있다. 즉, QP1∼QP4의 소스는 전원전압(Vdd)에 접속되고, 드레인은 출력단자(OUT)에 접속되어 있다.

N채널형 트랜지스터(QN1, QN2, QN3, QN4)는 이 순서로 종렬접속되어 트랜지스터열(TA1)를 형성하고 있다. 즉, 트랜지스터열(TA1)내에서는 QN1의 소스와 QN2의 드레인이 접속되고, QN2의 소스와 QN3의 드레인이 접속되며, QN3의 소스와 QN4의 드레인이 접속되어 있다.

트랜지스터열(TA1)의 일단은 출력단자(OUT)에 접속되고, 타단은 접지에 접속되어 있다. 즉, QN1의 드레인이 출력단자(OUT)에 접속되고, QN4의 소스가 접지에 접속되어 있다.

마찬가지로, N채널형 트랜지스터(QN5, QN6, QN7, QN8)는 이 순서로 종렬접속되어 트랜지스터열(TA2)를 형성하고 있다. 즉, 트랜지스터열(TA2)내에서는 QN5의 소스와 QN6의 드레인이 접속되고, QN6의 소스와 QN7의 드레인이 접속되며, QN7의 소스와 QN8의 드레인이 접속되어 있다.

트랜지스터열(TA2)의 일단, 즉 QN5의 드레인은 출력단자(OUT)에 접속되고, 타단, 즉 QN8의 소스는 접지에 접속되어 있다.

또한 마찬가지로, N채널형 트랜지스터(QN9, QNA, QNB, QNC)는 이 순서로 종렬접속되어 트랜지스터열(TA3)을 형성하고 있다. 즉, 트랜지스터열(TA3)내에서는 QN9의 소스와 접지의 드레인이 접속되고, QNA의 소스와 QNB의 드레인이 접속되며, QNB의 소스와 QNC의 드레인이 접속되어 있다.

트랜지스터열(TA3)의 일단, 즉 QN9의 드레인은 출력단자(OUT)에 접속되고, 타단, 즉 QNC의 소스는 접지에 접속되어 있다.

입력단자(INA)는, P채널형 트랜지스터(QP1)의 게이트와 N채널형 트랜지스터(QN1, QN8, QNB)의 게이트에 접속되어 있다. 또한, 입력단자(INB)는, P채널형 트랜지스터(QP2)의 게이트와 N채널형 트랜지스터(QN2, QN6, QNC)의 게이트에 접속되어 있다. 또한, 입력단자(INC)는, P채널형 트랜지스터(QP3)의 게이트와 N채널형 트랜지스터(QN3, QN7, QN9)의 게이트에 접속되어 있다. 또한 입력단자(IND)는 P채널형 트랜지스터(QP4)의 게이트와 N채널형 트랜지스터(QN4, QN5, QNA)의 게이트에 접속되어 있다.

즉, 각 입력단자는, 각 트랜지스터열에 포함되는 트랜지스터 중의 하나와 접속되며, 따라서 총 3개의 트랜지스터와 접속되어 있다.

여기서, 각 트랜지스터열에 포함되는 4개의 트랜지스터 중 출력단자(OUT)에 가장 가까운 트랜지스터를 제1 트랜지스터, 다음으로 가까운 것을 제2 트랜지스터, 그 다음으로 가까운 것을 제3 트랜지스터, 가장 먼 것을 제4 트랜지스터라 한다.

그러면, 입력단자(INA)는 QN1, QN8, QNB에 접속되어 있으므로, 제1, 제4, 제3 트랜지스터에 접속되어 있게 된다. 입력단자(INB)는 QN2, QN6, QNC에 접속되어 있으므로, 제2, 제2, 제4의 트랜지스터에 접속되어 있다. 입력단자(INC)는 QN3, QN7, QN9에 접속되어 있으므로, 제3, 제3, 제1 트랜지스터에 접속되어 있다. 입력단자(IND)는 QN4, QN5, QNA에 접속되어 있으므로, 제4, 제1, 제2 트랜지스터에 접속되어 있다.

따라서, P채널형 트랜지스터에 관해서는, 예컨대, 입력단자(INA)를 "로우"레벨로 하면, QP1이 온되어 도통하고, 전원전압(Vdd)이 출력단자(OUT)로부터 출력된다. 마찬가지로, 입력단자(INB, INC, IND)를 "로우"레벨로 하면, QP2, QP3, QP4가 온되어 도통하고, 전원전압(Vdd)이 출력단자(OUT)로부터 출력된다.

N채널형 트랜지스터에 관하여는, 예컨대, 입력단자(INA)를 "로우"레벨, 입력단자(INB, INC, IND)를 "하이"레벨로 하면, 입력단자(INA)가 접속된 N채널형 트랜지스터(QN1, QN8, QNB)는 오프되고, 입력단자(INB)가 접속된 N채널형 트랜지스터 (QN2, QN6, QNC) 및 입력단자(INC)가 접속된 N채널형 트랜지스터(QN3, QN7, QN9) 및 입력단자(IND)가 접속된 N채널형 트랜지스터(QN4, QN5, QNA)는 온된다.

이러한 상태에서는, 트랜지스터열(TA1)은 오프된 N채널형 트랜지스터(QN1)를 포함하고 있으므로, 트랜지스터열(TA1) 전체로서는 오프되어 있다. 마찬가지로, 트랜지스터열(TA2)도 또한 오프된 N채널형 트랜지스터(QN8)를 포함하고 있으므로, 트랜지스터열(TA2) 전체로서는 오프되어 있다. 그리고, 트랜지스터열(TA3)도 또한 오프된 N채널형 트랜지스터(QNB)를 포함하고 있으므로, 트랜지스터열(TA3) 전체로서는 오프되어 있다.

따라서, 출력단자(OUT)와 접지와의 사이에 병렬로 마련된 트랜지스터열(TA1, TA2, TA3)의 어느것도 오프되어 있으므로, 출력단자(OUT)와 접지는 접속되지 않는다. 한편, 입력단자(INA)가 "로우"레벨이므로, 상기 P채널형 트랜지스터(QP1)는 온되어, 전원전압(Vdd)과 출력단자(OUT)는 접속된다.

또한, 입력단자(INA, INB, INC, IND) 모두를 "하이"레벨로 하면, N채널형 트랜지스터(QN1∼QNC) 모두가 온된다. 즉, 트랜지스터열(TA1, TA2, TA3) 모두가 도통되며, 출력단자(OUT)와 접지가 접속된다. 한편, 입력단자(INA∼IND) 모두가 "하이"레벨이므로, 상기 P채널형 트랜지스터(QP1∼QP4)는 모두 오프되고, 전원전압(Vdd)과 출력단자(OUT)는 접속되지 않는다.

따라서, 입력단자(INA, INB, INC, IND) 모두를 "하이"레벨로 하였을 때에는, 출력단자(OUT)로부터는 "로우"레벨이 출력된다.

다음, 본 실시형태의 동작을 도 2의 동작타이밍도를 참조하여 설명하기로 한다. 먼저, 도면에 있어서 시각t21 이전의 상태는 입력단자(INA)에 "로우"레벨이 입력되고, 입력단자(INB, INC, IND)에 "하이"레벨이 입력됨으로써, 출력단자(OUT)로부터는 "하이"레벨이 출력되고 있는 상태라 가정한다.

시각t21에서, 입력단자(INB∼IND)를 "하이"레벨인 상태로 유지한 채, 입력단자(INA)를 "로우"레벨로부터 "하이"레벨로 하면, 시각t21로부터 시각t22까지의 시간tpdA에서 출력단자(OUT)는 "하이"레벨로부터 "로우"레벨로 변화한다.

다음, 시각t23에서, 입력단자(INA∼INC)를 "하이"레벨인 상태로 유지한 채, 입력단자(IND)를 "하이"레벨로부터 "로우"레벨로 변화시키면, 시각t23으로부터 시각t24까지의 시간tpdD에서 출력단자(OUT)는 "로우"레벨로부터 "하이"레벨로 변화한다.

또한, 시각t25에서, 입력단자(INA∼INC)를 "하이"레벨인 상태로 유지한 채, 입력단자(IND)를 "로우"레벨로부터 "하이"레벨로 변화시키면, 시각t25로부터 시각t26까지의 시간 tpdD에서 출력단자(OUT)는 "하이"레벨로부터 "로우"레벨로 변화한다.

이 때, 입력단자(INA)를 변화시켰을 때의 출력단자(OUT)의 출력레벨 변화시간, 즉 시각t21로부터 t22까지의 시간tpdA과, 입력단자(IND)를 변화시켰을 때의 출력단자(OUT)의 출력레벨 변화시간, 즉 시각t23으로부터 t24까지의 시간tpdD, 또는 시각t25로부터 t26까지의 시간tpdD은 거의 같다.

이는, 입력단자(INA)를 변화시킴으로써 출력단자(OUT)를 변화시켰을 때 방전 혹은 충전되는 전하량과, 입력단자(IND)를 변화시킴으로써 출력단자(OUT)를 변화시켰을 때 방전 혹은 충전되는 전하량이 거의 같기 때문이다.

본 실시형태에서는, 입력단자(INA)만이 "로우"레벨, INB∼IND가 "하이"레벨인 상태에서는 P채널형 트랜지스터에 관하여는 QP1만이 온되고, 그 밖의 QP2∼QP4가 오프되어 있다. 또한, N채널형 트랜지스터에 관하여는, QN1, QN8, QNB가 오프되고, 그 밖의 QN2∼QN4, QN5∼QN7, QN9, QNA, QNC가 온되어 있다.

이러한 상태에서는, P채널형 트랜지스터(QP1)가 온되어 있으므로, 출력단자(OUT)는 "하이"레벨로 되어 있다. 따라서, 상기 출력단자(OUT)와 도통된 영역은 모두 "하이"레벨로 되어 있다. 바꾸어 말하면, 이 영역은 양전하로 채워져 있다. 상기 출력단자(OUT)와 도통된 영역이란 구체적으로는 P채널형 트랜지스터(QP1∼QP4)의 소스측 및 드레인측의 접합부와, N채널형 트랜지스터(QN1, QN8, QNB)의 드레인측의 접합부 및 QN5∼QN7, QN9, QNA의 드레인측 및 소스측의 접합부로서, 이들 접합부의 접합용량에 양전하가 채워진다.

이러한 상태, 즉 입력단자(INB∼IND)가 "하이"레벨인 상태에서, 입력단자(INA)만을 "로우"레벨로부터 "하이"레벨로 변화시키면, P채널형 트랜지스터(QP1)가 오프되고, N채널형 트랜지스터(QN1, QN8, QNB)가 온되므로, 출력단자(OUT)가 "하이"레벨로부터 "로우"레벨로 변화한다.

이 때, 상기 출력단자(OUT)와 도통되어 있던 QN1, QN8, QNB의 드레인측과, QN5∼QN7, QN9, QNA의 드레인측 및 소스측 및 QP1, QP2, QP3, QP4의 드레인측의 접합용량에 축적되어 있던 양전하가 방전된다. 방전되는 전하의 양은 접합용량의 합계에 비례한다. 트랜지스터의 일측, 즉 드레인측 혹은 소스측에 축적되는 전하량을 0.5라 하면, 상기 입력단자(INA)만을 "로우"레벨로부터 "하이"레벨로 변화시켰을 때 방전되는 전하량은 0.5×3+0.5×2×5+0.5×4=8.5이다.

출력단자(OUT)가 "하이"레벨로부터 "로우"레벨로 변화하는 데 요구되는 시간 tpdA, 즉 출력레벨 변화시간은 상기의 방전되는 전하량 8.5에 비례한다.

이에 대하여, 입력단자(INA∼INC)가 "하이"레벨이고, IND만이 "로우"레벨인 상태에서는, P채널형 트랜지스터에 관하여는, QP4만이 온되고, 그 밖의 QP1∼QP3가 오프되어 있다. 또한, N채널형 트랜지스터에 관하여는, QN4, QN5, QNA가 오프되고, 그 밖의 QN1∼QN3, QN6∼QN8, QN9, QNB, QNC가 온되어 있다.

이 경우도, 출력단자(OUT)는 온된 P채널형 트랜지스터(QP4)에 의해 "하이"레벨로 된다. 따라서, 상기 출력단자(OUT)와 도통된 영역은 모두 "하이" 레벨로 되고, 이 영역은 양전하로 채워진다. 상기 출력단자(OUT)와 도통된 영역이란, 구체적으로는 P채널형 트랜지스터(QP1∼QP4)의 소스측 및 드레인측의 접합부와, N채널형 트랜지스터(QN1∼QN3, QN9)의 드레인측 및 소스측의 접합부 및 QN4, QN5, QNA의 드레인측의 접합부로서, 이들 접합부의 접합용량에 양전하가 채워진다.

이러한 상태, 즉 입력단자(INA∼INC)가 "하이"레벨인 상태에서, 입력단자(IND)만을 "로우"레벨로부터 "하이"레벨로 변화시키면, P채널형 트랜지스터(QP4)가 오프되고, N채널형 트랜지스터(QN4, QN5, QNA)가 온되므로, 출력단자(OUT)가 "하이"레벨로부터 "로우"레벨로 변화한다.

이 때, 상기 출력단자(OUT)와 도통된 상태에 있던 QN1∼QN3, QN9의 드레인측 및 소스측과, QN4, QN5, QNA의 드레인측 및 QP1, QP2, QP3, QP4의 드레인측의 접합용량에 축적된 양전하가 방전된다. 방전되는 전하량은, 상기와 같이 트랜지스터의 일측에 축적되는 전하량을 0.5라 하면, 0.5×2×4+0.5×3+0.5×4=7.5이다.

출력단자(OUT)의 출력레벨 변화시간tpdD은 상기 방전되는 전하량 7.5에 비례한다.

즉, 출력단자(OUT)를 "하이"레벨로부터 "로우"레벨로 변화시키는 경우, 입력단자(INA)를 변화시켰을 때와 입력단자(IND)를 변화시켰을 때에서 방전해야 할 전하량이 거의 동일하고, 이에 따라 출력단자(OUT)의 출력레벨 변화시간tpd도 거의 동일해진다.

이는 입력단자(INA)와 게이트가 접속된 N채널형 트랜지스터(QN1, QN8, QNB)와 출력단자(OUT)와의 사이에 개재된 방전 혹은 충전되는 영역의 전하량과, 입력단자(IND)와 게이트가 접속된 N채널형 트랜지스터(QN4, QN5, QNA)와 출력단자(OUT)와의 사이에 개재된 방전 혹은 충전되는 영역의 전하량이 각각 6.5와 5.5로서 거의 동일해지도록 각 입력단자와 각 N채널형 트랜지스터의 게이트를 접속하는 구성으로 하였기 때문이다.

이는, 입력단자(INB, INC)에 관해서도 마찬가지이다. 입력단자(INB)는 N채널형 트랜지스터(QN2, QN6, QNC)의 게이트와 접속되어 있어, 이들 N채널 트랜지스터와 출력단자(OUT)와의 사이에 개재된 방전 혹은 충전되는 영역의 전하량은 6.5이다. 또한, 입력단자(INC)는 N채널 트랜지스터(QN3, QN7, QN9)의 게이트와 접속되어 있어, 이들 N채널 트랜지스터와 출력단자(OUT)와의 사이에 개재된 방전 혹은 충전되는 영역의 전하량은 5.5이다.

즉, 입력단자(INA, INB, INC, IND) 중 어느 입력단자의 입력레벨을 변화시켜도, 출력단자(OUT)의 출력레벨의 변화에 따라 방전 혹은 충전되는 전하량이 거의 동일해지도록 각 입력단자와 각 N채널 트랜지스터의 게이트가 접속되어 있다.

다음, 본 발명의 제2 실시형태를 도 3을 참조하여 설명하기로 한다. 본 실시형태는 Bi-CMOS에 의한 4입력 NAND회로이다. INA∼IND는 상기 4입력 NAND회로의 입력단자, OUT는 상기 4입력 NAND회로의 출력단자이다. QP31∼QP34는 P채널형 트랜지스터이고, QN31, QN32, …, QN3M, QN3N, QN30은 N채널형 트랜지스터이다. 또한, 출력용 바이폴라 트랜지스터(QB31)가 마련되어 있다.

P채널형 트랜지스터(QP31∼QP34)는 전원전압(Vdd)과 출력단자(OUT)와의 사이에 병렬로 접속되고, QP31∼QP34의 소스는 전원전압(Vdd)에 접속되며, 드레인은 접속점(NO1), 즉 출력용 바이폴라 트랜지스터(QB31)의 베이스에 접속되어 있다.

제1 실시형태와 같이, N채널형 트랜지스터(QN31, QN32, QN33, QN34)에 의해 트랜지스터열(TA31)이 형성되고, QN35, QN36, QN37, QN38에 의해 트랜지스터열(TA32)이 형성되며, QN9, QN3A, QN3B, QN3C에 의해 트랜지스터열(TA33)이 형성되어 있다.

예컨대, 트랜지스터열(TA31)내에서는 QN31의 소스와 QN32의 드레인이 접속되고, QN32의 소스와 QN33의 드레인이 접속되며, QN33의 소스와 QN34의 드레인이 접속되어 있다. 트랜지스터열(TA32, TA33)내의 구성도 마찬가지이다.

이들 트랜지스터열(TA31, TA32, TA33)은 상기 출력용 바이폴라 트랜지스터 (QB31)의 베이스에 접속된 접속점(NO1)과 접지와의 사이에 병렬로 접속되어 있다.

예컨대, 트랜지스터열(TA31)의 일단은 상기 접속점(NO1)에 접속되고, 타단은 접지에 접속되어 있다. 즉, QN31의 드레인이 접속점(NO1)에 접속되고, QN34의 소스가 접지에 접속되어 있다. 트랜지스터열(TA32, TA33)도 마찬가지이다.

입력단자(INA, INB, INC, IND)와, P채널형 트랜지스터(QP31∼QP34)의 게이트 및 N채널형 트랜지스터(QN31∼QN3C)의 게이트의 접속관계는 제1 실시형태와 동일하다.

N채널형 트랜지스터(QN3D, QN3E, QN3F, QN3G)에 의해 트랜지스터열(TA34)이 형성되고, QN3H, QN3I, QN3J, QN3K에 의해 트랜지스터열(TA35)이 형성되며, QN3L, QN3M, QN3N, QN3O에 의해 트랜지스터열(TA36)이 형성되어 있다.

예컨대, 트랜지스터열(TA34) 내에서는 QN3D의 소스와 QN3E의 드레인이 접속되고, QN3E의 소스와 QN3F의 드레인이 접속되며, QN3F의 소스와 QN3G의 드레인이 접속되어 있다. 트랜지스터열(TA35, TA36) 내의 구성도 동일하다.

이들 트랜지스터열(TA34, TA35, TA36)은 출력단자(OUT)와 접지와의 사이에 병렬로 접속되어 있다.

예컨대, 트랜지스터열(TA34)의 일단은 상기 출력단자(OUT)에 접속되고, 타단은 접지에 접속되어 있다. 즉, QN3D의 드레인이 출력단자(OUT)에 접속되고, QN3G의 소스가 접지에 접속되어 있다. 트랜지스터열(TA35, TA36)도 동일하다.

입력단자(INA, INB, INC, IND)와 N채널형 트랜지스터(QN3D∼QN3O)의 게이트단자의 접속관계는 N채널형 트랜지스터(QN31∼QN3C)의 게이트단자의 접속관계와 동일하다.

상기 출력용 바이폴라 트랜지스터(QB31)의 콜렉터는 전원전압(Vdd)에 접속되고, 베이스는 상기 접속점(NO1)에 접속되며, 에미터는 출력단자(OUT)에 접속되어 있다.

따라서, P채널형 트랜지스터에 관하여는, 예컨대 입력단자(INA)를 "로우"레벨로 하면, QP31이 온되어 도통하고, 전원전압(Vdd)이 접속점(NO1), 즉 출력용 바이폴라 트랜지스터(QB31)의 베이스에 인가되어, 상기 QB31이 온된다. QB31이 온되면, 전원전압(Vdd)이 상기 QB31의 콜렉터 및 에미터를 경유하여 출력단자(OUT)로부터 출력되므로, 상기 출력단자(OUT)는 "하이"레벨이 된다.

마찬가지로, 입력단자(INB, INC, IND)를 "로우"레벨로 하면, QP32, QP33, QP34가 온되어 도통함으로써 QB31이 온되고, 전원전압(Vdd)이 출력단자(OUT)로부터 출력되어, 상기 출력단자(OUT)는 "하이"레벨로 된다.

N채널형 트랜지스터에 관하여는, 예컨대, 입력단자(INA)를 "로우"레벨, 입력단자(INB, INC, IND)를 "하이"레벨로 하면, 입력단자(INA)가 접속된 N채널형 트랜지스터(QN31, QN38, QN3B, QN3D, QN3K, QN3N)는 오프되고, 그 밖의 N채널형 트랜지스터는 온된다.

이러한 상태에서는, 트랜지스터열(TA31∼TA36)은 모두 오프되어 있다. 따라서, 접속점(NO1)과 접지와의 사이는 접속되지 않고, 또한 출력단자(OUT)와 접지와의 사이도 접속되지 않는다. 한편, 입력단자(INA)가 "로우"레벨이므로, 상기 P채널형 트랜지스터(QP31)는 온되고, 이에 따라 QB31이 온되며, 전원전압(Vdd)과 출력단자(OUT)는 접속되고, 상기 출력단자(OUT)는 "하이"레벨로 된다.

또한, 입력단자(INA, INB, INC, IND) 모두를 "하이"레벨로 하면, N채널형 트랜지스터(QN31∼QN30) 모두가 온되고, 트랜지스터열(TA31∼TA36) 모두가 도통된다.

트랜지스터열(TA31∼TA33)의 도통에 의해, 접속점(NO1), 즉 출력용 바이폴라 트랜지스터(QB31)의 베이스와 접지가 접속되고, 상기 QB31은 오프된다. 한편, 입력단자(INA∼IND) 모두가 "하이"레벨이므로, 상기 P채널형 트랜지스터(QP31∼QP34)는 모두 오프되고, 전원전압(Vdd)과 접속점(NO1)은 접속되지 않는다. 또한, 트랜지스터열(TA34∼TA36)의 도통에 의해 출력단자(OUT)와 접지가 접속되고, 상기 출력단자(OUT)는 "로우"레벨로 된다.

다음, 본 실시형태의 동작을 도 4의 동작타이밍도를 참조하여 설명하기로 한다. 먼저, 시각t41에서 입력단자(INB∼IND)가 "하이"레벨인 상태에서, 입력단자(INA)를 "로우"레벨로부터 "하이"레벨로 변화시키면, 시각t41로부터 시각t42까지의 시간에서 접속점(NO1)은 "하이"레벨로부터 "로우"레벨로 변화하고, 이에 따라 시각t41로부터 시각t43까지의 시간에서 출력단자(OUT)는 "하이"레벨로부터 "로우"레벨로 변화한다.

다음, 시각t44에서, 입력단자(INA∼INC)가 "하이"레벨인 상태에서 입력단자 (IND)를 "하이"레벨로부터 "로우"레벨로 변화시키면, 시각t44로부터 시각t45까지의 시간에서 접속점(N01)은 "로우"레벨로부터 "하이"레벨로 변화하고, 시각t44로부터 시각t46까지의 시간에서 출력단자(OUT)는 "로우"레벨로부터 "하이"레벨로 변화한다.

또한, 시각t47에서, 입력단자(INA) 내지 입력단자(INC)가 "하이"레벨인 상태에서, 입력단자(IND)를 "로우"레벨로부터 "하이"레벨로 변화시키면, 시각t47로부터 시각t48까지의 시간에서 접속점(N01)은 "하이"레벨로부터 "로우"레벨로 변화하고, 시각t47로부터 시각t49까지의 시간에서 출력단자(OUT)는 "하이"레벨로부터 "로우"레벨로 변화한다.

본 실시형태에 있어서는, 입력단자(INA, INB, INC, IND) 중 어느 입력단자의 입력레벨을 변화시켜도, 접속점(N01) 및 출력단자(OUT)의 레벨의 변화에 따라 방전 혹은 충전되는 전하량이 거의 동일해지도록 각 입력단자와 각 N채널형 트랜지스터의 게이트단자가 접속되어 있다.

다음, 본 발명의 제3 실시형태인 5입력 NAND회로의 구성을 도 7을 참조하여 설명하기로 한다. 도면에 있어서, INA∼INE는 상기 5입력NAND회로의 입력단자이고, OUT는 상기 5입력 NAND회로의 출력단자이다. 또한, QP1∼QP5는 P채널형 트랜지스터이고, QN1∼QN20은 N채널형 트랜지스터이다.

P채널형 트랜지스터(QP1∼QP5)는 전원전압(Vdd)과 출력단자(OUT)와의 사이에 병렬로 접속되어 있다. 즉, QP1∼QP5의 소스가 전원전압(Vdd)에 접속되고, QP1∼QP5의 드레인이 출력단자(OUT)에 접속되어 있다. 또한, 상기 QP1, QP2, QP3, QP4, QP5의 게이트단자는 각각 상기 5입력 NAND회로의 5개의 입력단자(INA, INB, INC, IND, INE)에 접속되어 있다.

상기 N채널형 트랜지스터(QN1∼QN5)는 종렬접속되어 트랜지스터열(TA1)을 형성하고 있다. 상기 트랜지스터열(TA1)내에서는 QN1의 소스가 QN2의 드레인에 접속되고, QN2의 소스가 QN3의 드레인에 접속되며, QN3의 소스가 QN4의 드레인에 접속되고, QN4의 소스가 QN5의 드레인에 접속되어 있다.

상기 트랜지스터열(TA1)은 출력단자(OUT)와 접지와의 사이에 접속되어 있다. 즉, QN1의 드레인이 출력단자(OUT)에 접속되고, QN5의 소스가 접지에 접속되어 있다.

마찬가지로, N채널형 트랜지스터(QN6∼QN10)는 트랜지스터열(TA2)를 형성하고 있어, 상기 트랜지스터열(TA2)은 출력단자(OUT)와 접지와의 사이에 접속되어 있다. 또한, N채널형 트랜지스터(QN11∼QN15)는 트랜지스터열(TA3)을 형성하고 있어, 상기 트랜지스터열(TA3)도 출력단자(OUT)와 접지와의 사이에 접속되어 있다. 또한, N채널형 트랜지스터(QN16∼QN20)는 트랜지스터열(TA4)을 형성하고 있어, 상기 트랜지스터열(TA4)도 출력단자(OUT)와 접지와의 사이에 접속되어 있다.

입력단자(INA)는 출력단자(OUT)에 가장 가까운 N채널형 트랜지스터(QN1, QN6, QN11, QN16)의 게이트에 접속되어 있다. 또한, 입력단자(INB)는 N채널형 트랜지스터(QN2, QN7, QN12, QN17)의 게이트에 접속되어 있다. 입력단자(INC)는 N채널형 트랜지스터(QN3, QN8, QN13, QN18)의 게이트에 접속되어 있다. 입력단자(IND)는 N채널형 트랜지스터(QN4, QN9, QN14, QN19)의 게이트에 접속되어 있다. 입력단자(INE)는 접지에 가장 가까운 N채널형 트랜지스터(QN5, QN10, QN15, QN20)의 게이트에 접속되어 있다.

다음, 본 실시형태의 IC상에서의 배치를 도 8의 배치도를 참조하여 설명하기로 한다. IC상에 있어서, 트랜지스터열(TA1∼TA4)이 일렬로 배치되어 있다.

트랜지스터열(TA1)내에서는, 도면의 좌측으로부터 QN5, QN4, QN3, QN2, QN1의 순서로 N채널형 트랜지스터가 배치되고, 트랜지스터열(TA2)내에서는 도면의 좌측으로부터 QN6, QN7, QN8, QN9, QN10의 순서로 N채널형 트랜지스터가 배치되며, 트랜지스터열(TA3)내에서는 도면의 좌측으로부터 QN15, QN14, QN13, QN12, QN11의 순서로 N채널형 트랜지스터가 배치되고, 트랜지스터열(TA4) 내에서는 도면의 좌측으로부터 QN16, QN17, QN18, QN19, QN20의 순서로 N채널형 트랜지스터가 배치되어 있다. 즉, QN1∼QN20은 IC상에서 일렬로 배치되어 있다. 트랜지스터열(TA1∼TA4)은 각각 별개의 웰영역내에 형성되어 있다.

트랜지스터열(TA1) 내의 트랜지스터(QN5)의 소스영역은, 알루미늄 1층배선에 의해 접지알루미늄 1층배선과 접속되어 있다. QN5의 드레인영역은 QN5의 이웃에 배치된 QN4의 소스영역과 동일한 확산영역으로 되어 있다. QN4의 드레인영역은 그 이웃의 QN3의 소스영역과 하나의 알루미늄 1층배선에 의해 접속되어 있다.

QN3의 드레인영역은 그 이웃의 QN2의 소스영역과 동일한 확산영역으로 되어 있어, QN2의 드레인영역은 그 이웃의 QN1의 소스영역과 동일한 확산영역으로 되어 있다. QN1의 드레인영역은 그 이웃의 트랜지스터열(TA2)에 포함되는 트랜지스터(QN6)의 드레인영역과 하나의 알루미늄 1층배선으로 접속되며, 출력단자(OUT)와도 하나의 알루미늄 1층배선으로 접속된다.

QN6의 소스영역은 그 이웃의 QN7의 드레인영역과 동일한 확산영역으로 되어 있어, QN7의 소스영역은 그 이웃의 QN8의 드레인영역과 하나의 알루미늄 1층배선으로 접속되어 있다. QN8의 소스영역은 그 이웃의 QN9의 드레인영역과 동일한 확산영역으로 되어 있어, QN9의 소스영역은 그 이웃의 QN10의 드레인영역과 동일한 확산영역으로 되어 있다. QN10의 소스영역은 하나의 알루미늄 1층배선에 의해 접지알루미늄 1층배선과 접속되어 있다.

트랜지스터열(TA3)내의 배선은 트랜지스터열(TA1)과 동일하며, 트랜지스터열(TA4) 내의 배선은 트랜지스터열(TA2)과 동일하다.

이와 같은 배치 및 배선, 즉 4열의 트랜지스터열(TA1∼TA4)의 접지단자와 접속되는 측의 단자를 트랜지스터열(TA1∼TA4)을 일렬로 정렬한 열의 양단과 중앙에 배치하고, 출력단자(OUT)와 트랜지스터열(TA1∼TA4)과의 알루미늄 1층배선을 짧게 하며, 트랜지스터열내의 5개의 종렬접속된 N채널형 트랜지스터의 서로 이웃하는 트랜지스터의 드레인영역과 소스영역을 공통화하고, 트랜지스터간의 알루미늄배선을 하나만으로 하며, 트랜지스터의 접합부분의 양단의 배선을 생략함으로써 입력단자(INE)만을 "로우"레벨로부터 "하이"레벨로 하였을 경우, 알루미늄 1층배선에서 방전되는 영역의 길이는 135㎛가 되고, 이를 용량으로 환산하면 37fF가 된다. 따라서, 방전되는 트랜지스터의 접합용량의 합계는 72fF이므로, 방전되는 용량의 총합계는 99fF가 된다.

이 값은, 종래예로서 나타낸 5입력 NAND회로에 있어서 방전되는 용량의 총합계 152fF와 비교하면 65%이며, 이에 따라 출력레벨 변화시간 tpd를 1.5배로 고속화할 수 있다.

다음, 본 실시형태의 동작을 도 9의 타이밍도를 참조하여 설명하기로 한다. 시각 t31에서 입력단자(INE)를 "하이"레벨로부터 "로우"레벨로 변화시켰다고 하면, 시각t31로부터 t32까지의 시간에서 출력단자(OUT)는 "로우"레벨로부터 "하이"레벨로 변화한다. 시각t33에서 입력단자(INE)를 "로우"레벨로부터 "하이"레벨로 변화시켰다고 하면, 시각t33으로부터 t34까지의 시간에서 출력단자(OUT)는 "하이"레벨로부터 "로우"레벨로 변화한다.

출력레벨의 변화시, 충방전되는 용량의 총합계 99fF는 종래예로서 나타낸 5입력 NAND회로에 있어서 충방전되는 용량의 총합계 152fF와 비교하면 65%이며, 이에 따라 출력레벨 변화시간 tpd를 1.5배로 고속화할 수 있다.

이상 설명한 바와 같이, 본 발명에 의하면, 어느 입력단자의 레벨을 변화시킨 경우라도 트랜지스터의 접합용량을 방전 혹은 충전할 때의 전하량을 거의 균일하게 할 수 있으므로, 출력레벨 변화시간의 차이를 작게 할 수 있다.

또한, 충전 혹은 방전되는 전하량을 거의 균일하게 하였으므로, 종래예에 있어서의 충전 혹은 방전시키는 전하량이 많은 경우와 비교하여, 상기 전하량 그 자체를 적게 할 수 있고, 출력레벨 변화시간 그 자체를 종래예에 있어서의 출력레벨 변화시간이 긴 경우와 비교하여 짧게 할 수 있으며, 출력의 절환을 고속화할 수 있다.

또한, 본 발명의 IC배치 및 배선에 의하면, 출력레벨을 변화시킬 때 충전 혹은 방전시키는 전하량을 적게 할 수 있고, 출력레벨 변화시간 그 자체를 짧게 할 수 있으며, 출력의 절환을 고속화할 수 있다.

Claims

매트릭스상으로 배치된 복수의 트랜지스터와,

이들 트랜지스터 중 어느 하나의 입력에 접속된 복수의 입력단자와,

하나의 출력단자를 가지며,

상기 복수의 트랜지스터 중 동일한 열에 배치된 트랜지스터는 종렬접속되어 트랜지스터열을 형성하고,

이들 각 트랜지스터열은 상기 출력단자와 접지점과의 사이에 병렬로 접속되며,

상기 각 입력단자는 모든 열의 트랜지스터의 입력과 접속되는 논리곱회로에 있어서,

상기 각 입력단자가 접속된 복수의 트랜지스터는 서로 다른 행에 배치된 트랜지스터를 포함하는 것을 특징으로 하는 논리곱회로.
제 1항에 있어서, 상기 각 입력단자와 접속된 트랜지스터와 출력단자와의 사이에 개재된 트랜지스터의 개수의 합계가 각 입력단자사이에서 거의 동일한 수가 되도록 각 입력단자와 각 트랜지스터의 입력이 접속되어 있는 것을 특징으로 하는 논리곱회로.
제 1항 또는 제 2항에 있어서, 상기 트랜지스터는 MOS형 FET으로 구성되어 있는 것을 특징으로 하는 논리곱회로.
제 1항 또는 제 2항에 있어서, 상기 트랜지스터는, 접합형 FET으로 구성되어 있는 것을 특징으로 하는 논리곱회로.
매트릭스상으로 배치된 복수의 트랜지스터와,

이들 트랜지스터 중 어느 하나의 입력에 접속된 복수의 입력단자와,

하나의 출력트랜지스터와,

상기 출력트랜지스터에 접속된 출력단자를 가지며,

상기 복수의 트랜지스터 중 동일한 열에 배치된 트랜지스터는 종렬접속되어 트랜지스터열을 형성하고, 다시 복수의 트랜지스터열이 병렬로 접속되어 트랜지스터행렬을 형성하며,

상기 트랜지스터행렬 중 하나는 상기 출력트랜지스터의 입력과 접지점과의 사이에 접속되고, 상기 트랜지스터행렬 중 다른 하나는 상기 출력단자와 접지점과의 사이에 접속되며,

상기 각 입력단자는 모든 열의 트랜지스터의 입력과 접속되는 논리곱회로에 있어서,

상기 각 입력단자가 접속된 복수의 트랜지스터는 서로 다른 행에 배치된 트랜지스터를 포함하는 것을 특징으로 하는 논리곱회로.
제 5항에 있어서, 상기 각 입력단자와 접속된 트랜지스터와 상기 출력트랜지스터의 입력과의 사이에 개재된 트랜지스터의 개수의 합계, 및 상기 각 입력단자와 접속된 트랜지스터와 출력단자와의 사이에 개재된 트랜지스터의 개수의 합계가 각 입력단자 사이에서 거의 동일한 수가 되도록 각 입력단자와 각 트랜지스터의 입력이 접속되어 있는 것을 특징으로 하는 논리곱회로.
제 5항 또는 제 6항에 있어서, 상기 트랜지스터는, MOS형 FET으로 구성되어 있는 것을 특징으로 하는 논리곱회로.
제 5항 또는 제 6항에 있어서, 상기 트랜지스터는, 접합형 FET으로 구성되어 있는 것을 특징으로 하는 논리곱회로.
제 5항 내지 제 8항 중 어느 한 항에 있어서, 상기 출력 트랜지스터는, 바이폴라 트랜지스터로 구성되어 있는 것을 특징으로 하는 논리곱회로.
매트릭스상으로 배치된 복수의 트랜지스터와,

이들 트랜지스터 중 어느 하나의 입력에 접속된 복수의 입력단자와,

하나의 출력단자를 가지며,

상기 복수의 트랜지스터 중 동일한 열에 배치된 트랜지스터는 종렬접속되어 트랜지스터열을 형성하고,

이들 각 트랜지스터열은 상기 출력단자와 접지점과의 사이에 병렬로 접속되며,

상기 각 입력단자는 모든 열의 트랜지스터의 입력과 접속되는 논리곱회로에 있어서,

상기 트랜지스터열을 형성하는 종렬접속된 트랜지스터는 IC상에 있어서 서로 이웃하는 위치에 배치되어 있는 것을 특징으로 하는 논리곱회로.
제 10항에 있어서, 상기 트랜지스터열을 형성하는 종렬접속된 트랜지스터는 N채널 MOS 트랜지스터인 것을 특징으로 하는 논리곱회로.
제 10항에 있어서, 모든 상기 트랜지스터열은 IC상에 있어서 동일한 열상에 배치되고, 또한, 이 IC상에 있어서의 열의 방향과, 상기 트랜지스터열의 상기 출력단자에 접속되는 단자와 상기 접지점에 접속되는 단자를 연결하는 선분의 방향이 일치하는 방향으로 배치되고,

상기 IC상에 있어서의 열의 중앙부에 상기 출력단자로부터의 배선이 마련되고, 상기 IC상에 있어서의 열의 단에 배치된 상기 트랜지스터열의 상기 IC상에 있어서의 열의 단측의 단자는 상기 접지점에 접속되어 있는 것을 특징으로 하는 논리곱회로.
제 10항에 있어서, 상기 트랜지스터열을 형성하는 종렬접속된 트랜지스터는 서로 이웃하는 트랜지스터끼리가 IC상에 있어서 알루미늄배선을 사용하지 않고 접속되어 있는 것을 포함하는 것을 특징으로 하는 논리곱회로.
제 13항에 있어서, 상기 트랜지스터열을 형성하는 종렬접속된 트랜지스터는 서로 이웃하는 트랜지스터의 소스와 드레인이 IC상에 있어서 동일한 확산영역에 형성되어 있는 것을 포함하는 것을 특징으로 하는 논리곱회로.