KR930006842B1 - 반도체 집적회로 - Google Patents

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Abstract

내용 없음.

Description

반도체 집적회로
제1도는 본 발명의 1실시예에 따른 스테이틱 RAM의 내부구성을 도시한 블럭도.
제2도는 제1도의 어드레스버퍼 ADB, 로우디코더 R-DCR0, R-DCR1, R-DCR2를 더욱 상세하게 도시한 블럭도,
제3도는 제1도의 어드레스버퍼ADB, 컬럼 디코더 C-DCR1등을 더욱 상세하게 도시한 블럭도.
제4도는 본 발명에 사용되는 준 CMOS비반전/반전회로를 도시한 회로도.
제5도는 본 발명에 사용되는 준 CMOS 3입력 NAND회로를 도시한 회로도.
제6도는 본 발명에 사용되는 순 CMOS 3입력 NAND회로를 도시한 회로도.
제7도는 본 발명에 사용되는 준 CMOS 2입력 NOR회로를 도시한 회로도.
제8도는 본 발명에 사용되는 순 CMOS 2입력 NOR회로를 도시한 회로도.
제9도는 본 발명에 사용되는 순 CMOS 2입력 NAND회로를 도시한 회로도.
제10도는 본 발명에 사용 되는 준 CMOS인버터를 도시한 회로도.
제11 제1도의 센스앰프 선택회로 SASC와 내부제어신호 발생회로 COM-GE를 보다 상세하게 도시한 회로도.
제12도는 제1도의 센스앰프 SA1, 데이타출력 중간앰프 DOIA, 데이타 출력버퍼 DOB등을 보다 상세하게 도시한 회로도.
제13도는 제1도의 데이타입력버퍼 DIB, 데이타출력 중간앰프 DIIA1 등을 보다 상세하게 도시한 도면.
제14도는 제1도 내지 제13도에 도시한 1실시예의 스테이틱 RAM의 리드시 및 라이트시의 각부의 신호파형도.
본 발명은 메모리셀이 대규모로 집적화된 반도체집적회로에 관한 것이다.
메모리셀이 대규모로 집적된 공지의 반도체집적회로(이하, 반도체메모리라 한다)에는 소위 RAM이 있다. RAM(Random Access Memory)은 정보를 일시적으로 저장하고, 필요한 시기에 그것을 리드할 수가있는 디바이스이다. 이종류의 메모리는 리드/라이트메모리라고도 불리어진다.
대표적으로, RAM은 정보를 기억하는 메모리셀, 외부에서 특정한 메모리셀을 선택하는 어드레스회로, 정보의 리드 및 라이트를 제어하는 타이밍회로로 이루어진다.
RAM에 있어서는 여러개의 메모리셀이 매트릭스형상으로 배치된다. 이 여러개의 메모리셀중에서 바라는 메모리셀을 선택하는 동작은 상시 매트릭스의 교차점을 선택하는 것에 의해서 실행한다. 따라서, 액세스시간은 매트릭스내의 선택된 메모리셀의 위치(번지)에 관계없이 일정하다.
RAM은 바이폴라 RAM과 MOSRAM으로 크게 2분류된다.
바이폴라 RAM은 다음의 장점을 갖는다.
(1) MOSRAM 과 비교하면 고속으로 동작한다.
(2) 메모리셀의 동작은 스테이틱형이며, 타이밍 등의 제어가 간단하다. 한편, 바이폴라 RAM은 다음의 문제점을 갖는다.
(3) MOSRAM과 비교하면, 소비전력(특히, 비동작시)이 크다.
(4) MOSRAM과 비교하면, 제조공정이 복잡하여 고정밀도를 얻기 어렵다.
바이폴라RAM은 입/출력레벨의 차이에 의해 TTL형과 ECL형의 2종류로 나누어진다. TTL인터페이스의 바이폴라RAM의 액세스시간(리드시간)은 30∼60(nsec)의 범위내에 있고, ECL인터페이스의 바이폴라RAM의 액세스시간은 4∼35(nesc)의 범위내에 있다.
따라서, 바아폴라RAM은 고속동작이 요규되는 각종 메모리시스템에 응용되고 있다.
한편, 바이폴라 RAM과 비교해서 MOSRAM은 그 구조 및 제조공정이 간단하다. 또한, 소비전력, 기억밀도, 가격의 면에서 유리하다. 따라서, 고속동작은 필요로 하지않는 영역에서 사용되고 있다.
MOSRAM은 다이나믹형과 스테이틱형으로 분류된다. 다이나믹형 MOSRAM은 그 메모리셀이 비교적 적은수에 트랜지스터에 의해 구성되는, 즉1비트당 1∼3개의 트랜지스터(1∼3트랜지스터/비트)에 의해 구성된다. 그 때문에, 동일칩 면적이면, 다음에 기술하는 스테이틱형 MOSRAM보다 비트밀도가 높게 된다.
다이나믹형 MOSRAM에 있어서는 정보가 메모리셀내의 용량에 전하로서 기억된다. 용량에 축적된 전하는 누설전류등에 의해서 방전되어 버리므로, 소정시간내에 메모리셀의 정보를 리드하고, 재차라이트(리프레쉬)하는 것이 필요하게 된다.
한편, 스페이틱형 MOSRAM에 있어서는 그 메모리셀로서 일반적으로 6개의 소자에 의해서 구성된 플립플롭회로가 사용된다. 이때문에, 다이나믹형 MOSRAM에서 필요하게 되는 리프레쉬를 필요로 하지 않는다.
다이나믹형 MOSRAM의 액세스시간은 100∼300(nesc)의 범위내에있고, 스테이틱형 MOSRAM의 액세스시간은 30∼200(nesc)의 범위내에 있다. 따라서, MOSRAM의 액세스시간은 바이폴라 RAM과 비교하면 큰 값이다.
한편, 포토리도그래피기술의 개량에 의해 반도체집적회로내의 MISFET의 소자칫수의 미세화가 진행되고 있다. 1982년 10월 발행된 IEEE Journal of Solid-State Circuit, Vol.SC-17, NO.5, 739페이지 내지 797페이지에는 2(μㅡm)의 디자인률에 따른 웨이퍼프로세스기술을 사용하고, 액세스시간 65(nsec), 동작소비전력 200(mＷ), 대기소비전력 10(μＷ)의 64K비트의 스테이틱 MOSRAM이 기재되어있다.
한편, ECL형의 바이폴라 RAM의 일예로서는 액세스시간 15(nsec), 소비전력 800(mＷ), 4K비트의 ECL형 바이폴라 RAM이 제품명 “HM100474-15”로서 히다찌주식회사에 의해 제조, 판매되고있다.
이상 설명한 바와 같이, 고속, 고소비전력의 바이폴라 RAM의 특징과저속, 저소비전력의 MOSRAM의 특징은 전혀 독립적으로 반도체메모리의 기억용량은 1K비트, 4K비트, 16K비트, 64K비트, 256K비트, 1M비트…으로대용화하는 기술동향이있다.
현재, 반도체메모리의 소비전력과 바이폴라 트랜지스터의 소자칫수를 결정하는 현재의 포토리도그래피기술을 고려하면, 바이올라 RAM의 기억용량16K비트가 한계이다.
한편, 반도체메모리의 기억용량의 대용량화(특히, 64K비트이상)에 따라서 반도체칩의 면적도 증대하고, RAM의 어드레스회로의 신호선은 대면적의 반도체칩상에서장거리에 걸쳐서 배치된다. 어드레스회로의 신호선의 거리가 길게되면, 당연히 이 신호선의 부유용량이 크게될뿐만 아니라 이 신호선의 등가분포 저항도 크게 된다.
미세화를 위해, 포토리도그래피기술을 개량하는 것에 의해서 어드레스 회로의 신호선의 배선폭이 2(μm)이하로 되면, 신호선의 등가분포 저항도 한층 크게 된다. 또, 대용량화에 따라서 각 회로의 팬아웃(fan-out)도 크게되므로, 다음 단의 MOSFET의 게이트용량에 의한 부하용량도 크게 된다. 따라서, 2(μm)의 포토리도그래피기술을 사용하고, 어드레스회로의 모두가 CMOSFET로 구성된 64K비트 MOSRAM에 있어서는 어드레스의 액세스시간은 30(nsec)가 한계이다.
본 발명은 ECL형의 바이폴라 RAM에 상당하는 액세스시간과 스테이틱 MOSRAM에 상당하는 소비전력을 갖는 반도체메모리를 개발할때에 본 발명자에 의해서 이루어진 것이다.
본 발명의 목적은 고속이고 저소비전력의 반도체메모리를 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
본원에서 개시되는 발명중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
반도체메모리내의 어드레스회로, 타이밍회로 등에 있어서, 장거리의 신호선을 충전 및 방전하는 출력트랜지스터 및 팬아웃이 큰 출력트랜지스터는 바이폴라 트랜지스터로 구성된다. 한편, 논리처리 예를 들면 반전, 비반전, NAND, NOR동작을 실행하는 논리회로는 CMOS회로로 구성되어 있다.
CMOS회로로 구성된 논리회로는 저소비전력이며, 이 논리회로의 출력신호는 저출력 임피던스의 바이폴라 출력트랜지스터를 거쳐서 장거리의 신호선에 전달된다. 저출력 임피던스인 바이폴라 출력트랜지스터를 사용하는 것에 의해 출력신호가 신호선에 전달되므로, 신호선의 부유용량에 의한 신호전파 지연시간의 의존성을 작게 할 수 있다. 따라서, 본 발명의 이 구조를 사용하는 것에 의해 저소비전력이고 고속인 반도체메모리를 제공한다는 목적을 달성할 수 있다.
이하, 본 발명의 실시예를 도면에 따라서 설명한다.
제1도는 기억용량이 64K비트이고, 입출력동작이 1비트 단위로 실행되는 스테이틱형 RAM의 내부구성을 도시한 것이다. 점선 IC로 둘러싸인 각 회로블럭은 반도체집적회로기술에 의해서 1개의 실리콘칩에 형성되어 있다.
본 실시예의 스테이틱형 RAM은 각각이 16K비트(=16384비트)의 기억용량을 갖는 4개의 매트릭스(메모리어레이 M-ARY1~M-ARY4)를 갖고, 이것에 의해 합계 64K비트(구체적으로는 655 36비트)의 기억용량을 갖도록 되어 있다. 4개의 메모리어레이 M-ARY1~M-ARY4는 서로 마찬가지인 구성으로 되어 있고, 각각에는 메모리셀이 128열×128행으로 배치되어 있다.
여러개의 메모리셀을 각각 갖는 메모리어레이에서 바라는 메모리셀을 선택하기 위한 어드레스회로는 어드레스버퍼 ADB, 로우디코더 R-DCR0, R-DCR1, R-DCR2, 컬럼디코더 C-DCR1~C-DCR4, 컬럼스위치 C-SW1~C-SW4등으로 구성되어 있다.
정보의 리드 및 라이트를 취급하는 신호회로는 특히 제한되지 않지만, 데이타 입력버퍼 DIB, 데이타입력 중간앰프 DIIA1~DIIA4, 데이타출력버퍼 DOB, 데이타출력 중간앰프 DOIA, 센스앰프 SA1~SA16으로 구성되어 있다.
정보의 리드 및 라이트동작을 제어하기 위한 타이밍회로는 특히 제한되지 않지만, 내부제어 신호발생회로 COM-GE, 센스앰프 선택회로 SASC로 구성되어 있다.
로우계의 어드레스선택선(워드선 WL11~WL1128, WL21~WL2128, WR11~WR1128, WR21~WR2128,) 중의 어느 하나에는 어드레스신호 A0~A8에 따라서 얻어지는 디코드 출력신호가 로우디코더 R-DCR1 또는 R-DCR2에서 전달된다. 상기 어드레스신호 A0~A8중, 어드레스신호 A7,A8은 4개의 메모리 매트릭스 M-ARY1~M-ARY4에서 하나의 메모리 매트릭스를 선택하기 위해 사용된다.
어드레스버퍼 ADB는 어드레스신호 A0~A15를 받고, 이것에 따른 내부상보 어드레스신호
Figure kpo00001
0
Figure kpo00002
15
Figure kpo00003
0 0 0 0
Figure kpo00004
0 1 15
Figure kpo00005
1
Figure kpo00006
15
Figure kpo00007
1
Figure kpo00008
15
어드레스버퍼 ADB에 의해서 형성된 내부상보 어드레스신호
Figure kpo00009
0~
Figure kpo00010
15중, 내부상보 어드레스신호
Figure kpo00011
7,
Figure kpo00012
8,
Figure kpo00013
9~
Figure kpo00014
15는 컬럼디코더 C-DCR1~C-DCR4에 공급된다. 컬럼디코더 C-DCR1~C-DCR4는 이들의 내부 상보 어드레스신호를 디코드하고, 이 디코드에 의해서 얻어진 선택신호(디코드출력신호)를 컬럼스위치 C -SW1~C-SW4내의 스위치용 절연게이트형 전계효과트랜지스터(이하, MISFET라 한다) Q1001,
Figure kpo00015
1001, Q1128,
Figure kpo00016
1128, Q2001,
Figure kpo00017
2001, Q3001,
Figure kpo00018
3001, Q4001,
Figure kpo00019
4001의 게이트전극에 공급한다.
위드선 WL11~WL1128, WL21~WL2128, WR11~WR1128, WR21~WR2128중, 외부 어드레스신호 A0~A8의 조합에 의해서 지정된 하나의 워드선이 상술한 로우디코더 R-DCR1, R-DCR2에 의해서 선택된다. 상술한 컬럼디코더 C-DCR1~C-DCR4 및 컬럼스위치 C-SW1~C-SW4에 의해서 외부 어드레스신호 A7, A8, A9~A15의 조합에 의해 지정된 하나의 상보데이타선쌍이 상술한 컬럼디코더 C-DCR1~C-DCR4 및 컬럼스위치 C-SW1~C-SW4에 의해서 여러개의 상보데이타선쌍 D1001,
Figure kpo00020
1001 1128
Figure kpo00021
1128 2001
Figure kpo00022
2001 2128
Figure kpo00023
2128 3001
Figure kpo00024
3001 3128
Figure kpo00025
3128 4001
Figure kpo00026
4001 4128
Figure kpo00027
4128
리드동작에 있어서는 스위치용 MISFET Q1,
Figure kpo00028
1~Q4,
Figure kpo00029
4Q8,
Figure kpo00030
8. Q12,
Figure kpo00031
12, Q16,
Figure kpo00032
16이 특히 제한되지 않지만, 내부제어신호 발생회로 COM-GE에서 출력된 제어신호에 의해 오프상태로 된다. 이것에 의해 공통데이타선 CDL1,
Figure kpo00033
1~CDL4,
Figure kpo00034
4와 리이트신호 입력중간 앰프 DIIA1~DIIA4가 전기적으로 분리된다. 선택된 메모리셀의 정보는 선택된 상보데이타선쌍을 거쳐서 공통데이타선에 전달된다. 공통데이타선에 전달된 메모리셀의 정보는 센스앰프에 의해 센스되어 데이타출력 중간앰프 DOIA 및 데이타출력 버퍼 DOB를 거쳐서 외부로 출력된다.
본 실시예에서는 16개의 센스앰프가 마련되어 있다. 이들의 센스앰프 SA1~SA16중, 하나의 센스앰프, 즉 그 입력단자가 공통데이타 선을 거쳐서 선택된 상보데이타선쌍에 결합된 센스앰프가 센스앰프선택회로 SASC에서의 센스앰프 선택신호에 의해 선택되어 센스동작을 실행한다.
라이트동작에 있어서는 스위치용 MISFET Q1,
Figure kpo00035
1 4
Figure kpo00036
4 8
Figure kpo00037
8 12
Figure kpo00038
12 16
Figure kpo00039
16 7 15 1001
Figure kpo00040
1001
Figure kpo00041
, MISFET Q1,
Figure kpo00042
1 1001
Figure kpo00043
1001 1001
Figure kpo00044
1001 1001
Figure kpo00045
1001
공통데이타선쌍 CDL1,
Figure kpo00046
는 특히 제한되지 않지만, 본 실시예에 있어서는, 4조의 공통데이타선쌍(서브공통데이타선쌍)으로 구성되어 있다. 동일도면에는 이들 4조의 공통데이타선쌍중, 2조의 공통데이타선쌍이 도시되어 있다. 나머지 2조의 공통데이타선쌍도 도시되어 있는 공통데이타선쌍과 마찬가지로 각각 스위치용 MISFET Q2,
Figure kpo00047
2, Q3,
Figure kpo00048
3를 거쳐서 데이타입력 중간앰프 DIIA1에 결합되도록 되어 있다. 이 4조의 공통데이타선쌍의 각각에는 1개의 센스 앰프의 입력단자와 32조의 스위치용 MISFET의 각각의 한쪽의 입출력전극이 결합되어 있다. 즉, 제1의 공통데이타선쌍에는 센스앰프 SA1의 입력단자와 스위치용 MISFET Q1001,
Figure kpo00049
1001 1032
Figure kpo00050
1032 1033
Figure kpo00051
1033 1064
Figure kpo00052
1064 1065
Figure kpo00053
1065 1096
Figure kpo00054
1096 1097
Figure kpo00055
1097 1128
Figure kpo00056
1128 1
Figure kpo00057
1 4
Figure kpo00058
4
Figure kpo00059
~CDL4,
Figure kpo00060
의 각각은 상술한 공통데이타선쌍 CDL1~CDL1와 마찬가지인 구성으로 되어 있다.
또한, 본 실시예에서는 스위치용 MISFET Q1,
Figure kpo00061
1~Q4,
Figure kpo00062
4, Q8,
Figure kpo00063
8, Q12,
Figure kpo00064
12, Q16,
Figure kpo00065
16에 공통의 제어신호 WECS가 공급되도록 되어 있지만 각 스위치용 MISFET에 컬럼디코더에서의 선택신호를 공급하도록 하여도 좋다. 이와 같이 하면, 라이트동작에 있어서 데이타입력 중간앰프의 부하용량을 줄이는 것이 가능하므로, 라이트동작의 고속화를 도모하는 것이 가능하게 된다.
내부제어신호 발생회로 COM-GE는 2개의 외부제어신호, 즉
Figure kpo00066
(칩선택신호),
Figure kpo00067
(라이트 인에이블신호)를 받아서 여러개의 제어신호 CS1, CS2, CS3,
Figure kpo00068
, WECS, DOC 등을 발생한다.
센스앰프 선택회로 SASC는 칩선택신호
Figure kpo00069
, 내부상보 어드레스신호
Figure kpo00070
1~
Figure kpo00071
15를 받아서 상술한 센스앰프 선택신호 및 내부칩선택신호 CS,
Figure kpo00072
를 형성한다.
제2도는 제1도의 어드레스버퍼 ADB, 로우디코더 R-DCR0~R-DCR1,R-DCR2를 더욱 상세하게 도시한 블럭도이다.
제2도에 있어서, 출력측이 검게 마크된 논리심볼의 회로는 출력신호선을 충전 및 방전하는 출력트랜지스터가 바이폴라 트랜지스터에 의해 구성되고, 반전, 비반전, NAND 또는 NOR동작등의 논리처리용 트랜지스터가 CMOSFET에 의해 구성된 준 CMOS회로이다. 통상의 논리심볼의 회로는 순 CMOS회로이다.
제2도에 도시한 바와같이, 어드레스버퍼 ADB에는 외부에서 TTL레벨의 어드레스신호 A0~A8을 그 입력에 받고, 비반전 출력 a0~a8과 반전출력
Figure kpo00073
0~
Figure kpo00074
8을 상보출력신호선에 전달하기 위한 비반전/반전회로 G0~G8이 배치되어 있다.
이 비반전/반전회로 G0~G8의 각각은 제4도에 도시한 바와같은 준 CMOS회로에 의해 구성되어 있다.
제4도에 있어서, Q40, Q42, Q44, Q46, Q50, Q52, Q53은 N채널의 MISFET이고, Q41, Q43, Q45, Q49는 P채널의 MISFET이며, Q47, Q48, Q51, Q54는 NPN바이폴라 트랜지스터이다.
저항 R40과 MISFET Q40은 입력단자에 인가된 외부 서지전압에서 MISFET Q41,Q42의 게이트절연막을 보호하기 위한 게이트 보호회로를 구성한다.
MISFET Q41,Q42,Q43,Q44는 2단 캐스케이드접속된 CMOS인버터를 구성하므로, 노드 N1의 신호와 동상의 신호가 노드 N3에 전달된다.
MISFET Q45,Q46도 CMOS인버터를 구성하므로, 노드 N3과 역상의 신호가 노드 N4에 전달된다.
트랜지스터 Q47은 출력단자 OUT의 용량성부하 C41의 충전용 출력트랜지스터이고, 트랜지스터 Q48은 용량성부하 C41의 방전용 출력트랜지스터이다.
MISFET Q49,Q50도 CMOS인버터를 구성하므로, 노드 N3과 역상의 신호가 노드 N5에 전달된다.
MISFET Q52는 노드 N3의 신호에 의해 온해서 출력단자
Figure kpo00075
의 용량성부하 C42의 방전용 트랜지스터 Q54에 베이스전류를 부여하는 소오스폴로워 MISFET이다. MISFET Q53은 소오스폴로워 MISFET Q52의 부하로서 동작할뿐만 아니라 트랜지스터 Q54의 베이스에 축적된 전하를 방전하기 위한 스위치용 MISFET로서도 동작한다.
트랜지스터 Q48이 포화영역에서 구동되는 것을 방지하기 위해, MISFET Q45의 소오스가 전원 Vcc는 아니고 트랜지스터 Q48의 컬렉터에 접속된다. 마찬가지로, 트랜지스터 Q54가 포화영역에서 구동되는 것을 방지하기 위해 MISFET Q52의 드레인이 전원 Vcc는 아니고 트랜지스터 Q54의 컬렉터에 접속된다. 이 점은 개량상의 큰 특징이다.
따라서, 제4도의 비반전/반전회로에 있어서 입력단자 IN에 하이레벨의 신호가 인가되면, 노드 N3은 하이레벨로 되고, 노드 N4와 노드 N5는 로우레벨로 되어 트랜지스터 Q47의 베이스에 트랜지스터 Q43을 거쳐서 베이스전류가 공급되므로, 트랜지스터 Q47이 온으로 된다.
출력단자
Figure kpo00076
가 하이레벨에 있으면 트랜지스터 Q52가 온하므로, 트랜지스터 Q52를 거쳐서 트랜지스터 Q54에 베이스전류가 공급된다.
이때, MISFET Q46, Q50은 노드 N3이 하이레벨에 있으므로 온하고 있다. 그 때문에, 트랜지스터 Q45,Q54는 그 베이스에 축적된 전하가 MISFET Q46,Q50을 거쳐서 방전되므로, 오프로 된다. 따라서, 용량성부하 C41은 저출력 임피던스의 바이폴라 출력트랜지스터 Q47에 의해 고속으로 충전되고, 용량성부하 C42는 저출력 임피던스의 바이폴라 출력트랜지스터 Q54에 의해 고속으로 방전된다. 용량성 부하 C41의 충전이 종료하면, 트랜지스터 Q47의 컬렉터-에미터경로에 전류가 흐르지 않게 된다. 용량성부하 C42의 방전이 종료하면, MISFET Q52의 드레인-소오스경로와 바이폴라 트랜지스터 Q54의 컬렉터-에미터 경로에 전류가 흐르지 않게 된다.
제4도의 비반전/반전회로의 입력단자 IN에 로우레벨의 신호가 인가되면, 트랜지스터 Q47과 Q54가 오프로 되고, 트랜지스터 Q48과 Q51이 온으로 되므로, 용량성부하 C41이 고속으로 방전되고, 용량성부하 C42가 고속으로 충전된다. 이때, 노드 N5가 하이레벨로 되므로 MISFET Q53이 온으로 된다. 따라서, 바이폴라 트랜지스터 Q54의 베이스에 축적된 전하는 MISFET Q53을 거쳐서 접지전위점으로 고속으로 방전되므로, 바이폴라 트랜지스터 Q54의 턴오프속도가 향상된다. 용량성부하 C41의 방전이 종료하면, MISFET Q45의 드레인-소오스경로와 바이폴라 트랜지스터 Q48의 컬렉터-에미터경로에 전류가 흐르지 않게 된다. 용량성부하 C42의 충전이 종료하면, 바이폴라 트랜지스터 151의 컬렉터-에미터경로에 전류가 흐르지 않게 된다.
만일, 용량성부하 C41,C42의 충전 및 방전이 바이폴라 출력트랜지스터 Q47,Q48,Q51,Q54에 의해 실행되는 것은 아니고, MISFET에 의해 실행되는 경우는 MISFET의 온저항이 바이폴라 트랜지스터의 온저항과 비교해서 극히 큰 값으로 충전 및 방전은 저속으로만 실행된다.
이것에 대해서, 제2도의 실시예의 어드레스버퍼에 있어서는 내부어드레스신호 a0,
Figure kpo00077
0~a8,
Figure kpo00078
8을 그 출력신호선으로 송출하는 비반전/반전회로 G0~G8의 출력트랜지스터는 제4도에 도시한 바와 같이 바이폴라 트랜지스터로 구성되어 있으므로, 비반전/반전회로 G0~G8의 출력신호선이 반도체칩의 표면상에서 장거리에 걸쳐 배치되어 있더라도 비반전/반전회로 G0∼G8을 고속으로 동작시키는 것이 가능하게 된다.
제2도의 로우디코더 R-DCR0은 어드레스회로의 프리디코더로서 동작한다. 이 로우디코더 R-DCR0은 어드레스버퍼 ADB에서 얻은 내부 어드레스신호 a0,
Figure kpo00079
0~
Figure kpo00080
8,
Figure kpo00081
8이 인가되는 3입력 NAND회로 G16~G23, G24~G31, G40~G47, 칩선택신호
Figure kpo00082
와 3입력 NAND회로 G24~G31의 출력신호가 인가되는 2입력 NOR회로 G32~G39로 구성되어 있다.
프리디코더로서의 로우디코더 R-DCR0의 출력신호선(즉, 3입력 NAND회로 G16~G23, G40~G47의 출력신호선과 2입력 NOR회로 G32~G39의 출력신호선)은 제2도에 도시한 바와 같이 어드레스회로의 디코더 드라이버로서의 로우디코더 R-DCR1 및 로우디코더 R-DCR2내에서 세로방향으로 장거리에 걸쳐서 배치된다.
제2도의 로우디코더 R-DCR0내의 3입력 NAND회로 G16~G23, G24~G31, G40~G47의 각각은 제5도에 도시한 바와 같은 준 CMOS회로로 구성되어 있다.
제5도의 준 CMOS 3입력 NAND회로는 P채널 MISFET Q55~Q57, N채널 MISFET Q58~Q61로 구성된 입력논리 처리부, NPN바이폴라 출력트랜지스터 Q62,Q63으로 구성된 출력부를 포함한다. MISFET Q61은 바이폴라 트랜지스터 Q63의 베이스에 축적된 전하를 방전하기 위한 스위치용 MISFET로서 동작한다.
3개의 입력단자 IN1~IN3의 전체에 하이레벨의 입력신호가 인가되면, 트랜지스터 Q55~Q57이 오프로 되고, 트랜지스터 Q58~Q60이 온으로 되고, 노드 N7은 로우레벨로 되고, 트랜지스터 Q61은 오프로 된다. 그러면, 출력부에서는 트랜지스터 Q62가 오프로 되고, 출력단자 OUT가 하이레벨에 있을때는 트랜지스터 Q58~Q60을 거쳐서 트랜지스터 Q63에 베이스전류가 공급되어 트랜지스터 Q63이 온으로 된다.
출력단자 OUT의 용량성부하 C43의 전하는 트랜지스터 Q63의 컬렉터-에미터경로를 거쳐서 접지전위점으로 고속으로 방전됨과 동시에 용량성부하 C43, 다이오드 Q64, MISFET Q58~Q60, 바이폴라 트랜지스터 Q63의 베이스-에미터접합을 따라서 연장하는 루트를 따라서 방전전류가 흐른다. 이때의 다이오드 Q64의 양끝사이의 전압강하에 의해서 트랜지스터 Q62가 확실하게 오프로 제어된다.
3개의 입력단자 IN1~IN3은 적어도 하나에 로우레벨의 입력신호가 인가되면, 노드 N7은 하이레벨로 되고, 트랜지스터 Q62는 온으로 되고, 용량성부하 C43은 트랜지스터Q62의 컬렉터-에미터경로를 거쳐서 고속으로 방전된다. 노드 N7이 하이레벨로 되는 것에 의해 트랜지스터 Q61이 온으로 되고, 트랜지스터 Q63의 베이스에 축적된 전류가 트랜지스터 Q61의 드레인-소오스경로를 거쳐서 고속으로 방전되므로, 트랜지스터 Q63의 턴오프속도를 향상할수가 있다.
이와 같이, 제5도의 준 CMOS 3입력 NAND회로의 출력부는 바이폴라 트랜지스터 Q62및 Q63으로 구성되어 있으므로, 용량성부하 C43의 충전 및 방전이 고속으로 실행된다.
또한, 제2도의 로우디코더 R-DCRO 내의 3입력 NAND 회로 G24~G31은 그 출력이 단거리접속만인 2입력 NOR회로 G32~G39의 입력에 접속되어 있으므로, 제6도에 도시한 바와 같은 순 CMOS회로에 의해서 구성하여도 좋다.
제6도의 순 CMOS 3입력 NAND회로는 P채널 MISFET Q64~Q66, N채널 MISFET Q67~Q69로 구성되어 있다. 상술한 바와 같이 출력단자 OUT에서의 신호선의 거리가 짧으므로, 출력단자 OUT의 부유용량 C44의 용량값은 작다.
따라서, 이 작은 부유용량 C44의 충전 및 방전을 온저항이 비교적 큰 MISFET Q64~Q66, Q67~Q69에 의해 실행하여도 비교적 고속으로 실행할 수 있다.
제2의 로우디코더 R-DCRO내의 2입력 NOR회로 G32~G39의 각각은 제7도에 도시한 바와 같은 준 CMOS회로로 구성되어 있다.
제7도의 준 CMOS 2입력 NOR회로는 P채널 MISFET Q70, Q71, N채널 MISFET Q72~Q74에 의해 구성된 입력논리 처리부와 NPN 바이폴라 출력트랜지스터 Q75, Q76에 의해 구성된 출력부를 포함한다. MISFET Q74는 바이폴라 트랜지스터 Q76의 베이스에 축적된 전하를 방전하기 위한 스위치용 MISFET로서 동작한다.
2개의 입력단자 IN1,IN2양쪽에 로우레벨의 입력신호가 인가되면 트랜지스터 Q70,Q71이 온하고, 트랜지스터 Q72,Q73이 오프로 되고, 노드 N9는 하이레벨로 된다. 그후, 트랜지스터 Q75가 온으로 되어 출력단자 OUT의 용량성부하 C45는 트랜지스터 Q75의 컬렉터-에미터경로를 거쳐서 고속으로 충전된다. 노드 N9가 하이레벨로 되는 것에 의해 트랜지스터 Q74가 온으로 되고, 트랜지스터 Q76의 베이스에 축적된 전하가 트랜지스터Q74의 드레인-소오스경로를 거쳐서 고속으로 방전되므로 트랜지스터 Q78의 턴오프속도를 향상할 수가 있다.
2개의 입력단자의 적어도 어느것인가 한쪽, 예를들면 입력단자 IN1에 하이레벨의 입력신호가 인가되면, 트랜지스터 Q70이 오프, 트랜지스터 Q72가 온으로 되고, 노드 N9는 로우레벨로 된다. 그후, 출력부에서는 트랜지스터 Q75가 오프로 되고, 출력단자 OUT가 하이레벨에 있으면, 트랜지스터 Q72,Q77을 거쳐서 트랜지스터 Q76에 베이스전류가 공급되어 Q76이 온으로 된다. 출력단자 OUT의 용량성부하 C45의 전하는 트랜지스터 Q76의 컬렉터-에미터경로를 거쳐서 고속으로 방전됨과 동시에 용량성부하 C45, 다이오드 Q77MISFET Q72의 드레인-소오스경로, 트랜지스터 Q76의 베이스-에미터접합을 따라서 연장하는 루트를 거쳐서 방전전류가 흐른다. 이때의 다이오드 Q77의 양끝사이의 전압강하에 의해서 바이폴라 트랜지스터 Q75는 확실하게 오프로 제어된다.
제2도의 로우디코더 R-DCR1, R-DCR2는 어드레스회로의 디코더 드라이버로서 동작한다. 이 로우디코더 R-DCR1은 로우디코더 R-DCR0의 출력신호를 받는 2입력 NOR회로 G48, 이 2입력 NOR회로 G48의 출력신호와 로우디코더 R-DCR0의 출력신호를 받는 2입력 NAND회로 G49~G56, 이들 2입력 NAND회로 G49~G56의 출력신호를 받는 인버터 G57~G64를 포함한다.
2입력 NOR회로 G48의 출력과 2입력 NAND 회로 G49~G56의 입력사이의 신호선의 거리는 길고, 이들 신호선의 부유용량값은 크다. 따라서, 2입력 NOR회로 G48은 제7도에 도시한 바와같은 준 CMOS회로로 구성되어 있다.
제2도의 로우디코더 R-DCR1내의 2입력 NAND회로 G49~G56은 그의 출력이 단거리접속만인 인버터 G57~G64의 입력에 접속되어 있으므로 그들 각각은 제9도에 도시한 바와 같은 순 CMOS회로에 의해서 구성되어 있다.
제9도의 순 CMOS 2입력 NAND회로는 P채널 MISFET Q82, Q83, N채널 MISFET Q84, Q85에 의해서 구성되어 있다. 상술한 바와같이 출력단자 OUT에서의 신호선의 거리가 짧으므로, 출력단자 OUT의 부유용량의 용량값은 작다.
따라서, 이 작은 부유용량 C47의 충전 및 방전을 온저항이 비교적 큰 MISFET Q82,Q83,Q84,Q85에 의해 실행하여도 작은 부유용량 C47의 충전 및 방전이 고속으로 실행된다.
제2도의 로우디코더 R-DCR1내의 인버터 G57~G64의 출력은 메모리어레이 M-RAY1의 워드선 WL11~WL18에 접속되어 있다. 따라서, 디코더 드라이버로서의 로우디코더 R-DCR1의 출력신호선(즉, 인버터 G57~G64의 출력신호선)은 워드선 WL11~WL18로서 메모리어레이 M-RAY1의 내부에서 가로방향으로 장거리에 걸쳐서 배치되므로 이 워드선 WL11~WL18의 부유용량은 매우 크게 된다.
이렇게 해서, 제2도의 로우디코더 R-DCR1내의 인버터 G57~G64는 제10도에 도시한 바와같은 준 CMOS인버터회로로 구성되어 있다.
제10도의 준 CMOS인버터는 P채널 MISFET Q86, N채널 MISFET Q87~Q89, NPN바이폴라 출력트랜지스터 Q90,Q91에 의해 구성되어 있다. 이 준 CMOS 인버터의 동작은 제4도의 비반전/반전회로의 반전출력
Figure kpo00083
를 얻는 Q49~Q54의 회로의 동작과 동일하므로, 그 상세한 설명을 생략한다. NPN바이폴라 출력트랜지스터 Q90,Q91에 의해 큰 부유용량 C48의 충전 및 방전이 고속으로 실행된다.
제2도에 있어서, 로우디코더 R-DCR2는 상술한 R-DCR1과 마찬가지로 구성된다.
제3도는 제1도의 어드레스버퍼 ADB, 컬럼디코더 C-DCR1 등을 더욱 상세하게 도시한 블럭도이다.
제3도에 있어서도 출력측이 검게 마크된 논리심볼의 회로는 출력 신호선의 부유용량을 충전 및 방전하는 출력트랜지스터가 바이폴라 트랜지스터에 의해 구성되고, 반전, 비반전 ,NAND, NOR등의 논리처리가 CMOS회로에 의해 실행되는 준 CMOS 회로이다. 통상의 논리심볼의 회로는 순 CMOS회로이다.
제3도에 도시한 바와 같이, 어드레스버퍼 ADB에는 외부에서 TTL레벨의 어드레스신호 A7~A15를 그 입력에 받고, 비반전출력 a7~a15와 반전출력 a7~a15를 그의 상보출력 신호선으로 송출하기 위한 비반전/반전회로 G7~G15가 배치되어 있다.
이 비반전/반전회로 G7~G15의 각각은 제4도에 도시한 바와 같은 준 CMOS회로에 의해 구성되어 있다.
따라서, 비반전/반전회로 G7~G15의 각각의 출력트랜지스터가 제4도에 도시한 바와같이 바이폴라 트랜지스터로 구성되어 있으므로, 비반전/반전회로 G7~G15의 출력신호선이 반도체칩의 표면상에서 장거리에 걸쳐 배치되어 있더라도 비반전/반전회로 G7~G15를 고속으로 동작시키는 것이 가능하게 된다.
컬럼디코더 C-DCR1은 어드레스버퍼 ADB에서 얻은 내부어드레스신호 a7~a15,
Figure kpo00084
7~
Figure kpo00085
15가 인가되는 2입력 NAND 회로 G74~G77, G78~G81, G82~G85와 3입력 NAND회로 G86~G93를 포함한다.
또, 제3도에 도시한 바와같이 NAND회로 G74~G93의 출력신호선은 장거리로 배치됨과 동시에 컬럼디코더 C-DCR1내의 다수의 NOR회로 G94~G95의 입력단자에 접속되어 있으므로, 이들 NAND 회로 G74~G93의 출력신호선의 부유용량은 큰 용량값으로 된다.
따라서, 3입력 NAND 회로 G86~G93의 각각은 제5도에 도시한 바와 같은 준 CMOS 3입력 NAND회로에 의해서 구성되고, 2입력 NAND 회로 G74~G85의 각각은 제5도에서 입력단자 IN3과 MISFET Q57,Q60을 생략하는 것에 의해 얻어진 준 CMOS 2입력 NAND회로에 의해서 구성되어 있다.
한편, 제3도에 있어서, 3입력 NOR회로 G94,G95의 출력신호선은 단거리로 인버터 G100, G101의 입력에 접속되어 있으므로, 이들의 3입력 NOR회로 G94~G95의 출력신호선의 부유용량은 작은 용량값을 갖는다. 따라서, 이들의 3입력 NOR회로 G94~G95의 각각은 순 CMOS 3입력 NOR회로에 의해 구성되어 있다.
또, 인버터 G100,G101의 출력신호선은 단거리접속으로 2입력 NOR회로 G98,G99의 입력단자에 접속되어 있으므로, 인버터 G100,G101의 출력신호선의 부유용량은 작은 용량값을 갖는다. 따라서, 인버터 G100,G101의 각각은 주지의 순 CMOS 인버터에 의해 구성되어 있다.
또, 2입력 NOR회로 G98,G99의 출력신호선은 비교적 단거리접속으로 컬럼스위치 C-SW1의 스위치용 MISFET Q1001,
Figure kpo00086
1001 98 99
제8도의 순 CMOS 2입력 NOR회로는 P채널 MISFET Q78,Q79, N채널 MISFET Q80,Q81에 의해서 구성되어 있다. 출력단자에서의 신호선의 거리가 비교적 짧으므로, 출력단자 OUT의 부유용량 C46은 작은 용량값을 갖는다.
따라서, 이 작은 부유용량 C46의 충전 및 방전을 온저항이 비교적 큰 MISFET Q78,Q79,Q80,Q81에 의해 실행하여도 부유용량 C46의 충전 및 방전이 고속으로 실행된다.
또한, 상술한 3입력 NOR회로 G84~G95의 각각은 제8도의 2입력 NOR회로에 제3의 입력단자 IN3을 추가함과 동시에 그의 게이트가 제3의 입력단자 IN3에 접속된 제3의 P채널 MISFET를 MISFET Q78,Q79와 직렬로 삽입하고, 그의 게이트가 상기 입력단자 IN3에 접속된 제3의 N채널 MISFET를 MISFET Q80,Q81와 병렬로 삽입한 순 CMOS 3입력회로에 의해 구성되어 있다.
또, 제3도에서는 제1도의 메모리어레이 M-RAY1의 1비트 메모리셀 M-CEL이 더욱 상세하게 도시되어 있다. 특히, 이 메모리셀 M-CEL은 부하저항 R1,R2와 N채널 MISFET Q101,Q102로 이루어지는 1쌍의 인버터의 입력과 출력을 교차 결합한플립플롭과 트랜스미션 게이트로서 작용하는 N채널 MISFET Q102, Q104과로 구성되어 있다.
플립플롭은 정보의 기억수단으로서 사용된다. 트랜스미션 게이트는 로우디코더 R-DCR1에 접속된 워드선 WL11에 인가되는 어드레스신호에 의해서 제어되고, 상보데이타선쌍 D1001,
Figure kpo00087
1001와 플립플롭사이의 정보전달은 트랜스미션 게이트에 의해서 제어된다.
제11도는 제1도의 센스앰프 선택회로 SASA의 주요부의 일예 및 내부제어신호 발생회로 COM-GE의 일예를 보다 상세하게 도시한 회로도이다.
동일도면에서는 센스앰프 선택회로 SASC중, 외부 칩선택신호
Figure kpo00088
를 받고, 데이타출력 중간앰프 DOIA, 로우디코더 R-DCRO 및 컬럼디코더 C-DCR1로 공급될 제어신호 CS,
Figure kpo00089
를 형성하는 부분의 회로가 도시되어 있다.
외부 칩선택 신호
Figure kpo00090
가 인가되는 이 부분의 회로는 제4도의 비반전/반전회로와 동일한 회로로 구성되어 있다. 이 회로의 출력신호 CS는 바이폴라 출력트랜지스터 T1,T2,T3,T4에서 얻어지므로 센스앰프 선택회로 SASC의 출력
Figure kpo00091
,CS의 충전 및 방전속도의 용량 의존성은 낮다. 따라서, 센스앰프 선택회로 SASC의 출력
Figure kpo00092
가 제2도의 로우디코더 R-DCR1의 NOR 게이트 G32~G39의 입력단자 및 제3도의 컬럼디코더 C-DCR1의 NOR 게이트 G94~G95의 입력단자에 접속되더라도 이 출력
Figure kpo00093
는 고속으로 된다. 또, 센스앰프 선택회로 SASC의 출력 CS가 데이타출력 중간앰프 DOIA내의 여러개의 스위치용 MISFET의 게이트 전극에 접속되더라도 이 출력 CS는 고속으로 된다.
동일도면에서는 도시되어 있지 않지만, 센스앰프 선택회로 SASC는 내부상보 어드레스신호
Figure kpo00094
7~
Figure kpo00095
15와 상기 제어신호 CS를 받고, 센스앰프로 공급될 선택신호 S1을 형성하는 디코더회로를 포함하고 있다. 이 디코더 회로에 의해서, 센스앰프 SA1~SA16중, 선택될 상보데이타선쌍에 그 입력단자가 전기적으로 결합되는 센스앰프가 선택되고, 그의 센스동작이 실행된다. 이 디코더회로의 출력부는 준 CMOS회로에 의해서 구성되어 있고, 그 출력의 충전 및 방전의 용량 의존성이 작게 되도록 되어 있다. 이것에 의해, 센스앰프를 선택하는 동작속도를 고속으로 할 수가 있다. 또한, 디코더회로에 상기 제어신호가 공급되는 경우라도 상술한 바와 같이 상기 제어신호가 바이폴라 트랜지스터에 의해서 형성되므로, 그 제어신호 CS는 고속이다.
본 실시예에서는 센스앰프를 선택하기 위해, 디코더회로를 센스앰프 선택회로 SASC에 마련하도록 하고 있지만, 컬럼디코더 C-DCR1~C-DCR4에 의해 형성된 선택신호를 셈스앰프의 선택신호로 이용하도록 하여도 좋다. 이와 같이 하면, 소자수를 줄일수 있으므로, 고집적화를 도모하는 것이 가능하게 된다.
제11도이 내부제어신호 발생회로 COM-GE는 외부 칩선택신호 CS가 인가되는 것에 의해 여러개의 내부지연 칩선택신호 CS2,
Figure kpo00096
1 1 3 2
Figure kpo00097
1 1 3 5 6 9 10 11 12 7 8
제11도의 내부제어신호 발생회로 COM-GE는 또 외부 라이트인에이블신호 WE와 내부지연 칩선택신호
Figure kpo00098
1, CS2가 인가되는 것에 의해 라이트제어신호
Figure kpo00099
,WECS와 데이타출력 버퍼제어신호 DOC를 발생하는 회로부를 갖는다. 이 회로부의 대부분은 마찬가지로 CMOS회로에 의해서 구성되어 있다. 그러나, 신호 WECS는 바이폴라 출력트랜지스터 T14, T15에서 얻어지므로, 이 출력 WECS의 충전 및 방전의 용량 의존성은 낮다. 따라서, 출력 WECS가 제3도의 컬럼디코더 C-DCR1의 NAND회로(도시되어 있지 않음)의 다수의 입력단자 또는 제1도의 스위치용 MISFET Q1,
Figure kpo00100
1~Q16,
Figure kpo00101
16의 게이트전극에 인가되더라도 이 출력 WECS는 고속으로 된다.
제12도는 제1도의 센스앰프 SA1, 데이타출력 중간앰프 DOIA, 데이타출력버퍼 DOB등을 보다 상세하게 도시한 회로도이다.
제13도는 제1도의 데이타입력버퍼 DIB,데이타입력 중간임프 DIIA1 등을 보다 상세하게 도시한 회로도이다.
제14도는 제1도 내지 제13도에 도시된 1실시예의 스테이틱 RAM의 리드시 및 라이트시의 각 부의 신호 파형도이다.
먼저, 제12도 및 제14도를 사용해서 스테이틱 RAM의 정보의 리드시의 동작을 설명한다.
제14도에 도시한 바와 같이 어드레스신호 A0~A15가 인가되면, 동시에 칩선택신호
Figure kpo00102
가 로우레벨로 변화하고, 라이트 인에이블신호
Figure kpo00103
가 하이레벨로 유지된다고 가정한다. 내부제어신호 발생회로 COM-GE에서는 제14도에 도시한 바와 같이 내부지연 칩선택신호 CS1, CS2, CS3, 라이트제어신호
Figure kpo00104
, 데이타출력버퍼 제어신호 DOC가 발생된다.
공급된 어드레스신호 A0~A15가, 예를들면 워드선 WL11과 상보데이타선쌍 D1001,
Figure kpo00105
1001를 지정하는 어드레스신호이었던 경우, 워드선 WL11과 상보데이타선쌍 D1001,
Figure kpo00106
1001의 교차점에 마련된 메모리셀 M-CEL의 내부정보는 상보데이타쌍 D1001, D1001, 스위치용 MISFET Q1001,
Figure kpo00107
1001를 거쳐서 샌스앰프 SA1의 양입력에 전달된다. 센스앰프 SA1은 에미터결합된 차동쌍 트랜지스터 T21,T22와 정전류원 MISFET T20으로 구성된다. 정전류원 MISFET T20의 게이트전극에 센스앰프 선택회로 SASC에서 하이레벨의 선택신호 S1이 인가되면, 센스앰프 SA1은 센스동작을 실행한다.
센스앰프 선택회로 SASC에서 데이타출력 중간앰프 DOIA의 정전류원 MISFET T23~T26의 게이트전극에 하이레벨의 내부칩선택신호 CS가 인가되면, 이 데이타출력 중간앰프는 증폭동작을 실행한다.
따라서, 센스앰프 SA1의 출력신호는 베이스접지 트랜지스터 T27,T28, 에미터플로워 트랜지스터 T29,T30,출력 MISFET T35~T38을 거쳐서 데이타출력 중간앰프 DOIA의 출력노드 N11에 전달된다.
제12도에 도시한 바와 같이 데이타출력 버퍼 DOB에는 내부제어신호 발생회로 COM-GE에서 데이타출력버퍼 제어신호 DOC가 공급된다. 또, 제12도에 도시한 바와같이 데이타출력버퍼 DOB는 T39,T40의 순 CMOS인버터, T41~T48의 준 CMOS 2입력 NAND회로, T49~T50의 준 CMOS 2입력 NOR회로, P채널 스위치용 MISFET T57, N채널 스위치용 MISFET T58, P채널 출력용 MISFET T59, N채널 출력용 MISFET T60으로 구성되어 있다.
데이타출력버퍼 제어신호 DOC가 하이레벨일때는 스위치용 MISFET T57,T58이 온으로 되고, 출력용 MISFET T59,T60이 동시에 오프로 되므로, 데이타출력 버퍼 DOB의 출력 Dout는 하이임피던스상태(플로팅상태)로 된다.
정보의 리드시에는 데이타출력버퍼 제어신호 DOC는 로우레벨로 되어 스위치용 MISFET의 T57, T58이 오프로 되고, 데이타출력 중간앰프 DOIA의 출력노드 N11의 신호레벨에 응답한 준 CMOS 2입력 NAND회로의 출력과 준 CMOS 2입력 NOR회로의 출력에 의해서 출력용 MISFET T59, T60의 게이트전극이 제어되고, 이것에 의해서 출력단자 Dout에서 유효데이타가 얻어진다.
출력용 MISFET T59, T60의 온저항을 작게 하기 위하여, 이들의 MISFET의 채널폭 W는 극히 큰 값으로 설정되어 있다. 그후, 이들의 MISFET의 T59, T60의 게이트용량도 큰 값으로 된다. 그러나 준 CMOS 2입력 NAND회로의 출력부는 바이폴라 출력트랜지스터 T47, T48으로 구성되고, 준 CMOS 2입력 NOR회로의 출력부는 바이폴라 출력트랜지스터 T55, T56으로 구성되어 있으므로, 출력용 MISFET T59, T60으로 게이트용량의 충전 및 방전은 고속으로 실행된다.
다음에, 제13도 및 제14도를 사용해서 스테이틱 RAM의 정보의 라이트시의 동작을 설명한다.
제14도에 도시한 바와 같이, 어드레스신호 A0~A15가 인가됨과 동시에 칩선택신호
Figure kpo00108
가 로우레벨로 변화하고, 그후 라이트 인에이블신호
Figure kpo00109
가 로우레벨로 변화한다. 내부제어신호 발생회로 COM-GE에서는 제14도에 도시한 바와 같이, 내부지연 칩선택신호 CS1,CS2,CS3,라이트 제어신호
Figure kpo00110
,데이타출력버퍼 제어신호 DOC가 발생된다.
제13도에 도시한 바와 같이 데이타입력 버퍼 DIB에는 입력데이타 Din과 반전내부 칩선택신호
Figure kpo00111
1
Figure kpo00112
1 61 62 12
정보의 라이트시에는 라이트제어신호
Figure kpo00113
가 로우레벨로 변화한다. 그후, 제13도의 데이타입력 중간앰프 DIIA1내에서는 P채널 MISFET T63,T65가 온으로 되고, N채널 MISFET T64,T65이 오프로 되므로, 노드 N13에는 데이타입력 버퍼 DIB의 출력노드 N12의 신호와 동상의 신호가 나타나고, 노드 N14에는 이것과 역상의 신호가 나타난다.
노드 N13의 신호는 트랜지스터 T67~T72로 구성된 준 CMOS 인버터를 거쳐서 공통데이타선 CDL1에 전달되고, 노드 N14의 신호는 트랜지스터 T73~T78로 구성된 준 CMOS인버터를 거쳐서 공통데이타선
Figure kpo00114
1에 전달된다. 기생용량이 큰 공통데이타선쌍 CDL1,
Figure kpo00115
1의 충전 및 방전은 이들 준 CMOS인버터의 바이폴라 출력트랜지스터 T71,T72,T77,T78에 의해 실행되므로, 이들의 충전 및 방전은 고속으로 실행된다.
이렇게 해서, 데이타입력 중간앰프 DIIA1의 상보출력 신호는 공통데이타선쌍 CDL1,
Figure kpo00116
1 1
Figure kpo00117
1 100
Figure kpo00118
1001 1001
Figure kpo00119
1001
상기 설명에서 기술한 구조의 결과에 의해 다음과 같은 효과가 얻어진다.
(1) 어드레스버퍼 ADB의 비반전/반전회로 G0~G15의 각각은 준 CMOS회로에 구성되어 있다. 이 준 CMOS회로에 있어서는 비반전/반전의 논리처리부의 대부분이 CMOS회로에 의해 구성되어 있으므로, 저소비전력이 가능하다. 또, 비반전 및 반전출력의 충전 및 방전을 실행하는 출력트랜지스터를 바이폴라 트랜지스터로 구성하였으므로, MISFET보다 작은 소자칫수로 낮은 출력저항을 얻을 수 있어 비반전/반전회로 G0~G15의 출력신호선의 부유용량이 크게 되더라도 고속 동작이 가능하게 된다.
(2) 로우디코더 R-DCR0, R-DCR1,R-DCR2의 NAND회로의 G16~G23, G24~G31,G40~G47, NOR회로 G32~G39, G48~G65, 인버터 G57~G64와 같은 출력신호선의 부유용량이 큰 회로는 준 CMOS회로에 의해 구성되어 있으므로, 이들의 회로를 저소비전력이고 고속으로 동작시킬 수가 있다.
또, NAND회로 G49~G56과 같은 출력신호선의 부유용량이 작은 회로는 순 CMOS회로에 의해 구성되어 있으므로, 이들의 회로를 저소비전력화 할 수가 있다.
(3) 컬럼디코더 C-DCR1~C-DCR4의 NAND회로 G74~G93와 같은 출력 신호선의 부유용량이 큰 회로는 준 CMOS회로에 의해 구성되어 있으므로, 이들의 회로를 저소비전력이고 고속으로 동작시킬 수가 있다.
또, NOR회로 G94~G99, 인버터 G100, G101과 같은 출력신호선의 부유용량이 작은 회로는 순 CMOS회로에 의해 구성되어 있으므로, 이들의 회로를 저소비 전력화할 수 있다.
(4) 센스앰프 선택회로 SASC를 구성하는 비반전/반전회로는 준 CMOS회로에 의해 구성되어 있으므로, 저소비전력이 달성된다. 또한, 출력 CS,
Figure kpo00120
가 바이폴라 출력트랜지스터에서 얻어지므로, 이들의 출력 CS,
Figure kpo00121
의 부유용량이 크더라도 이들의 출력 CS,
Figure kpo00122
는 고속으로 된다.
(5) 내부제어신호 발생회로 COM-GE는 준 CMOS회로에 의해 구성되어 있으므로, 저소비전력이 달성되고, 출력 CS2, CS3,
Figure kpo00123
1, CS1, WECS가 바이폴라 출력트랜지스터에서 얻어지므로, 이들의 출력의 부유용량이 크더라도 이들의 출력 CS2, CS3,
Figure kpo00124
1, CS1, WECS는 고속으로 된다.
(6) 데이타출력 버퍼 DOB는 준 CMOS회로에 의해 구성되어 있으므로, 저소비전력이 달성된다.
또, 데이타출력 버퍼 DOB의 출력용 MISFET의 큰 게이트용량이 바이폴라 출력트랜지스터에 의해 충전 및 방전되므로, 게이트용량의 충전 및 방전은 고속으로 실행된다.
(7) 데이타입력 버퍼 DIB는 순 CMOS회로에 의해 구성되어 있으므로, 저소비전력이 달성된다.
(8) 데이타입력 중간앰프 DIIA1은 준 CMOS회로에 의해 구성되어 있으므로, 저소비전력이 달성된다.
또, 기생용량이 큰 공통데이타선쌍 CDL1,
Figure kpo00125
1의 충전 및 방전은 바이폴라 출력트랜지스터에 의해 실행되므로, 이들의 충전 및 방전은 고속으로 실행된다.
이상의 상승효과에 의해 상기 실시예에서 기술한 스테이틱 RAM에 있어서는 다음과 같은 특성을 얻을수가 있었다.
(a) 어드레스버퍼 ADB의 비반전/반전회로 G0~G15의 각각의 입력에서 출력까지의 전파지연시간 tpd는 약 3.0(nsec)로 단축되었다. 비반전/반전회로 G0~G15전체의 대기시 소비전력은 약 33.7(mW)로 저감되고, 동작시 소비전력은 약 45.8(mW)로 저감되었다.
(b) 로우디코더 R-DCR0,R-DCR1,R-DCR2, 컬럼디코더 C-DCR1~C-DCR4의 각각의 입력에서 출력까지의 전파지연시간 Tpd는 약 4.8(nsec)로 단축되었다. 디코더 전체의 대기시 소비전력은 대략 0으로 저감되고, 동작시 소비전력은 약 153(mW)로 저감되었다.
(c) 메모리셀 M-CEL, 센스앰프 SA1, 데이타출력 중간앰프 DOIA전체의 전파지연시간, tpd는 약 5.0(nsec)로 저감되었다. 64K(65536)개의 메모리셀 M-CEL전체, 센스앰프 SA1~SA16전체와 데이타출력중간앰프 DOIA의 대기시 소비전력은 약 0.6(mW)로 저감되고, 동작시 소비전력은 약 160(mW)로 저감되었다.
(d) 데이타출력 버퍼 DOB의 입력에서 출력까지의 전파지연시간 tpd는 약 2.8(nsec)로 단축되었다. 대기시 소비전력은 대략 0으로 저감되고, 동작시 소비전력은 23.5(mW)로 저감되었다.
(e) 상기 (a)~(d)에 의해, 액세스시간(리드시간)이 약 15.6(nsec)로 단축되었다. 이 값은 공지의 ECL형 바이폴라 RAM의 액세스시간 15(nsec)와 대략 같은 정도의 값이다.
(f) 상기 (a)~(d)에 의해 본 실시예의 스테이틱 SRAM의 대기시 소비전력은 약 34.3(mW)로 저감되고, 동작시 소비전력은 약 382.3(mW)로 저감되었다. 이들 값는 종래의 바이폴라 RAM과 종래의 스테이틱 MOSRAM의 중간(실제로 종래의 스테이틱 MOSRAM에 가까운)의 저소비 전력특성을 나타낸다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
예를들면, 제3도의 메모리셀 M-CEL에 있어서, 부하저항 R1, R2는 P채널 MISFET에 의해 치환해서 CMOS인버터의 플립플롭을 구성하여도 좋다. 또, 플립플롭을 멀티에미터 NPN트랜지스터로 구성하여도 좋다.
또, 리프레쉬를 실행하는 것에 의해 메모리셀 M-CEL은 플립플롭회로는 아니고 셀용량으로의 전하축적에 의해 정보래치회로로 구성하여도 좋다.
또, 어드레스버퍼 ADB에 인가되는 어드레스신호 A0~A15의 신호레벨은 TTL레벨보다는 ECL레벨로서 어드레스버퍼 ADB에 적절한 레벨변환 동작을 실행시키도록 구성하여도 좋다.
또, 입력 Din 또는 출력 Dout는 1비트는 아니고 여러비트(예를들면, 4비트, 8비트…)의 형식으로 구성하여도 좋다.
또, 메모리 매트릭스의 수는 4개의 한정되는 것은 아니고 그 이상 또는 그 이하이어도 좋다.
이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 반도체 메모리에 적용한 경우에 대해서 설명하였지만, 그것에 한정되는 것은 아니다.
예를들면, 메모리셀, 특정한 셀을 선택하기 위한 어드레스회로, 정보의 리드 및 라이트를 취급하는 신호회로, 정보의 리드 및 라이트의 동작을 제어하기 위한 타이밍회로 뿐만 아니라 필요에 따라서 본 발명을 이용할 수가 있다. 이것에 대해서, 바이폴라 아날로그회로, MOS아날로그회로, P채널 MOS로직, N채널 MOS로직, CMOS로직, I2, L회로, ECL회로와 같은 각종 다른 회로가 본 발명의 원리의 구체화하는 필요에 따라서 반도체칩상에 배치되는 것도 가능한 것은 물론이다.

Claims (30)

  1. 정보를 축적하는 여러개의 축적수단(M-CEL), 선택신호를 받도록 결합되고, 상기 선택신호에 따라서 상기 여러개의 축적수단중의 하나를 선택하고, 또한 서로 결합된 여러개의 회로를 구비하는 선택수단(ADB,R-DCR,C-DCR), 리드할 정보에 응답하는 제2의 바이폴라 트랜지스터를 구비하고, 상기 선택수단에 의해 선택된 상기 축적수단내에 축적된 정보를 리드하기 위한 리드수단(SA,DOIA,DOB), 상기 리드수단에 결합되고, 제어신호에 응답해서 상기 리드수단의 리드동작을 제어하는 제어수단(C0M-GE, SASC)를 포함하고, 상기 여러개의 회로의 적어도 하나의 회로는 CMOS회로에 의해 구성된 입력단, 상기 적어도 하나의 회로의 출력선의 충전 및 방전의 적어도 한쪽을 실행하는 제1의 바이폴라 트랜지스터에 의해 구성된 출력단을 갖는 반도체집적회로.
  2. 특허청구의 범위 제1항에 있어서, 상기 각각의 축적수단은 적어도 하나의 MIS소자를 포함하는 반도체집적회로.
  3. 특허청구의 범위 제1항에 있어서, 상기 적어도 하나의 회로내의 상기 출력단은 또 상기 적어도 하나의 회로의 상기 출력선의 충전 및 방전의 다른쪽을 실행하는 제3의 바이폴라 트랜지스터를 포함하는 반도체집적회로.
  4. 특허청구의 범위 제1항에 있어서, 상기 리드수단은 또 차동 회로를 형성하도록 상기 제2의 바이폴라 트랜지스터에 결합된 제4의 바이폴라 트랜지스터를 포함하는 반도체집적회로.
  5. 특허청구의 범위 제1항에 있어서, 또 상기 선택수단에 의해 선택된 상기 축적수단에 정보를 라이트하기 위한 라이트수단(DIB,DIIA)를 포함하고, 상기 제어수단은 또 상기 라이트수단에 결합되어 상기 라이트수단의 라이트동작을 제어하는 반도체집적회로.
  6. 정보를 축적하는 여러개의 축적수단(M-CEL), 선택신호를 받도록 결합되고, 상기 선택신호에 따라서 상기 여러개의 축적수단중의 하나를 선택하는 선택수단(ADB,R-DCR,C-DCR), 리드할 정보에 응답하는 제1의 바이폴라 트랜지스터를 구비하고, 상기 선택수단에 의해 선택된 상기 축적수단내에 축적된 정보를 리드하기 위한 리드수단(SA,DOIA,DOB), 상기 리드수단에 결합되고, 제어신호에 응답하여 상기 리드수단의 리드동작을 제어하고, 또한 서로 결합된 여러개의 GHL로를 구비하는 제어수단 (C0M-GE, SASC)를 포함하며, 상기 여러개의 회로의 적어도 하나의 회로는 CMOS회로에 의해 구성된 입력단, 상기 적어도 하나의 회로의 출력선의 충전 및 방전의 적어도 한쪽을 실행하는 제2의 바이폴라 트랜지스터에 의해 구성된 출력단을 포함하는 반도체집적회로.
  7. 특허청구의 범위 제6항에 있어서, 상기 각각의 축적수단은 적어도 하나의 MIS소자를 포함하는 반도체집적회로.
  8. 특허청구의 범위 제6항에 있어서, 상기 적어도 하나의 회로내의 상기 출력단은 또 상기 적어도 하나의 회로의 상기 출력선의 충전 및 방전의 다른쪽을 실행하는 제3의 바이폴라 트랜지스터를 포함하는 반도체집적회로.
  9. 특허청구의 범위 제6항에 있어서, 상기 리드수단은 또 차동회로를 형성하도록 상기 제2의 바이폴라 트랜지스터에 결합된 제4의 바이폴라 트랜지스터를 포함하는 반도체 집적회로.
  10. 특허청구의 범위 제6항에 있어서, 또 상기 선택수단에 의해 선택된 상기 축적수단에 정보를 라이트하기 위한 라이트수단(DIB,DIIA)를 포함하고, 상기 제어수단은 또 상기 라이트수단에 결합되어 상기 라이트수단의 라이트동작을 제어하는 반도체집적회로.
  11. 특허청구의 범위 제5항에 있어서, 상기 리드수단은 또 차동회로를 형성하도록 상기 제2의 바이폴라 트랜지스터에 결합된 제5의 바이폴라 트랜지스터를 포함하는 반도체 집적회로.
  12. 특허청구의 범위 제11항에 있어서, 상기 여러개의 축적수단의 각각은 적어도 하나의 MIS소자를 포함하는 반도체집적회로.
  13. 특허청구의 범위 제11항에 있어서, 상기 여러개의 축적수단의 각각은 정보를 축적하기 위한 플립플롭을 포함하는 스테이틱형 메모리셀이고, 상기 플립플롭은 한쌍의 인버터의 입출력을 교차결합하여 구성되는 반도체집적회로.
  14. 특허청구의 범위 제13항에 있어서, 또 상기 여러개의 축적수단에 결합된 데이타선쌍을 포함하고, 상기 제2 및 제5의 바이폴라 트랜지스터의 베이스는 상기 데이타 선쌍에 각각 전기적으로 결합되는 반도체집적회로.
  15. 특허청구의 범위 제14항에 있어서, 상기 한쌍의 인버터의 각각은 부하소자와 N채널 MISFET를 포함하는 반도체집적회로.
  16. 특허청구의 범위 제15항에 있어서, 상기 부하소자는 저항소자를 포함하는 반도체집적회로.
  17. 특허청구의 범위 제15항에 있어서, 상기 부하소자는 P채널 MISFET를 포함하는 반도체집적회로.
  18. 특허청구의 범위 제11항에 있어서, 상기 선택신호는 TTL레벨인 반도체집적회로.
  19. 특허청구의 범위 제11항에 있어서, 상기 선택신호는 ECL레벨인 반도체집적회로.
  20. 특허청구의 범위 제11항에 있어서, 상기 제1,제2 및 제5의 바이폴라 트랜지스터는 NPN형인 반도체 집적회로.
  21. 특허청구의 범위 제10항에 있어서, 상기 리드수단은 또 차동회로를 형성하도록 상기 제2의 바이폴라 트랜지스터에 결합된 제5의 바이폴라 트랜지스터를 포함하는 반도체 집적회로.
  22. 특허청구의 범위 제21항에 있어서, 상기 여러개의 축적수단의 각각은 적어도 하나의 MIS소자를 포함하는 반도체집적회로.
  23. 특허청구의 범위 제21항에 있어서, 상기 여러개의 축적수단의 각각은 정보를 축적하기 위한 플립플롭을 포함하는 스테이틱형 메모리셀이고, 상기 플립플롭은 한쌍의 인버터의 입출력을 교차결합하여 구성되는 반도체집적회로.
  24. 특허청구의 범위 제23항에 있어서, 또 상기 여러개의 축적수단에 결합된 데이타선쌍을 포함하고, 상기 제2 및 제5의 바이폴라 트랜지스터의 베이스는 상기 데이타 선쌍에 각각 전기적으로 결합되는 반도체집적회로.
  25. 특허청구의 범위 제24항에 있어서, 상기 한쌍의 인버터의 각각은 부하소자와 N채널 MISFET를 포함하는 반도체집적회로.
  26. 특허청구의 범위 제25항에 있어서, 상기 부하소자는 저항소자를 포함하는 반도체집적회로.
  27. 특허청구의 범위 제25항에 있어서, 상기 부하소자는 P채널 MISFET를 포함하는 반도체집적회로.
  28. 특허청구의 범위 제21항에 있어서, 상기 선택신호는 TTL레벨인 반도체집적회로.
  29. 특허청구의 범위 제21항에 있어서, 상기 선택신호는 ECL레벨인 반도체집적회로.
  30. 특허청구의 범위 제21항에 있어서, 상기 제1,제2 및 제5의 바이폴라 트랜지스터는 NPN형인 반도체 집적회로.
KR1019900001234A 1984-02-13 1990-02-02 반도체 집적회로 KR930006842B1 (ko)

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