JPS63225991A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63225991A JPS63225991A JP62058857A JP5885787A JPS63225991A JP S63225991 A JPS63225991 A JP S63225991A JP 62058857 A JP62058857 A JP 62058857A JP 5885787 A JP5885787 A JP 5885787A JP S63225991 A JPS63225991 A JP S63225991A
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Classifications
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
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Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Digital Magnetic Recording (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関するもので、例えば、
バイポーラ・ＣＭＯ５型のスタティック型ランダムアク
セスメモリ （以下、バイポーラ・ＣＭＯ３型ＲＡＭと
いう）などに利用して有効な技術に関するものである。
バイポーラ・ＣＭＯ５型のスタティック型ランダムアク
セスメモリ （以下、バイポーラ・ＣＭＯ３型ＲＡＭと
いう）などに利用して有効な技術に関するものである。
スタティック型ＲＡＭなどの高速化を図る一つの方法と
して、メモリアレイを構成するワード線を分割して配置
するワード線分割方式が提案されている。
して、メモリアレイを構成するワード線を分割して配置
するワード線分割方式が提案されている。
このようなワード線分割方式を採るスタティック型ＲＡ
Ｍにおいて、そのメモリアレイは、第５図に示されるよ
うに、ＸアドレスデコーダＸＤＣＲをはさんで両側に配
置される例えば８個の分割メモリアレイＡＲＹＩ−ＡＲ
Ｙ８によって構成される。ＸアドレスデコーダＸＤＣＲ
は、その入力端子に相補内部アドレス信号ａＸＯ〜ａｘ
ｉ （ここで、例えば外部アドレス信号ＡＸＯと同相
の内部アドレス信号ａｘＱと逆相の内部アドレス信号ａ
ｘＯをあわせて相補内部アドレス信号ａｘＱど称する。
Ｍにおいて、そのメモリアレイは、第５図に示されるよ
うに、ＸアドレスデコーダＸＤＣＲをはさんで両側に配
置される例えば８個の分割メモリアレイＡＲＹＩ−ＡＲ
Ｙ８によって構成される。ＸアドレスデコーダＸＤＣＲ
は、その入力端子に相補内部アドレス信号ａＸＯ〜ａｘ
ｉ （ここで、例えば外部アドレス信号ＡＸＯと同相
の内部アドレス信号ａｘＱと逆相の内部アドレス信号ａ
ｘＯをあわせて相補内部アドレス信号ａｘＱど称する。
以下同じ）が所定の組み合わせで供給されるｑ個のデコ
ード用ノアゲート回路Ｎ００２３〜Ｎ ＯＧ ２５を含
む、これらのデコード用ノアゲート回路の出力信号は行
選択信号とされ、行選択信号線（メインワード線）ＭＷ
ｌ−ＭＷｑを介して、分割メモリアレイＡＲＹ１〜ＡＲ
Ｙ８に供給される。
ード用ノアゲート回路Ｎ００２３〜Ｎ ＯＧ ２５を含
む、これらのデコード用ノアゲート回路の出力信号は行
選択信号とされ、行選択信号線（メインワード線）ＭＷ
ｌ−ＭＷｑを介して、分割メモリアレイＡＲＹ１〜ＡＲ
Ｙ８に供給される。
分割メモリアレイＡＲＹＩ−ＡＲＹ８は、直交し平行し
て配置されるｑ本の分割ワード線ＳＷＩ〜ＳＷｑとｎ組
の相補データ線ＤＩ−ＤＩ〜Ｄｎ・Ｄｎ及びこれらのワ
ード線と相補データ線の交点に格子状に配置されるｑｘ
ｎ（ＦＭのメモリセルＭＣを含む。各分割メモリアレイ
の分割ワード線ＳＷ１〜ＳＷｑは、対応するｑ個のアン
ドゲート回路ＡＧＩ〜ＡＧ３又はＡＧ４〜ＡＧ６の出力
端子に結合される。これらのアンドゲート回路の一方の
入力端子は対応する行選択信号線Ｍ Ｗ １ ＝ Ｍ
Ｗｑにそれぞれ結合され、またその他方の入力端子・□
は対応するブロック選択信号線Ｂ１−８８にそれぞれ結
合される。各分割メモリアレイの分割ワード線ＳＷＩ〜
ＳＷｑは、対応する行選択信号線が選択状態とされかつ
プロンク選択信号Ｊｕｌ−８８によって対応する分割メ
モリアレイＡＲＹＩ〜ＡＲＹ８が指定されるときにそれ
ぞれ択一的に選択状態とされる。
て配置されるｑ本の分割ワード線ＳＷＩ〜ＳＷｑとｎ組
の相補データ線ＤＩ−ＤＩ〜Ｄｎ・Ｄｎ及びこれらのワ
ード線と相補データ線の交点に格子状に配置されるｑｘ
ｎ（ＦＭのメモリセルＭＣを含む。各分割メモリアレイ
の分割ワード線ＳＷ１〜ＳＷｑは、対応するｑ個のアン
ドゲート回路ＡＧＩ〜ＡＧ３又はＡＧ４〜ＡＧ６の出力
端子に結合される。これらのアンドゲート回路の一方の
入力端子は対応する行選択信号線Ｍ Ｗ １ ＝ Ｍ
Ｗｑにそれぞれ結合され、またその他方の入力端子・□
は対応するブロック選択信号線Ｂ１−８８にそれぞれ結
合される。各分割メモリアレイの分割ワード線ＳＷＩ〜
ＳＷｑは、対応する行選択信号線が選択状態とされかつ
プロンク選択信号Ｊｕｌ−８８によって対応する分割メ
モリアレイＡＲＹＩ〜ＡＲＹ８が指定されるときにそれ
ぞれ択一的に選択状態とされる。
上記のように、ワード線分割方式を採るスタティック型
ＲＡＭでは、行選択信号線Ｍ Ｗ １ ”＝ Ｍ Ｗｑ
に直接メモリセルＭＣが結合されないため、その負荷容
量は比較的小さくなる。また、各分割ワード線ＳＷＩ〜
ＳＷｑには、対応する分割メモリアレイの対応するｎ個
のメモリセルＭＣのみが結合されるため、その負荷容量
は同様に比較的小さいものとなる。メモリアレイの分割
メモリアレイの数すなわちメモリアレイの分割数は、こ
れらの行選択信号線及び分割ワード線の負荷容量が総合
的に最小となるように設定される。これにより、Ｘアド
レスデコーダＸＤＣＲのデコード用ノアゲート回路Ｎ０
０２３〜Ｎ０Ｇ２５及び分割メモリアレイＡＲＹＩ−Ａ
ＲＹ８のアンドゲート回路ＡＧｌ−ＡＧ６に対する負荷
は総合的に軽減し、ワード線の選択動作の高速化を図っ
ている。
ＲＡＭでは、行選択信号線Ｍ Ｗ １ ”＝ Ｍ Ｗｑ
に直接メモリセルＭＣが結合されないため、その負荷容
量は比較的小さくなる。また、各分割ワード線ＳＷＩ〜
ＳＷｑには、対応する分割メモリアレイの対応するｎ個
のメモリセルＭＣのみが結合されるため、その負荷容量
は同様に比較的小さいものとなる。メモリアレイの分割
メモリアレイの数すなわちメモリアレイの分割数は、こ
れらの行選択信号線及び分割ワード線の負荷容量が総合
的に最小となるように設定される。これにより、Ｘアド
レスデコーダＸＤＣＲのデコード用ノアゲート回路Ｎ０
０２３〜Ｎ０Ｇ２５及び分割メモリアレイＡＲＹＩ−Ａ
ＲＹ８のアンドゲート回路ＡＧｌ−ＡＧ６に対する負荷
は総合的に軽減し、ワード線の選択動作の高速化を図っ
ている。
このようなワード線分割方式については、例工ば、■９
８３年２月発行のアイ・ニス・ニス・シー・シー（Ｉ
Ｓ Ｓ ＣＣ： Ｉ ｎｔｅｒｎａｔｉｏｎａｌ ５
ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃｏｎｆ
ｅｒｅｎｃｅ’）ダイジェスト・オブ・テクニカル・ペ
ーパーズ（ＤＩＧＥＳＴ ０ＦＴＥＣＮＩＣＡＬ ＰＡ
ＰＨＲ５’） ５９頁に記載されている。
８３年２月発行のアイ・ニス・ニス・シー・シー（Ｉ
Ｓ Ｓ ＣＣ： Ｉ ｎｔｅｒｎａｔｉｏｎａｌ ５
ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃｏｎｆ
ｅｒｅｎｃｅ’）ダイジェスト・オブ・テクニカル・ペ
ーパーズ（ＤＩＧＥＳＴ ０ＦＴＥＣＮＩＣＡＬ ＰＡ
ＰＨＲ５’） ５９頁に記載されている。
ところが、上記のようなワード線分割方式には次のよう
な大きな問題点があることが、本願発明者等によって明
らかとなった。すなわち、第５図に示されるように、行
選択信号線ＭＷＩ−ＭＷｑにはすべての分割メモリアレ
イＡＲＹＩ〜ＡＲＹ８にわたって配置され、すべてのア
ンドゲート回路ＡＧＩ−ＡＧ６に結合される。したがっ
て、各行選択信号線はワード線分割方式を採らない場合
とほぼ同じ長さとなり、その分布砥抗や負荷容量は依然
として大きな値となる。また、スタティック型ＲＡＭな
どが大容量化・高築積化され回路素子の微細化が進むこ
とによって、デコーダ用論理ゲート回路などの駆動能力
を大きくすることができない、このため、選択状態とさ
れる行選択信号線ＭＷ１−ＭＷｑのレベル立ち上がりは
さほど改善されず、スタティック型ＲＡＭのワード線選
択動作ひいてはアクセスタイムが思うように高速化され
ないものである。
な大きな問題点があることが、本願発明者等によって明
らかとなった。すなわち、第５図に示されるように、行
選択信号線ＭＷＩ−ＭＷｑにはすべての分割メモリアレ
イＡＲＹＩ〜ＡＲＹ８にわたって配置され、すべてのア
ンドゲート回路ＡＧＩ−ＡＧ６に結合される。したがっ
て、各行選択信号線はワード線分割方式を採らない場合
とほぼ同じ長さとなり、その分布砥抗や負荷容量は依然
として大きな値となる。また、スタティック型ＲＡＭな
どが大容量化・高築積化され回路素子の微細化が進むこ
とによって、デコーダ用論理ゲート回路などの駆動能力
を大きくすることができない、このため、選択状態とさ
れる行選択信号線ＭＷ１−ＭＷｑのレベル立ち上がりは
さほど改善されず、スタティック型ＲＡＭのワード線選
択動作ひいてはアクセスタイムが思うように高速化され
ないものである。
この発明の目的は、アクセスタイムの高速化をぼった半
導体記憶装置を提供することにある。
導体記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。
この明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、行選択用デコーダのデコード用論理ゲート回
路又は駆動回路を各アドレス信号の組み合わせに対応し
てそれぞれ二組ずつ設け、行選択信号線（メインワード
線）をＸアドレスデコーダをはさんで両側に配置し対応
する二組の論理ゲート回路又は駆動回路にそれぞれ結合
することで、行選択信号線そのものを分割するものであ
る。また、各行選択信号線に近接する複数の分割ワード
線を対応させ、ブロック行選択信号に従って択一的に選
択状態とするものである。
路又は駆動回路を各アドレス信号の組み合わせに対応し
てそれぞれ二組ずつ設け、行選択信号線（メインワード
線）をＸアドレスデコーダをはさんで両側に配置し対応
する二組の論理ゲート回路又は駆動回路にそれぞれ結合
することで、行選択信号線そのものを分割するものであ
る。また、各行選択信号線に近接する複数の分割ワード
線を対応させ、ブロック行選択信号に従って択一的に選
択状態とするものである。
上記した手段によれば、行選択信号線（メインワード線
）の分割によってそれぞれの行選択信号線の分布抵抗及
び負荷容量を少なくできるとともに、各行選択信号線に
複数の分割ワード線が対応されることによって行選択用
デコーダのデコード用論理ゲート回路のレイアウト自由
度が増し、そのサイズを大きくし駆動能力を太き（する
ことができるため、スタティック型ＲＡＭなどの半導体
記憶装置のワード線選択動作ひいてはそのアクセスタイ
ムを高速化できる。
）の分割によってそれぞれの行選択信号線の分布抵抗及
び負荷容量を少なくできるとともに、各行選択信号線に
複数の分割ワード線が対応されることによって行選択用
デコーダのデコード用論理ゲート回路のレイアウト自由
度が増し、そのサイズを大きくし駆動能力を太き（する
ことができるため、スタティック型ＲＡＭなどの半導体
記憶装置のワード線選択動作ひいてはそのアクセスタイ
ムを高速化できる。
第４図には、この発明が通用されたバイポーラ・ＣＭＯ
５ｆＭＲＡＭの一実施例のブロック図が示されている。
５ｆＭＲＡＭの一実施例のブロック図が示されている。
同図のブロックを構成する各回路素子は、公知のバイポ
ーラ・ＣＭＯ５集積回路の製造技術によって、特に制限
されないが、単結晶シリコンのような１個の半導体基板
上において形成される。
ーラ・ＣＭＯ５集積回路の製造技術によって、特に制限
されないが、単結晶シリコンのような１個の半導体基板
上において形成される。
この実施例のバイポーラ・ＣＭＯＳ型ＲＡＭでは、アド
レスバッファや一部のアドレスデコーダなどのメモリア
レイ周辺回路がバイポーラトランジスタやＣＭＯＳ （
相補型ＭＯ３）により構成されることによって、動作の
高速化が図られる。また、このバイポーラ・ＣＭＯＳ型
ＲＡＭでは、さらに動作の高速化を図るため、分割ワー
ド線方式が採られるとともに、後述するいくつかの対策
が施される。
レスバッファや一部のアドレスデコーダなどのメモリア
レイ周辺回路がバイポーラトランジスタやＣＭＯＳ （
相補型ＭＯ３）により構成されることによって、動作の
高速化が図られる。また、このバイポーラ・ＣＭＯＳ型
ＲＡＭでは、さらに動作の高速化を図るため、分割ワー
ド線方式が採られるとともに、後述するいくつかの対策
が施される。
この実施例のバイポーラ・ＣＭＯ５型ＲＡＭのメモリア
レイは、特に制限されないが、８ （ＦＨの分割メモリ
アレイＡＲＹＩ〜ＡＲＹ８によって構成される。これら
の分割メモリアレイはＸアドレスデコーダ（行選択回路
）ＸＤＣＲをはさんで両側に４個ずつ配置され、各分割
メモリアレイに対応して、カラムスイッチＣ３ＷＩ〜Ｃ
５Ｗ８及びカラムアドレスデコーダＣＤｌ−ＣＤ８がそ
れぞれ設けられる。また、ＸアドレスデコーダＸＤＣＲ
の左側に配置される４個の分割メモリアレイＡＲＹ１〜
ＡＲＹ４に対応してブロック選択回路ＢＳｌが設けられ
、ＸアドレスデコーダＸＤＣＲの右側に配置される４個
の分割メモリアレイＡＲＹ５〜ＡＲＹ８に対応してブロ
ック選択回路ＢＳ２が設けられる。これらのカラムアド
レスデコーダＣＤ１〜ＣＤ８及びブロック選択回路ＢＳ
Ｉ、ＢＳ２により、ＹアドレスデコーダＹＤＣＲが構成
される。
レイは、特に制限されないが、８ （ＦＨの分割メモリ
アレイＡＲＹＩ〜ＡＲＹ８によって構成される。これら
の分割メモリアレイはＸアドレスデコーダ（行選択回路
）ＸＤＣＲをはさんで両側に４個ずつ配置され、各分割
メモリアレイに対応して、カラムスイッチＣ３ＷＩ〜Ｃ
５Ｗ８及びカラムアドレスデコーダＣＤｌ−ＣＤ８がそ
れぞれ設けられる。また、ＸアドレスデコーダＸＤＣＲ
の左側に配置される４個の分割メモリアレイＡＲＹ１〜
ＡＲＹ４に対応してブロック選択回路ＢＳｌが設けられ
、ＸアドレスデコーダＸＤＣＲの右側に配置される４個
の分割メモリアレイＡＲＹ５〜ＡＲＹ８に対応してブロ
ック選択回路ＢＳ２が設けられる。これらのカラムアド
レスデコーダＣＤ１〜ＣＤ８及びブロック選択回路ＢＳ
Ｉ、ＢＳ２により、ＹアドレスデコーダＹＤＣＲが構成
される。
ＸアドレスデコーダＸＤＣＲには、特に制限されないが
、ＸアドレスバッファＸＡＤＢから相補内部アドレス信
号ａｘｌ〜ａｘｉが供給され、これらの相補内部アドレ
ス信号の各組み合わせに対応して、それぞれ２組ずつ合
計２×ｐ個のデコード用ナントゲート回路ＮＡＧ１−Ｎ
ＡＧ４が設けられる。このうち、一方のデコード用ナン
トゲート回路ＮＡＧｌ〜ＮＡＧ２の出力端子はＸアドレ
スデコーダＸＤＣＲの左側に平行して配置されるｐ本の
メインワード線（行選択信号線）ＭＷＩＬ〜Ｍ Ｗ ｐ
Ｌに結合され、また他方のデコード用ナントゲート回
路ＮＡＧ３〜ＮＡＧ４の出力端子はＸアドレスデコーダ
ＸＤＣＨの右側に配置されるｐ本のメインワード線（行
選択信号線）ＭＷＩＲ〜ＭＷｐＲに結合される。つまり
、この実施例のバイポーラ・ＣＭＯＳ型ＲＡＭのメイン
ワード線は、ＸアドレスデコーダＸＤＣＲを中心として
左右二つに分割される。
、ＸアドレスバッファＸＡＤＢから相補内部アドレス信
号ａｘｌ〜ａｘｉが供給され、これらの相補内部アドレ
ス信号の各組み合わせに対応して、それぞれ２組ずつ合
計２×ｐ個のデコード用ナントゲート回路ＮＡＧ１−Ｎ
ＡＧ４が設けられる。このうち、一方のデコード用ナン
トゲート回路ＮＡＧｌ〜ＮＡＧ２の出力端子はＸアドレ
スデコーダＸＤＣＲの左側に平行して配置されるｐ本の
メインワード線（行選択信号線）ＭＷＩＬ〜Ｍ Ｗ ｐ
Ｌに結合され、また他方のデコード用ナントゲート回
路ＮＡＧ３〜ＮＡＧ４の出力端子はＸアドレスデコーダ
ＸＤＣＨの右側に配置されるｐ本のメインワード線（行
選択信号線）ＭＷＩＲ〜ＭＷｐＲに結合される。つまり
、この実施例のバイポーラ・ＣＭＯＳ型ＲＡＭのメイン
ワード線は、ＸアドレスデコーダＸＤＣＲを中心として
左右二つに分割される。
ごれらのメインワード本泉ＭＷ １ ｔ、−ＭＷＰ Ｌ
及びＭ Ｗ Ｉ Ｒ”” Ｍ Ｗ ｐ Ｒは、バイポー
ラ・ＣＭＯＳ型ＲＡＭの非選択状態においてすべて論理
ハイレヘルとされ、バイポーラ・ＣＭＯＳ型ＲＡＭが選
択状態とされ対応するデコード用ナントゲート回路ＮＡ
Ｇｌ−ＮＡＧ４の入力信号がすべて論理ノ１イレベルと
されるとき、択一的に論理ロウレベルとされる。
及びＭ Ｗ Ｉ Ｒ”” Ｍ Ｗ ｐ Ｒは、バイポー
ラ・ＣＭＯＳ型ＲＡＭの非選択状態においてすべて論理
ハイレヘルとされ、バイポーラ・ＣＭＯＳ型ＲＡＭが選
択状態とされ対応するデコード用ナントゲート回路ＮＡ
Ｇｌ−ＮＡＧ４の入力信号がすべて論理ノ１イレベルと
されるとき、択一的に論理ロウレベルとされる。
第４図において、分割メモリアレイＡＲＹＩ〜ＡＲＹ８
は、後述するように、ｑ本のサブワード線（分割ワード
線）ＳＷＩ〜ＳＷｑとｎ組の相補データ線１）ｌ−Ｄゴ
〜Ｄｎ −Ｄｎ及びこれらのワード線と相補データ線の
交点に配置されるｑＸｎ漬のメモリセルＭＣによって構
成される。各分割メモリアレイのサブワード線ＳＷＩ〜
ＳＷｑはそれぞれ２本ずつを１群としてグループ分割さ
れ、２本ずつ順にメインワード線ＭＷＩＬ−ＭＷｐＬ又
はＭＷＩＲ〜ＭＷｐＲに対応付けられる。
は、後述するように、ｑ本のサブワード線（分割ワード
線）ＳＷＩ〜ＳＷｑとｎ組の相補データ線１）ｌ−Ｄゴ
〜Ｄｎ −Ｄｎ及びこれらのワード線と相補データ線の
交点に配置されるｑＸｎ漬のメモリセルＭＣによって構
成される。各分割メモリアレイのサブワード線ＳＷＩ〜
ＳＷｑはそれぞれ２本ずつを１群としてグループ分割さ
れ、２本ずつ順にメインワード線ＭＷＩＬ−ＭＷｐＬ又
はＭＷＩＲ〜ＭＷｐＲに対応付けられる。
それぞれのメモリセルＭＣは、特に制限されないが、Ｎ
チャンネル型ＭＯ３ＦＥＴと高負荷抵抗からなる２組の
インバータ回路をその基本構成とする。これらのインバ
ータ回路は、その入出力端子が互いに交差接続されるこ
とによって、このバイポーラ・ＣＭＯ３型ＲＡ Ｍの記
憶素子となるフＩＪ７プフロツプを構成する。これらの
フリップフロップの二つの入出力ノードは、それぞれ２
侶のＮチャンネル型の伝送ゲートＭ ＯＳ Ｆ Ｅ Ｔ
を介して対応する相補データ線Ｄｉ−Ｄｉ〜Ｄｎ−Ｄｎ
にそれぞれ結合される。また、これらの伝送ゲー）ＭＯ
ＳＦＥＴのゲートは、対応するサブワード線Ｓ Ｗ １
− Ｓ Ｗ ｑに共通接続される。つまり、各分割メモ
リアレイＡＲＹＩ−ＡＲＹ８の同一の列に配置されるメ
モリセルＭＣの入出力ノードは、それぞれ対応する伝送
ゲートＭＯ３ＦＥＴを介して対応する相補データ線Ｄ１
・ＤＩ＝Ｄｎ−Ｄｎに結合され、同一の行に配置される
メモリセルＭＣの伝送ゲー１−Ｍ０５ＦＥＴのゲートは
、それぞれ対応するサブワード線ＳＷＩ〜ＳＷｑに共通
に結合される。
チャンネル型ＭＯ３ＦＥＴと高負荷抵抗からなる２組の
インバータ回路をその基本構成とする。これらのインバ
ータ回路は、その入出力端子が互いに交差接続されるこ
とによって、このバイポーラ・ＣＭＯ３型ＲＡ Ｍの記
憶素子となるフＩＪ７プフロツプを構成する。これらの
フリップフロップの二つの入出力ノードは、それぞれ２
侶のＮチャンネル型の伝送ゲートＭ ＯＳ Ｆ Ｅ Ｔ
を介して対応する相補データ線Ｄｉ−Ｄｉ〜Ｄｎ−Ｄｎ
にそれぞれ結合される。また、これらの伝送ゲー）ＭＯ
ＳＦＥＴのゲートは、対応するサブワード線Ｓ Ｗ １
− Ｓ Ｗ ｑに共通接続される。つまり、各分割メモ
リアレイＡＲＹＩ−ＡＲＹ８の同一の列に配置されるメ
モリセルＭＣの入出力ノードは、それぞれ対応する伝送
ゲートＭＯ３ＦＥＴを介して対応する相補データ線Ｄ１
・ＤＩ＝Ｄｎ−Ｄｎに結合され、同一の行に配置される
メモリセルＭＣの伝送ゲー１−Ｍ０５ＦＥＴのゲートは
、それぞれ対応するサブワード線ＳＷＩ〜ＳＷｑに共通
に結合される。
各分割メモリアレイＡＲＹ１〜ＡＲＹ８を構成するｑ本
のサブワード線Ｓ Ｗ ｌ −Ｓ Ｗ ｑは、その２本
ずつを１群として群分割され、それぞれ２本ずつのサブ
ワード線が順にメインワード線ＭＷＩＬ−ＭＷｐＬ又は
ＭＷＩＲ−ＭＷｐＲに対応付けられる。つまり、サブワ
ード線の数ｑは、ｑ＝２Ｘｐ の関係にある。
のサブワード線Ｓ Ｗ ｌ −Ｓ Ｗ ｑは、その２本
ずつを１群として群分割され、それぞれ２本ずつのサブ
ワード線が順にメインワード線ＭＷＩＬ−ＭＷｐＬ又は
ＭＷＩＲ−ＭＷｐＲに対応付けられる。つまり、サブワ
ード線の数ｑは、ｑ＝２Ｘｐ の関係にある。
特に制限されないが、各群を構成する２本のサブワード
線は、それぞれ対応するメインワード線の上下に隣接し
て配置される。各サブワード線ＳＷ １− Ｓ Ｗ ｑ
は、それぞれ対応して設けられるノアゲート回路（分割
ワード線選択回路）の出力端子に結合される。これらの
ノアゲート回路の一方の入力端子は、対応するメインワ
ード線ＭＷＩＬ〜ＭＷｐＬ又はＭＷＩ Ｒ−ＭＷｐＲに
結合され、他方の入力端子は対応するブロック選択信号
線ＢＩＵ、ＢＩＬないしＢ８Ｕ、Ｂ８Ｌにそれぞれ結合
される。これらのブロック選択信号線は、ブロンク選択
回路ＢＳＩ又はＢＳ２に結合され、択一的に選択状態と
される。特に制限されないが、これらのメインワード線
及びブロック選択信号線は非選択状態において論理ハイ
レベルとされ、選択状態において論理ロウレベルとされ
る。分割メモリアレイＡＲＹＩ〜ＡＲＹ８において、メ
インワード線Ｍ Ｗ Ｉ Ｌ ＝ Ｍ Ｗ ｐ Ｌ又は
ＭＷＩＲ−ＭＷｐＲの上側に配置されるサブワード線は
、対応するメインワード線と対応するブロック選択信号
線ＢＩＵ−Ｂ８Ｕがともに論理ロウレベルとされるとき
、択一的に論理ハイレベルとされ選択状態とされる。同
様に、メインワード線ＭＷＩＬ−ＭＷｐＬ又はＭＷＩＲ
−ＭＷｐＲの下側に配置されるサブワード線は、対応す
るメインワード線と対応するブロック選択信号線ＢＩＬ
−Ｂ８Ｌがともに論理ロウレベルとされるとき、択一的
に論理ハイレヘルとされ選択状態とされる。
線は、それぞれ対応するメインワード線の上下に隣接し
て配置される。各サブワード線ＳＷ １− Ｓ Ｗ ｑ
は、それぞれ対応して設けられるノアゲート回路（分割
ワード線選択回路）の出力端子に結合される。これらの
ノアゲート回路の一方の入力端子は、対応するメインワ
ード線ＭＷＩＬ〜ＭＷｐＬ又はＭＷＩ Ｒ−ＭＷｐＲに
結合され、他方の入力端子は対応するブロック選択信号
線ＢＩＵ、ＢＩＬないしＢ８Ｕ、Ｂ８Ｌにそれぞれ結合
される。これらのブロック選択信号線は、ブロンク選択
回路ＢＳＩ又はＢＳ２に結合され、択一的に選択状態と
される。特に制限されないが、これらのメインワード線
及びブロック選択信号線は非選択状態において論理ハイ
レベルとされ、選択状態において論理ロウレベルとされ
る。分割メモリアレイＡＲＹＩ〜ＡＲＹ８において、メ
インワード線Ｍ Ｗ Ｉ Ｌ ＝ Ｍ Ｗ ｐ Ｌ又は
ＭＷＩＲ−ＭＷｐＲの上側に配置されるサブワード線は
、対応するメインワード線と対応するブロック選択信号
線ＢＩＵ−Ｂ８Ｕがともに論理ロウレベルとされるとき
、択一的に論理ハイレベルとされ選択状態とされる。同
様に、メインワード線ＭＷＩＬ−ＭＷｐＬ又はＭＷＩＲ
−ＭＷｐＲの下側に配置されるサブワード線は、対応す
るメインワード線と対応するブロック選択信号線ＢＩＬ
−Ｂ８Ｌがともに論理ロウレベルとされるとき、択一的
に論理ハイレヘルとされ選択状態とされる。
メモリアレイの具体的な回路構成とその動作については
、後で詳細に説明する。
、後で詳細に説明する。
ＸアドレスデコーダＸＤＣＲは、前述のように、メイン
ワード線ＭＷＩ Ｌ〜ＭＷｐＬ及びメインワード線ＭＷ
ＩＲ−ＭＷｐＲに対応して設けられる２ Ｘ ｐ （Ｆ
Ｍすなわち９個のデコード用ナントゲート回路を含む。
ワード線ＭＷＩ Ｌ〜ＭＷｐＬ及びメインワード線ＭＷ
ＩＲ−ＭＷｐＲに対応して設けられる２ Ｘ ｐ （Ｆ
Ｍすなわち９個のデコード用ナントゲート回路を含む。
これらのデコード用ナントゲート回路の複数の入力端子
には、ＸアドレスバッファＸＡＤＢから供給される相補
内部アドレス信号ａｘ１〜ａｘｉがそれぞれ所定の組み
合わせをもって入力される。ＸアドレスデコーダＸＤＣ
Ｒの各デコード用ナントゲート回路の出力端子すなわち
メインワード線のレベルは、非選択状態において論理ハ
イレベルとされ、選択状態すなわち対応する相補内部ア
ドレス信号ａｘｌｘａｘｉがすべて論理ハイレベルであ
るときに論理ロウレベルとされる。
には、ＸアドレスバッファＸＡＤＢから供給される相補
内部アドレス信号ａｘ１〜ａｘｉがそれぞれ所定の組み
合わせをもって入力される。ＸアドレスデコーダＸＤＣ
Ｒの各デコード用ナントゲート回路の出力端子すなわち
メインワード線のレベルは、非選択状態において論理ハ
イレベルとされ、選択状態すなわち対応する相補内部ア
ドレス信号ａｘｌｘａｘｉがすべて論理ハイレベルであ
るときに論理ロウレベルとされる。
ＸアドレスバフファＸＡＤＢには、外部端子ＡＸＯ〜Ａ
ＸＬを介してＸアドレス信号ＡＸＯ〜ＡＸｉが供給され
る。また、後述するタイミング制御回路ＴＣから、タイ
ミング信号φｃｅが供給される。このタイミング信号φ
ｃｅは、制御信号として供給されるチップ選択信号σ百
に従って形成され、バイポーラ・ＣＭＯ３型Ｏ３Ｍがチ
ップ選択状態とされるときに選択的に論理ハイレベルと
される。
ＸＬを介してＸアドレス信号ＡＸＯ〜ＡＸｉが供給され
る。また、後述するタイミング制御回路ＴＣから、タイ
ミング信号φｃｅが供給される。このタイミング信号φ
ｃｅは、制御信号として供給されるチップ選択信号σ百
に従って形成され、バイポーラ・ＣＭＯ３型Ｏ３Ｍがチ
ップ選択状態とされるときに選択的に論理ハイレベルと
される。
ＸアドレスバッファＸＡＤＢは、Ｘアドレス信号ＡＸＯ
〜ＡＸｉ及びタイミング信号φｃｅに従って相補内部ア
ドレス信号ａｘＯ〜ａｘｉを形成する。
〜ＡＸｉ及びタイミング信号φｃｅに従って相補内部ア
ドレス信号ａｘＯ〜ａｘｉを形成する。
相補内部アドレス信号土ｘｌｘａｘｉは上述のＸアドレ
スデコーダＸＤＣＲに供給され、相補内部アドレス信号
ａｘＱは後述するブロック選択回路ＢＳＩ及びＢＳ２に
供給される。
スデコーダＸＤＣＲに供給され、相補内部アドレス信号
ａｘＱは後述するブロック選択回路ＢＳＩ及びＢＳ２に
供給される。
一方、各分割メモリアレイＡＲＹ１〜ＡＲＹ８の相補デ
ータ線ＤＩ−Ｌ）１〜Ｄｎ−−は、それぞれ対応するカ
ラムスイッチＣ３ＷＩ〜ｃｓｗｓの対応するスイッチＭ
Ｏ５ＦＥＴ対を介して選択的に相補共通データ線ＣＤ
−ＣＤに接続される。
ータ線ＤＩ−Ｌ）１〜Ｄｎ−−は、それぞれ対応するカ
ラムスイッチＣ３ＷＩ〜ｃｓｗｓの対応するスイッチＭ
Ｏ５ＦＥＴ対を介して選択的に相補共通データ線ＣＤ
−ＣＤに接続される。
これらのスイッチＭＯＳ Ｆ ＥＴ対のゲートはそれぞ
れ共通接続され、ＹアドレスデコーダＹＤＣＲの対応す
るカラムアドレスデコーダＣＤｌ−ＣＤ８から対応する
データ線選択信号Ｙ１〜Ｙｎがそれぞれ供給される。
れ共通接続され、ＹアドレスデコーダＹＤＣＲの対応す
るカラムアドレスデコーダＣＤｌ−ＣＤ８から対応する
データ線選択信号Ｙ１〜Ｙｎがそれぞれ供給される。
ＹアドレスデコーダＹＤＣＲは、特に制限されないが、
分割メモリアレイＡＲＹＩ〜ＡＲＹ８に対応して設けら
れる８個のカラムアドレスデコーダＣＤｌ−ＣＤ８と、
分割メモリアレイＡＲＹ １〜ＡＲＹ４及び分割メモリ
アレイＡＲＹ５〜ＡＲＹ８にそれぞれ対応して設けられ
る２個のブロック選択回路ＢＳＩ及びＢＳ２を含む、こ
のうち、カラムアドレスデコーダＣＤＩ〜ＣＤ８には、
ＹアドレスバッファＹＡＤＢからｊ＋ｌビットの相補内
部アドレス信号ａｙＱ〜ａｙｊが共通に供給される。ま
た、ブロック選択回路ＢＳＩ及びＢＳ２には、Ｙアドレ
スバッファＹＡＤＢから相補内部アドレス信号土ｙｊ＋
１〜ａｙｋが供給され、またＸアドレスバッファＸＡＤ
Ｂから相補内部アドレス信号ａｘＯが供給される。
分割メモリアレイＡＲＹＩ〜ＡＲＹ８に対応して設けら
れる８個のカラムアドレスデコーダＣＤｌ−ＣＤ８と、
分割メモリアレイＡＲＹ １〜ＡＲＹ４及び分割メモリ
アレイＡＲＹ５〜ＡＲＹ８にそれぞれ対応して設けられ
る２個のブロック選択回路ＢＳＩ及びＢＳ２を含む、こ
のうち、カラムアドレスデコーダＣＤＩ〜ＣＤ８には、
ＹアドレスバッファＹＡＤＢからｊ＋ｌビットの相補内
部アドレス信号ａｙＱ〜ａｙｊが共通に供給される。ま
た、ブロック選択回路ＢＳＩ及びＢＳ２には、Ｙアドレ
スバッファＹＡＤＢから相補内部アドレス信号土ｙｊ＋
１〜ａｙｋが供給され、またＸアドレスバッファＸＡＤ
Ｂから相補内部アドレス信号ａｘＯが供給される。
ＹアドレスデコーダＹＤＣＲのカラムアドレスデコーダ
ＣＤＩ〜ＣＤ８は、相補内部アドレス信号ａｙＱ〜ａｙ
ｊをデコードし、対応する分割メモリアレイＡＲＹ１〜
ＡＲＹ８の相補データ線ＤＩ−ＤＩ＝Ｄｎ−Ｄｎを選択
するためのデータ線選択信号Ｙ１＝Ｙｎを択一的に形成
する。これらのデータ線選択信号Ｙ １ ｗ Ｙ ｎは
、対応するカラムスイッチＣ３ＷＩ〜Ｃ３Ｗ８の対応す
るスイッチＭＯＳ Ｆ ＥＴ対のゲートに供給される。
ＣＤＩ〜ＣＤ８は、相補内部アドレス信号ａｙＱ〜ａｙ
ｊをデコードし、対応する分割メモリアレイＡＲＹ１〜
ＡＲＹ８の相補データ線ＤＩ−ＤＩ＝Ｄｎ−Ｄｎを選択
するためのデータ線選択信号Ｙ１＝Ｙｎを択一的に形成
する。これらのデータ線選択信号Ｙ １ ｗ Ｙ ｎは
、対応するカラムスイッチＣ３ＷＩ〜Ｃ３Ｗ８の対応す
るスイッチＭＯＳ Ｆ ＥＴ対のゲートに供給される。
一方、ＹアドレスデコーダＹＤＣＲのブロック選択回路
ＢＳＩ及びＢＳ２は、相補内部アドレス信号ａｙｊ＋１
ｘａｙｋ及びａｘＱをデコードし、ブロック選択信号Ｂ
ＩＵ−Ｂ８Ｕ又はＢＩＬ−Ｂ８Ｌを択一的に形成する。
ＢＳＩ及びＢＳ２は、相補内部アドレス信号ａｙｊ＋１
ｘａｙｋ及びａｘＱをデコードし、ブロック選択信号Ｂ
ＩＵ−Ｂ８Ｕ又はＢＩＬ−Ｂ８Ｌを択一的に形成する。
これらのブロック選択信号は、対応する分割メモリアレ
イＡＲＹＩ−ＡＲＹ８の分割ワード線５ｗｔ−３Ｗｑに
対応して設けられるノアゲート回路Ｎ０Ｇ１〜Ｎ０Ｇ８
の他方の入力端子に共通に供給される。
イＡＲＹＩ−ＡＲＹ８の分割ワード線５ｗｔ−３Ｗｑに
対応して設けられるノアゲート回路Ｎ０Ｇ１〜Ｎ０Ｇ８
の他方の入力端子に共通に供給される。
ＹアドレスバッファＹＡＤＢには、特に制限されないが
、外部端子ＡＹＯ〜ＡＹｋを介してＹアドレス信号ＡＹ
Ｏ〜ＡＹｋが供給される。また、タイミング制御回路Ｔ
Ｃから上述のタイミング信号ψＣ，ｅが供給される。Ｙ
アドレスバフファＹＡＤＢは、Ｙアドレス信号ＡＹＯ〜
ＡＹｋ及びタイミング信号φｃｅに従って相補内部アド
レス信号ａｙＯ〜ａｙｋを形成する。相補内部アドレス
信号見ｙＯ〜ｌｙｊは上述のＹアドレスデコーダＹＤＣ
ＲＯカラムアドレスデコーダＣＤＩ〜ＣＤ８に共通に供
給され、相補内部アドレス信号ａｙｊ＋１〜土）＋には
上述のブロンク選択回路ＢＳＩ及びＢＳ２に共通に供給
される。
、外部端子ＡＹＯ〜ＡＹｋを介してＹアドレス信号ＡＹ
Ｏ〜ＡＹｋが供給される。また、タイミング制御回路Ｔ
Ｃから上述のタイミング信号ψＣ，ｅが供給される。Ｙ
アドレスバフファＹＡＤＢは、Ｙアドレス信号ＡＹＯ〜
ＡＹｋ及びタイミング信号φｃｅに従って相補内部アド
レス信号ａｙＯ〜ａｙｋを形成する。相補内部アドレス
信号見ｙＯ〜ｌｙｊは上述のＹアドレスデコーダＹＤＣ
ＲＯカラムアドレスデコーダＣＤＩ〜ＣＤ８に共通に供
給され、相補内部アドレス信号ａｙｊ＋１〜土）＋には
上述のブロンク選択回路ＢＳＩ及びＢＳ２に共通に供給
される。
相補共通データ線ＣＤ −ＣＤには、メインアンプＭＡ
の入力端子が結合されるとともに、ライトアンプＷＡの
出力端子が結合される。メインアンプＭＡの出力端子は
、データ出力バッファＤＯＢの入力端子に結合され、ラ
イトアンプＷＡの入力端子は、データ入カバフファＤＩ
Ｂの出力端子に結合される。
の入力端子が結合されるとともに、ライトアンプＷＡの
出力端子が結合される。メインアンプＭＡの出力端子は
、データ出力バッファＤＯＢの入力端子に結合され、ラ
イトアンプＷＡの入力端子は、データ入カバフファＤＩ
Ｂの出力端子に結合される。
メインアンプＭＡは、タイミング制御回路ＴＣから供給
されるタイミング信号φｎ＋ａに従って選択的に動作状
態とされ、選択されたメモリセルＭＣから相補共通デー
タ線ＣＤ −ＣＤを介して伝達される相袖読み出し信号
を増幅する。増幅された読み出しｆ３号は、データ出カ
バソファＤＯＢに伝達される。
されるタイミング信号φｎ＋ａに従って選択的に動作状
態とされ、選択されたメモリセルＭＣから相補共通デー
タ線ＣＤ −ＣＤを介して伝達される相袖読み出し信号
を増幅する。増幅された読み出しｆ３号は、データ出カ
バソファＤＯＢに伝達される。
デー多用カバソファＤＯＢは、バイポーラ・ＣＭＯ５型
ＲＡＭの読み出し動作モードにおいて、タイミング制御
回路ＴＣから供給されるタイミング信号φｏｅに従って
選択的に動作状態とされ、メインアンプＭＡから出力さ
れるメモリセルの読み出し信号をＥＣＬレベルに変換し
、オープンエミックのバイポーラトランジスタを介して
、入出力端子ＤＩＯに送出する。データ出力バッファＤ
ＯＢの出力は、タイミング信号ψｏｅが論理ロウレベル
とされるバイポーラ・ＣＭＯ５型ＲＡＭの非選択状態及
び暑き込み動作モードにおいて、ハイインピーダンス状
態とされる。
ＲＡＭの読み出し動作モードにおいて、タイミング制御
回路ＴＣから供給されるタイミング信号φｏｅに従って
選択的に動作状態とされ、メインアンプＭＡから出力さ
れるメモリセルの読み出し信号をＥＣＬレベルに変換し
、オープンエミックのバイポーラトランジスタを介して
、入出力端子ＤＩＯに送出する。データ出力バッファＤ
ＯＢの出力は、タイミング信号ψｏｅが論理ロウレベル
とされるバイポーラ・ＣＭＯ５型ＲＡＭの非選択状態及
び暑き込み動作モードにおいて、ハイインピーダンス状
態とされる。
一方、データ入カバソファＤＩＢは、バイポーラ・ＣＭ
Ｏ５型ＲＡＭの暑き込み動作モードにおいて、入出力端
子ＤＩＯを介して外部から供給されるＥＣＬレヘルの書
き込み信号を、Ｍ ＯＳレヘルの相補書き込み１８号と
し、ライトアンプＷＡに伝達する。
Ｏ５型ＲＡＭの暑き込み動作モードにおいて、入出力端
子ＤＩＯを介して外部から供給されるＥＣＬレヘルの書
き込み信号を、Ｍ ＯＳレヘルの相補書き込み１８号と
し、ライトアンプＷＡに伝達する。
ライトアンプＷＡは、バイポーラ・ＣＭＯＳ型ＲＡＭの
暑き込み動作モードにおいて、タイミング制御回路ＴＣ
から供給される書き込み用タイミング信号φｗｅによっ
て動作状態とされ、データ入カバ７フアＤＩＢを介して
供給される相補書き込み信号に従って、相補共通データ
線ＣＤ −ＣＤに書き込み電流を供給する。ライトアン
プＷＡの出力は、タイミング信号φ−ｅがロウレベルと
されるバイポーラ・ＣＭＯＳ型ＲＡＭの非選択状態及び
読み出し動作モードにおいて、ハイインピーダンス状態
とされる。
暑き込み動作モードにおいて、タイミング制御回路ＴＣ
から供給される書き込み用タイミング信号φｗｅによっ
て動作状態とされ、データ入カバ７フアＤＩＢを介して
供給される相補書き込み信号に従って、相補共通データ
線ＣＤ −ＣＤに書き込み電流を供給する。ライトアン
プＷＡの出力は、タイミング信号φ−ｅがロウレベルと
されるバイポーラ・ＣＭＯＳ型ＲＡＭの非選択状態及び
読み出し動作モードにおいて、ハイインピーダンス状態
とされる。
タイミング制御回路ＴＣは、後述するように、外部から
供給されるチップ選択信号Ｃ３，ライトイネーブル信号
ＷＥ及び出力イネーブル信号面によって、上記各種のタ
イミング信号及び内部制御信号を形成し、各回路に供給
する。
供給されるチップ選択信号Ｃ３，ライトイネーブル信号
ＷＥ及び出力イネーブル信号面によって、上記各種のタ
イミング信号及び内部制御信号を形成し、各回路に供給
する。
第１図には、第４図のバイポーラ・ＣＭＯＳ型ＲＡＭの
メモリアレイ及び周辺回路の一実施例の回路図が示され
てい−る。同図において、チャンネル（バンクゲート）
部に矢印が付加されるＭＯＳＦＥＴはＰチャンネルＭＯ
５ＦＥＴである。
メモリアレイ及び周辺回路の一実施例の回路図が示され
てい−る。同図において、チャンネル（バンクゲート）
部に矢印が付加されるＭＯＳＦＥＴはＰチャンネルＭＯ
５ＦＥＴである。
第１図において、Ｘアドレスデコーダ（行選択回路）Ｘ
ＤＣＲは、特に制限されないが、その左側に配置される
分割メモリアレイＡＲＹＩ−ＡＲＹ４に対応して設けら
れるｐ個のデコード用ナントゲート回路ＮＡＧＩ−ＮＡ
Ｇ２と、その右側に配置される分割メモリアレイＡＲＹ
５〜ＡＲＹ８に対応して設けられるｐ個のデコード用ナ
ントゲート回路ＮＡＧ３〜ＮＡＧ４を含む、これらのナ
ントゲート回路ＮＡＧＩ〜ＮＡＧ４は、駆動回路として
の機能をあわせ持つ。ナントゲート回路ＮＡＧｌ−ＮＡ
Ｇ２の複数の入力端子には、ＸアドレスバッファＸＡＤ
Ｂから供給される相補内部アドレス信号ａｘｌ＝ａｘｉ
がそれぞれ所定の組み合わせをもって入力される。ナン
トゲート回路ＮＡＧ３〜ＮＡＧ４の複数の入力端子は、
それぞれ対応するナントゲート回路ＮＡＧ１−ＮＡＧ２
の対応する入力端子に共通接続される。すなわち、ナン
トゲート回路ＮＡＧ１及びＮＡＧ３ないしナントゲート
回路ＮＡＧ２及びＮＡＧ４は、それぞれ同一の組み合わ
せとされる相補内部アドレス信号ａｘｌ−ａｘｉが入力
され、その出力信号は同一の条件で論理ハイレベル又は
論理ロウレベルとなる。
ＤＣＲは、特に制限されないが、その左側に配置される
分割メモリアレイＡＲＹＩ−ＡＲＹ４に対応して設けら
れるｐ個のデコード用ナントゲート回路ＮＡＧＩ−ＮＡ
Ｇ２と、その右側に配置される分割メモリアレイＡＲＹ
５〜ＡＲＹ８に対応して設けられるｐ個のデコード用ナ
ントゲート回路ＮＡＧ３〜ＮＡＧ４を含む、これらのナ
ントゲート回路ＮＡＧＩ〜ＮＡＧ４は、駆動回路として
の機能をあわせ持つ。ナントゲート回路ＮＡＧｌ−ＮＡ
Ｇ２の複数の入力端子には、ＸアドレスバッファＸＡＤ
Ｂから供給される相補内部アドレス信号ａｘｌ＝ａｘｉ
がそれぞれ所定の組み合わせをもって入力される。ナン
トゲート回路ＮＡＧ３〜ＮＡＧ４の複数の入力端子は、
それぞれ対応するナントゲート回路ＮＡＧ１−ＮＡＧ２
の対応する入力端子に共通接続される。すなわち、ナン
トゲート回路ＮＡＧ１及びＮＡＧ３ないしナントゲート
回路ＮＡＧ２及びＮＡＧ４は、それぞれ同一の組み合わ
せとされる相補内部アドレス信号ａｘｌ−ａｘｉが入力
され、その出力信号は同一の条件で論理ハイレベル又は
論理ロウレベルとなる。
ＸアドレスデコーダＸＤＣＲのデコード用ナントゲート
回路ＮＡＧ１及びＮＡＧ３ないしＮＡＧ２及びＮＡＧ４
の出力信号は、バイポーラ・ＣＭＯＳ型ＲＡＭが非選択
状態とされるとき、すべて論理ハイレベルとされる。ま
た、これらのナントゲート回路の出力信号は、バイポー
ラ・ＣＭＯＳ型ＲＡＭが選択状態とされさらに相補内部
アドレス信号ａｘｌ−ａｘｉが対応する組み合わせとさ
れるとき、択一的に論理ロウレベルとされる。ナントゲ
ート回路ＮＡＧＩ−ＮＡＧ２の出力端子は、それぞれメ
インワードｖ１１（行選択信号線）ＭＷＩＬ−ＭＷｐＬ
とされ、分割メモリアレイＡＲＹ １〜ＡＲＹ４のノア
ゲート回路（分割ワード線選択回路）ＮＯＧＩ〜Ｎ０Ｇ
４の一方の入力端子に共通に結合される。また、ナント
ゲート回路ＮＡＧ３〜ＮＡＧ４の出力端子は、それぞれ
メインワード線ＭＷＩＲ〜ＭＷｐＲとされ、分割メモリ
アレイＡＲＹ５〜ＡＲＹ８のノアゲート回路（分割ワー
ド線選択回路）ＮＯＧ５〜Ｎ０ＧＢの一方の入力端子に
共通に結合される。
回路ＮＡＧ１及びＮＡＧ３ないしＮＡＧ２及びＮＡＧ４
の出力信号は、バイポーラ・ＣＭＯＳ型ＲＡＭが非選択
状態とされるとき、すべて論理ハイレベルとされる。ま
た、これらのナントゲート回路の出力信号は、バイポー
ラ・ＣＭＯＳ型ＲＡＭが選択状態とされさらに相補内部
アドレス信号ａｘｌ−ａｘｉが対応する組み合わせとさ
れるとき、択一的に論理ロウレベルとされる。ナントゲ
ート回路ＮＡＧＩ−ＮＡＧ２の出力端子は、それぞれメ
インワードｖ１１（行選択信号線）ＭＷＩＬ−ＭＷｐＬ
とされ、分割メモリアレイＡＲＹ １〜ＡＲＹ４のノア
ゲート回路（分割ワード線選択回路）ＮＯＧＩ〜Ｎ０Ｇ
４の一方の入力端子に共通に結合される。また、ナント
ゲート回路ＮＡＧ３〜ＮＡＧ４の出力端子は、それぞれ
メインワード線ＭＷＩＲ〜ＭＷｐＲとされ、分割メモリ
アレイＡＲＹ５〜ＡＲＹ８のノアゲート回路（分割ワー
ド線選択回路）ＮＯＧ５〜Ｎ０ＧＢの一方の入力端子に
共通に結合される。
分割メモリアレイＡＲＹＩ−ＡＲＹ８は、分割メモリア
レイＡＲＹ４及びＡＲＹ５に例示的に示されるように、
第１図の水平方向に平行して配置されるｑ本のサブワー
ド線（分割ワード線）ＳＷｌ−５Ｗｑと、これらのサブ
ワード線に直交し平行して配置されるｎ組の相補データ
線Ｄ１・万ゴ〜Ｄｎ −Ｄｎ及びこれらのサブワード線
と相補データ線の交点に格子状に配置されるｑＸｎ個の
メモリセルＭＣを含む、前述のように、各分割メモリア
レイの同一の列に配置されるｑ（ＪのメモリセルＭＣの
入出力ノードは、対応する２個の伝送ゲ−）ＭＯＳＦＥ
Ｔを介して、対応する相補データ線ＤＩ−ＤＩ〜Ｄｎ−
Ｄｎにそれぞれ結合される。
レイＡＲＹ４及びＡＲＹ５に例示的に示されるように、
第１図の水平方向に平行して配置されるｑ本のサブワー
ド線（分割ワード線）ＳＷｌ−５Ｗｑと、これらのサブ
ワード線に直交し平行して配置されるｎ組の相補データ
線Ｄ１・万ゴ〜Ｄｎ −Ｄｎ及びこれらのサブワード線
と相補データ線の交点に格子状に配置されるｑＸｎ個の
メモリセルＭＣを含む、前述のように、各分割メモリア
レイの同一の列に配置されるｑ（ＪのメモリセルＭＣの
入出力ノードは、対応する２個の伝送ゲ−）ＭＯＳＦＥ
Ｔを介して、対応する相補データ線ＤＩ−ＤＩ〜Ｄｎ−
Ｄｎにそれぞれ結合される。
また、各分割メモリアレイの同一の行に配置されるｎ個
のメモリセルＭＣの伝送ゲートＭＯ３ＦＥＴのゲートは
、対応するサブワード線５ＷＩ−５Ｗｑにそれぞれ共通
に結合される。
のメモリセルＭＣの伝送ゲートＭＯ３ＦＥＴのゲートは
、対応するサブワード線５ＷＩ−５Ｗｑにそれぞれ共通
に結合される。
分割メモリアレイＡＲＹｌ〜ＡＲＹ８のサブワード線Ｓ
ＷＩ〜ＳＷｑは、特に制限されないが、それぞれ２本ず
つを１組として群分割され、それぞれ対応するメインワ
ード線ＭＷＩ〜ＭＷｐの上下に隣接して配置される。ま
た、サブワード線５ｗｔ−５Ｗｑは、対応するノアゲー
ト回路Ｎ０Ｇ１ （ＮＯＧ５）〜Ｎ０Ｇ４ （ＮＯＧ
８）の出力端子に結合される。各サブワード線群の二つ
のノアゲート回路の一方の入力端子は、対応するメイン
ワード線ＭＷｌ−ＭＷｐに共通に結合される。また、各
メインワード線の上側に配置されるサブワード線に対応
するノアゲート回路の他方の入力端子は、対応する組の
一方のブロック選択信号線ＢＩＵ−Ｂ８Ｕにそれぞれ結
合される。同様に、各メインワード線の下側に配置され
るサブワード線に対応するノアゲート回路の他方の入力
端子は、対応する組の他方のブロック選択信号線ＢＩＬ
〜Ｂ８Ｌがそれぞれ供給される。これらのブロック選択
信号線ＢＩＵ−Ｂ８Ｕ及びＢＩＬ−Ｂ８Ｌは、ブロック
選択回路ＢＳＩ又はＢＳ２の対応するデコーダ用ナント
ゲート回路の出力端子に結合され、択一的に選択状態と
される。
ＷＩ〜ＳＷｑは、特に制限されないが、それぞれ２本ず
つを１組として群分割され、それぞれ対応するメインワ
ード線ＭＷＩ〜ＭＷｐの上下に隣接して配置される。ま
た、サブワード線５ｗｔ−５Ｗｑは、対応するノアゲー
ト回路Ｎ０Ｇ１ （ＮＯＧ５）〜Ｎ０Ｇ４ （ＮＯＧ
８）の出力端子に結合される。各サブワード線群の二つ
のノアゲート回路の一方の入力端子は、対応するメイン
ワード線ＭＷｌ−ＭＷｐに共通に結合される。また、各
メインワード線の上側に配置されるサブワード線に対応
するノアゲート回路の他方の入力端子は、対応する組の
一方のブロック選択信号線ＢＩＵ−Ｂ８Ｕにそれぞれ結
合される。同様に、各メインワード線の下側に配置され
るサブワード線に対応するノアゲート回路の他方の入力
端子は、対応する組の他方のブロック選択信号線ＢＩＬ
〜Ｂ８Ｌがそれぞれ供給される。これらのブロック選択
信号線ＢＩＵ−Ｂ８Ｕ及びＢＩＬ−Ｂ８Ｌは、ブロック
選択回路ＢＳＩ又はＢＳ２の対応するデコーダ用ナント
ゲート回路の出力端子に結合され、択一的に選択状態と
される。
ブロック選択回路ＢＳＩ及びＢＳ２は、特にｆ１限され
ないが、第１図のナントゲート回路Ｎ Ａ Ｇ９、ＮＡ
ＧＩＯ及びＮＡＧＩ １．ＮＡＧＩ ２に代表して示さ
れるように、分割メモリアレイＡＲＹ１−ＡＲＹ４又は
１ＲＹ５〜ＡＲＹ８に対応して設けられる８個のデコー
ド用ナントゲート回路をそれぞれ含む、これらのデコー
ド用ナントゲート回路の複数の入力端子には、Ｙアドレ
スバンファＹＡＤＢ及びＸアドレスバフノアＸＡＤＢか
ら供給される相補内部アドレス信号ａｙｊ＋１−ａｙｋ
及び相補内部アドレス信号土ｘＯが所定の組み合わせを
もって入力される。つまり、特に制限されないが、相補
内部アドレス信号ａｙｊ＋１〜ａｙｋに従って分割メモ
リアレイＡＲＹＩ−ＡＲＹ８が選択され、また相補内部
アドレス信号ａＸＯに従って各メインワード線の上側又
は下側に配置されるサブワード線が選択される。
ないが、第１図のナントゲート回路Ｎ Ａ Ｇ９、ＮＡ
ＧＩＯ及びＮＡＧＩ １．ＮＡＧＩ ２に代表して示さ
れるように、分割メモリアレイＡＲＹ１−ＡＲＹ４又は
１ＲＹ５〜ＡＲＹ８に対応して設けられる８個のデコー
ド用ナントゲート回路をそれぞれ含む、これらのデコー
ド用ナントゲート回路の複数の入力端子には、Ｙアドレ
スバンファＹＡＤＢ及びＸアドレスバフノアＸＡＤＢか
ら供給される相補内部アドレス信号ａｙｊ＋１−ａｙｋ
及び相補内部アドレス信号土ｘＯが所定の組み合わせを
もって入力される。つまり、特に制限されないが、相補
内部アドレス信号ａｙｊ＋１〜ａｙｋに従って分割メモ
リアレイＡＲＹＩ−ＡＲＹ８が選択され、また相補内部
アドレス信号ａＸＯに従って各メインワード線の上側又
は下側に配置されるサブワード線が選択される。
ブロック選択回路ＢＳＩ及びＢＳ２のデコード用ナント
ゲート回路ＮＡＧ９〜ＮＡＧ１２等の出力信号すなわち
ブロック選択信号線ＢＩＵ−Ｂ８Ｕ及びＢＩＬ−Ｂ８Ｌ
は、バイポーラ・ＣＭＯＳ型ＲＡＭが非選択状態とされ
るとき、すべて論理ハイレベルとされる。また、対応す
る相補内部アドレス信号ａｙｊ＋１〜ａｙｋ及び相補内
部アドレス信号ａｘＯがすべて論理ハイレベルとされる
とき、その出力信号は択一的に論理ロウレベルとされる
。
ゲート回路ＮＡＧ９〜ＮＡＧ１２等の出力信号すなわち
ブロック選択信号線ＢＩＵ−Ｂ８Ｕ及びＢＩＬ−Ｂ８Ｌ
は、バイポーラ・ＣＭＯＳ型ＲＡＭが非選択状態とされ
るとき、すべて論理ハイレベルとされる。また、対応す
る相補内部アドレス信号ａｙｊ＋１〜ａｙｋ及び相補内
部アドレス信号ａｘＯがすべて論理ハイレベルとされる
とき、その出力信号は択一的に論理ロウレベルとされる
。
分割メモリアレイＡＲＹＩ〜ＡＲＹ８のノアゲート回路
Ｎ０ＧＩ−ＮＯＧＢの出力信号は、バイポーラ・ＣＭＯ
Ｓ型ＲＡＭが非選択状態とされるとき、すべて論理ロウ
レベルとされる。また、対応するメインワード線が論理
ロウレベルとされ、同時に対応するブロック選択信号線
が論理ロウレベルとされるとき、ノアゲート回路Ｎ０Ｇ
ｌ〜Ｎ０ＧＢの出力信号は論理ハイレベルとなる。つま
り、各分割メモリアレイのサブワード線ＳＷＩ〜ＳＷｑ
は、対応するメインワード線及びブロック選択信号線が
ともに論理ロウレベルの選択状態とされるとき、対応す
るノアゲート回路すなりち分割ワード線選択回路によっ
て論理ハイレベルの選択状態とされる。
Ｎ０ＧＩ−ＮＯＧＢの出力信号は、バイポーラ・ＣＭＯ
Ｓ型ＲＡＭが非選択状態とされるとき、すべて論理ロウ
レベルとされる。また、対応するメインワード線が論理
ロウレベルとされ、同時に対応するブロック選択信号線
が論理ロウレベルとされるとき、ノアゲート回路Ｎ０Ｇ
ｌ〜Ｎ０ＧＢの出力信号は論理ハイレベルとなる。つま
り、各分割メモリアレイのサブワード線ＳＷＩ〜ＳＷｑ
は、対応するメインワード線及びブロック選択信号線が
ともに論理ロウレベルの選択状態とされるとき、対応す
るノアゲート回路すなりち分割ワード線選択回路によっ
て論理ハイレベルの選択状態とされる。
一方、分割メモリアレイＡＲＹＩ〜ＡＲＹ８の相補デー
タ線Ｄ１・「了〜Ｄｎ −Ｄｎは、対応するカラムスイ
ッチＣ３ＷＩ〜ｃｓｗａの対応するＰチャンネル型のス
イッチＭ ＯＳ Ｆ Ｅ ’Ｉ”対Ｑ１・Ｑ２〜Ｑ３・
Ｑ４ （Ｑ５・Ｑ６〜Ｑ７・Ｑ８）を介して、相補共通
データ線ＣＤ −ＣＤに選択的に接続される。各スイッ
チＭ ＯＳ Ｆ Ｅ Ｔ対のゲートはそれぞれ共通接続
され、対応するカラムアドレスデコーダＣＤｌ−ＣＤ８
から対応するデータ線選択信号Ｙｌ−Ｙｎがそれぞれ供
給される。
タ線Ｄ１・「了〜Ｄｎ −Ｄｎは、対応するカラムスイ
ッチＣ３ＷＩ〜ｃｓｗａの対応するＰチャンネル型のス
イッチＭ ＯＳ Ｆ Ｅ ’Ｉ”対Ｑ１・Ｑ２〜Ｑ３・
Ｑ４ （Ｑ５・Ｑ６〜Ｑ７・Ｑ８）を介して、相補共通
データ線ＣＤ −ＣＤに選択的に接続される。各スイッ
チＭ ＯＳ Ｆ Ｅ Ｔ対のゲートはそれぞれ共通接続
され、対応するカラムアドレスデコーダＣＤｌ−ＣＤ８
から対応するデータ線選択信号Ｙｌ−Ｙｎがそれぞれ供
給される。
カラムアドレスデコーダＣＤＩ〜ＣＤ８は、第１図のナ
ントゲート回路ＮＡＧ５〜ＮＡＧ６及びＮＡＧ７〜ＮＡ
Ｇ８に代表して示されるように、それぞれ対応するカラ
ムスイッチＣ３ＷＩ〜Ｃ３Ｗ８の各スイッチＭＯＳ Ｆ
ＥＴ対に対応して設けられるｎｆｉｌｉｌのデコード
用ナントゲート回路を含む。
ントゲート回路ＮＡＧ５〜ＮＡＧ６及びＮＡＧ７〜ＮＡ
Ｇ８に代表して示されるように、それぞれ対応するカラ
ムスイッチＣ３ＷＩ〜Ｃ３Ｗ８の各スイッチＭＯＳ Ｆ
ＥＴ対に対応して設けられるｎｆｉｌｉｌのデコード
用ナントゲート回路を含む。
これらのナントゲート回路の複数の入力端子には、Ｙア
ドレスバッファＹＡＤＢから供給される相補内部アドレ
ス信号ａｙＱ〜ａｙｊがそれぞれ所定の組み合わせをも
って供給される。これらのナントゲート回路の出力信号
すなわちデータ線選択信号Ｙｌ−Ｙｎは、バイポーラ・
ｃＭｏｓ型ＲＡＭが非選択状態とされるとき、すべて論
理ハイレベルとされる。また、これらの出力信号は、相
補内部アドレス信号ａｙＯ〜ａｙｊが対応する組み合わ
せとされるとき、択一的に論理ロウレベルとされる。デ
ータ線選択信号Ｙ１〜Ｙｎが択一的に論理ロウレベルと
されることで、カラムスイッチＣ３ＷＩ−Ｃ５Ｗ８の対
応するスイッチＭＯ５ＦＥＴ対はオン状態となる。これ
により、このスイッチＭＯ５ＦＥＴ対に対応する分割メ
モリアレイＡＲＹＩ−ＡＲＹ８の対応する相補データ線
が相補共通データ線ＣＤ −ＣＤに接続され、メインワ
ード線及びサブワード線の選択動作によってその相補デ
ータ線に選択的に接続されるメモリセルＭＣとメインア
ンプＭＡ又はライトアンプＷＡとの間で、記憶データの
入出力動作が行われる。
ドレスバッファＹＡＤＢから供給される相補内部アドレ
ス信号ａｙＱ〜ａｙｊがそれぞれ所定の組み合わせをも
って供給される。これらのナントゲート回路の出力信号
すなわちデータ線選択信号Ｙｌ−Ｙｎは、バイポーラ・
ｃＭｏｓ型ＲＡＭが非選択状態とされるとき、すべて論
理ハイレベルとされる。また、これらの出力信号は、相
補内部アドレス信号ａｙＯ〜ａｙｊが対応する組み合わ
せとされるとき、択一的に論理ロウレベルとされる。デ
ータ線選択信号Ｙ１〜Ｙｎが択一的に論理ロウレベルと
されることで、カラムスイッチＣ３ＷＩ−Ｃ５Ｗ８の対
応するスイッチＭＯ５ＦＥＴ対はオン状態となる。これ
により、このスイッチＭＯ５ＦＥＴ対に対応する分割メ
モリアレイＡＲＹＩ−ＡＲＹ８の対応する相補データ線
が相補共通データ線ＣＤ −ＣＤに接続され、メインワ
ード線及びサブワード線の選択動作によってその相補デ
ータ線に選択的に接続されるメモリセルＭＣとメインア
ンプＭＡ又はライトアンプＷＡとの間で、記憶データの
入出力動作が行われる。
以上のように、この実施例のバイポーラ・ＣＭＯ３型Ｒ
ＡＭは、相補内部アドレス信号ａｘｌ〜ａｘｉの各組み
合わせに対応してそれぞれ二組ずつ設けられる２Ｘｐ個
のデコード用ナントゲート回路を含むＸアドレスデコー
ダＸＤＣＲと、このＸアドレスデコーダＸＤＣＲをはさ
んで両側にそれぞれ４個ずつ配置される分割メモリアレ
イによって構成されるメモリアレイを含む。これらの分
割メモリアレイとＸアドレスデコーダＸＤＣＲＯ間には
、並行して配置されＸアドレスデコーダＸＤＣＨの対応
する上記二組のデコード用ナントゲート回路にそれぞれ
結合されるｐ本のメインワード線が設けられる。各分割
メモリアレイは、それぞれ対応するメインワード線の上
下に並行して配置されるＺＸｐ本の分割ワード線を含む
。これらの分割ワード線は、対応するブロック選択信号
線によって択一的に選択状態とされ、対応するメインワ
ード線に接続される。このため、それぞれの分割ワード
線の長さとそれぞれの分割ワード線に結合されるメモリ
セルの数は、ワード線分割方式を採らない場合に比較し
て１／８となり、その分布抵抗及び負荷容量は大幅に削
減される。また、メインワード線がＸアドレスデコーダ
ＸＤＣＲを中心として二分されることによって、メイン
ワード線の負荷容量が従来のワード線分割方式に比較し
てほぼ半分となる。さらに、各メインワード線に対して
その上下に隣接して配置される２本の分割ワード線がそ
れぞれ対応付けられることによって、Ｘアドレスデコー
ダＸＤＣＲのデコード用ナントゲート回路のレイアウト
の自由度が増すため、例えばそのサイズを大型化し駆動
能力を大きくすることができる。これらのことから、こ
の実施例のバイポーラ・ＣＭＯＳ型ＲＡＭは、そのワー
ド線選択動作が高速化され、そのアクセスタイムが高速
化される。
ＡＭは、相補内部アドレス信号ａｘｌ〜ａｘｉの各組み
合わせに対応してそれぞれ二組ずつ設けられる２Ｘｐ個
のデコード用ナントゲート回路を含むＸアドレスデコー
ダＸＤＣＲと、このＸアドレスデコーダＸＤＣＲをはさ
んで両側にそれぞれ４個ずつ配置される分割メモリアレ
イによって構成されるメモリアレイを含む。これらの分
割メモリアレイとＸアドレスデコーダＸＤＣＲＯ間には
、並行して配置されＸアドレスデコーダＸＤＣＨの対応
する上記二組のデコード用ナントゲート回路にそれぞれ
結合されるｐ本のメインワード線が設けられる。各分割
メモリアレイは、それぞれ対応するメインワード線の上
下に並行して配置されるＺＸｐ本の分割ワード線を含む
。これらの分割ワード線は、対応するブロック選択信号
線によって択一的に選択状態とされ、対応するメインワ
ード線に接続される。このため、それぞれの分割ワード
線の長さとそれぞれの分割ワード線に結合されるメモリ
セルの数は、ワード線分割方式を採らない場合に比較し
て１／８となり、その分布抵抗及び負荷容量は大幅に削
減される。また、メインワード線がＸアドレスデコーダ
ＸＤＣＲを中心として二分されることによって、メイン
ワード線の負荷容量が従来のワード線分割方式に比較し
てほぼ半分となる。さらに、各メインワード線に対して
その上下に隣接して配置される２本の分割ワード線がそ
れぞれ対応付けられることによって、Ｘアドレスデコー
ダＸＤＣＲのデコード用ナントゲート回路のレイアウト
の自由度が増すため、例えばそのサイズを大型化し駆動
能力を大きくすることができる。これらのことから、こ
の実施例のバイポーラ・ＣＭＯＳ型ＲＡＭは、そのワー
ド線選択動作が高速化され、そのアクセスタイムが高速
化される。
ところで、以上の実施例では、ＸアドレスデコーダＸＤ
ＣＲに２組のデコード用論理ゲート回路を設けることに
よって行選択信号線（メインワード線）を分割し、同時
に各行選択信号線にその上下に隣接して配置される２本
の分割ワード線を対応付けているが、これらの対策は、
第２図及び第３図に示されるように、それぞれ独立して
実施されるものであってもよい。
ＣＲに２組のデコード用論理ゲート回路を設けることに
よって行選択信号線（メインワード線）を分割し、同時
に各行選択信号線にその上下に隣接して配置される２本
の分割ワード線を対応付けているが、これらの対策は、
第２図及び第３図に示されるように、それぞれ独立して
実施されるものであってもよい。
すなわち、第２図の実施例では、ＸアドレスデコーダＸ
ＤＣＲに相補内部アドレス信号ａｘＱ〜ａｘｉの各組み
合わせに対応してそれぞれ２個のデコード用ナントゲー
ト回路Ｎ Ａ Ｇ １３〜ＮＡＧ１８が設けられる。こ
れにより、メインワード線は二分割されるが、それぞれ
のメインワード線は分割メモリアレイＡＲＹＩ〜ＡＲＹ
８のサブワード線Ｓ Ｖ／ １− Ｓ Ｗ ｑに一対一
に対応付けられる。
ＤＣＲに相補内部アドレス信号ａｘＱ〜ａｘｉの各組み
合わせに対応してそれぞれ２個のデコード用ナントゲー
ト回路Ｎ Ａ Ｇ １３〜ＮＡＧ１８が設けられる。こ
れにより、メインワード線は二分割されるが、それぞれ
のメインワード線は分割メモリアレイＡＲＹＩ〜ＡＲＹ
８のサブワード線Ｓ Ｖ／ １− Ｓ Ｗ ｑに一対一
に対応付けられる。
このため、ＸアドレスデコーダＸＬ）ＣＨのデコーダ用
ナントゲート回路はそのレイアウトに制約を受けるが、
メインワード線が二分割されることによってそれぞれの
分布抵抗及び負荷容量が削減され、ワード線選択動作の
高速化を図ることができるものである。
ナントゲート回路はそのレイアウトに制約を受けるが、
メインワード線が二分割されることによってそれぞれの
分布抵抗及び負荷容量が削減され、ワード線選択動作の
高速化を図ることができるものである。
一方、第３図の実施例では、それぞれのメインワード線
に対しノアゲート回路Ｎ０Ｇ１５・Ｎ０Ｇ１６ないしＮ
０Ｇ２１−ＮＯＧ２２を介してそれぞれ２本ずつの分割
ワード線が対応付けられるが、ＸアドレスデコーダＸＤ
ＣＲでは相補内部アドレス信号ａｘｌｘａｘｉの各組み
合わせに対応してそれぞれ１個のデコード用ナントゲー
ト回路ＮＡＧ１９〜ＮＡＧ２０が設けられ、メインワー
ｔ’ ｔｊＭ Ｍ Ｗ １− Ｍ Ｗ ｐは二分割され
ない、このため、メインワード線自体の分布抵抗及び負
荷容量はそれほど削減できないが、各メインワード線が
それぞれ２本ずつの分割ワード線に対応付けられること
からそのレイアウト自由度が増し、Ｘアドレスデコーダ
ＸＤＣＲのデコーダ用ナントゲート回路のサイズを大き
くし、その駆動能力を大きくすることによって、ワード
線選択動作の高速化を図ることができるものである。
に対しノアゲート回路Ｎ０Ｇ１５・Ｎ０Ｇ１６ないしＮ
０Ｇ２１−ＮＯＧ２２を介してそれぞれ２本ずつの分割
ワード線が対応付けられるが、ＸアドレスデコーダＸＤ
ＣＲでは相補内部アドレス信号ａｘｌｘａｘｉの各組み
合わせに対応してそれぞれ１個のデコード用ナントゲー
ト回路ＮＡＧ１９〜ＮＡＧ２０が設けられ、メインワー
ｔ’ ｔｊＭ Ｍ Ｗ １− Ｍ Ｗ ｐは二分割され
ない、このため、メインワード線自体の分布抵抗及び負
荷容量はそれほど削減できないが、各メインワード線が
それぞれ２本ずつの分割ワード線に対応付けられること
からそのレイアウト自由度が増し、Ｘアドレスデコーダ
ＸＤＣＲのデコーダ用ナントゲート回路のサイズを大き
くし、その駆動能力を大きくすることによって、ワード
線選択動作の高速化を図ることができるものである。
以上の本実施例に示されるように、この発明をワード線
分割方式を採るバイポーラ・ＣＭＯＳ型ＲＡ Ｍに通用
した場合、次のような効果が得られる。すなわち、 （１）行選択用デコーダのデコード用論理ゲート回路又
は駆動回路を各アドレス信号の組み合わせに対応してそ
れぞれ二組ずつ設け、行選択信号線（メインワード線）
をＸアドレスデコーダをはさんで両側に配置し対応する
二組の論理ゲート回路又は駆動回路にそれぞれ結合して
行選択信号線そのものを分割することで、行選択信号線
の分布抵抗及び負荷容量を少なくすることができるとい
う効果が得られる。
分割方式を採るバイポーラ・ＣＭＯＳ型ＲＡ Ｍに通用
した場合、次のような効果が得られる。すなわち、 （１）行選択用デコーダのデコード用論理ゲート回路又
は駆動回路を各アドレス信号の組み合わせに対応してそ
れぞれ二組ずつ設け、行選択信号線（メインワード線）
をＸアドレスデコーダをはさんで両側に配置し対応する
二組の論理ゲート回路又は駆動回路にそれぞれ結合して
行選択信号線そのものを分割することで、行選択信号線
の分布抵抗及び負荷容量を少なくすることができるとい
う効果が得られる。
（２）行選択信号線と、各分割メモリアレイにおいて各
行選択信号線の上下に隣接し並行して配置される複数の
分割ワード線とを対応付け、ブロック選択信号に従って
択一的に行選択信号線に接続することで、行選択用デコ
ーダのデコード用論理ゲート回路のレイアウト自由度が
増し、例えばデコード用論理ゲート回路のサイズを大き
くしその駆動能力を大きくすることができるという効果
が得られる。
行選択信号線の上下に隣接し並行して配置される複数の
分割ワード線とを対応付け、ブロック選択信号に従って
択一的に行選択信号線に接続することで、行選択用デコ
ーダのデコード用論理ゲート回路のレイアウト自由度が
増し、例えばデコード用論理ゲート回路のサイズを大き
くしその駆動能力を大きくすることができるという効果
が得られる。
（３）上記（１）項及び（２）項を併用することにより
、ワード線分割方式を探るバイポーラ・ＣＭＯＳ型ＲＡ
Ｍなどの半導体記憶装置のワード線選択動作をさらに高
速化することができ、そのアクセスタイムをさらに高速
化できるという効果が得られる。
、ワード線分割方式を探るバイポーラ・ＣＭＯＳ型ＲＡ
Ｍなどの半導体記憶装置のワード線選択動作をさらに高
速化することができ、そのアクセスタイムをさらに高速
化できるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例において、メモリアレイに設けられる分割メモリアレ
イの数すなわちメモリアレイの分割数は８個でなくても
よいし、各メインワード線には３本以上の分割ワード線
が対応付けられるものであってもよい、また、第１図の
実施例では、ＸアドレスデコーダＸＤＣＲのデコーダ用
ナントゲート回路にメインワード線の駆動回路としての
機能を持たせ左右のメインワード線に対応して２個ずつ
設けているが、デコード用論理ゲート回路と駆動回路を
分離し駆動回路のみをメインワード線に対応して２個ず
つ設けるようにしてもよい、また、Ｘアドレスデコーダ
ＸＤＣＲ及びＹアドレスデコーダＹＤＣＲはプリデコー
ダ方式を採るものであ、ってもよいし、各デコード用論
理ゲート回路は種々の組み合わせ力ｊ考えられる。相補
共通データ線ＣＤ−σｎは、書き込み動作用の相補共通
データ線と読み出し動作用の相補共通データ線をそれぞ
れ分離して設けてもよいし、各分割メモリアレイごとに
読み出し動作用のプリアンプ（前置増幅回路）を設ける
こともよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例において、メモリアレイに設けられる分割メモリアレ
イの数すなわちメモリアレイの分割数は８個でなくても
よいし、各メインワード線には３本以上の分割ワード線
が対応付けられるものであってもよい、また、第１図の
実施例では、ＸアドレスデコーダＸＤＣＲのデコーダ用
ナントゲート回路にメインワード線の駆動回路としての
機能を持たせ左右のメインワード線に対応して２個ずつ
設けているが、デコード用論理ゲート回路と駆動回路を
分離し駆動回路のみをメインワード線に対応して２個ず
つ設けるようにしてもよい、また、Ｘアドレスデコーダ
ＸＤＣＲ及びＹアドレスデコーダＹＤＣＲはプリデコー
ダ方式を採るものであ、ってもよいし、各デコード用論
理ゲート回路は種々の組み合わせ力ｊ考えられる。相補
共通データ線ＣＤ−σｎは、書き込み動作用の相補共通
データ線と読み出し動作用の相補共通データ線をそれぞ
れ分離して設けてもよいし、各分割メモリアレイごとに
読み出し動作用のプリアンプ（前置増幅回路）を設ける
こともよい。
また、第１図のメモリアレイは、同様に複数の分割メモ
リアレイからなる複数のメモリアレイによって構成され
るものであってもよい。さらに、第４図に示したバイポ
ーラ・ＣＭＯ３ｆｉＪＲＡＭ（７）７”ロック構成や、
第１図のメモリアレイ等の具体的な回路構成及び制御信
号やアドレス信号の組み合わせ等、種々の実施形態を採
りうる。
リアレイからなる複数のメモリアレイによって構成され
るものであってもよい。さらに、第４図に示したバイポ
ーラ・ＣＭＯ３ｆｉＪＲＡＭ（７）７”ロック構成や、
第１図のメモリアレイ等の具体的な回路構成及び制御信
号やアドレス信号の組み合わせ等、種々の実施形態を採
りうる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ・ＣＭＯ
５型のスタティックＲＡＭに通用した場合に、ついて説
明したが、それに限定されるものではなく、例えば、ダ
イナミック型ＲＡＭやその他の各種の半導体記憶装置に
も通用できる。
をその背景となった利用分野であるバイポーラ・ＣＭＯ
５型のスタティックＲＡＭに通用した場合に、ついて説
明したが、それに限定されるものではなく、例えば、ダ
イナミック型ＲＡＭやその他の各種の半導体記憶装置に
も通用できる。
本発明は、少なくともワード線分割方式を採る半導体記
憶装置に広く通用できる。
憶装置に広く通用できる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、行選択用デコーダのデコード用論理ゲー
ト回路又は駆動回路を各アドレス信号の組み合わせに対
応してそれぞれ二組ずつ設け、行選択信号線（メインワ
ード線）をＸアドレスデコーダをはさんで両側に配置し
対応する二組の論理ゲート回路又は駆動回路にそれぞれ
結合して行選択信号線そのものを分割するとともに、行
選択信号線と各行選択信号線の上下に隣接し並行して配
置される複数の分割ワード線とを対応付け、ブロック選
択信号に従って択一的に接続することで、行選択信号線
の分布抵抗及び負荷容量を少なくできるとともに、行選
択用デコーダのデコード用論理ゲート回路のサイズを大
きくしその駆動能力を大きくすることができ、バイポニ
ラ・ＣＭＯＳ型ＲＡＭなど半導体記憶装置のワード線選
択動作ひいてはアクセスタイムを高速化できるものであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、行選択用デコーダのデコード用論理ゲー
ト回路又は駆動回路を各アドレス信号の組み合わせに対
応してそれぞれ二組ずつ設け、行選択信号線（メインワ
ード線）をＸアドレスデコーダをはさんで両側に配置し
対応する二組の論理ゲート回路又は駆動回路にそれぞれ
結合して行選択信号線そのものを分割するとともに、行
選択信号線と各行選択信号線の上下に隣接し並行して配
置される複数の分割ワード線とを対応付け、ブロック選
択信号に従って択一的に接続することで、行選択信号線
の分布抵抗及び負荷容量を少なくできるとともに、行選
択用デコーダのデコード用論理ゲート回路のサイズを大
きくしその駆動能力を大きくすることができ、バイポニ
ラ・ＣＭＯＳ型ＲＡＭなど半導体記憶装置のワード線選
択動作ひいてはアクセスタイムを高速化できるものであ
る。
第１図は、この発明が通用されたバイポーラ・ＣＭＯ５
型ＲＡＭのメモリアレイ及び周辺回路の一実施例を示す
回路図、 第２図は、この発明が通用されたバイポーラ・ＣＭＯ５
型ＲＡＭのメモリアレイ及び周辺回路の第２の実施例を
示す回路図、 第３図は、この発明が通用されたバイポーラ・ＣＭＯＳ
型ＲＡＭのメモリアレイ及び周辺回路の第３の実施例を
示す回路図、 第４図は、第１図のメモリアレイ及び周辺回路を含むバ
イポーラ・ＣＭＯＳ型ＲＡＭの一実施例を示すブロック
図、 第５図は、従来のバイポーラ・ＣＭＯ５型ＲＡＭのメモ
リアレイ及び周辺回路の一例を示す回路図である。 ＸＤＣＲ・・・Ｘアドレスデコーダ、ＹＤＣＲ・・・Ｙ
アドレスデコーダ、ＡＲＹ１〜ＡＲＹ８・・・分割メモ
リアレイ、Ｃ３ＷＩ〜Ｃ３Ｗ８・・・カラムスイッチ、
ＣＤｌ−ＣＤ８・・・カラムアドレスデコーダ、Ｂ１１
−Ｂ５２・・・ブロック選択回路。 ＭＣ・・・メモリセル、ＮＡＧＩ〜ＮＡＧ２５・・・ナ
ントゲート回路、Ｎ００１〜Ｎ０Ｇ１４・・・ノアゲー
ト回路、ＡＧ１〜６・・・アンドゲート回路、Ｑ１〜Ｑ
８・・・ＰチャンネルＭＯ３ＦＥＴ。 ＸＡＤＢ・・Ｘアドレスバッファ、ＹＡＤＢ・・Ｙアド
レスバッファ、ＭＡ・・メインアンプ、ＤＯＢ・・デー
タ出カバソファ、ＷＡ・・ライトアンプ、ＤＩＢ・デー
タ入力バッファ、ＴＣ・・タイミング制御回路。
型ＲＡＭのメモリアレイ及び周辺回路の一実施例を示す
回路図、 第２図は、この発明が通用されたバイポーラ・ＣＭＯ５
型ＲＡＭのメモリアレイ及び周辺回路の第２の実施例を
示す回路図、 第３図は、この発明が通用されたバイポーラ・ＣＭＯＳ
型ＲＡＭのメモリアレイ及び周辺回路の第３の実施例を
示す回路図、 第４図は、第１図のメモリアレイ及び周辺回路を含むバ
イポーラ・ＣＭＯＳ型ＲＡＭの一実施例を示すブロック
図、 第５図は、従来のバイポーラ・ＣＭＯ５型ＲＡＭのメモ
リアレイ及び周辺回路の一例を示す回路図である。 ＸＤＣＲ・・・Ｘアドレスデコーダ、ＹＤＣＲ・・・Ｙ
アドレスデコーダ、ＡＲＹ１〜ＡＲＹ８・・・分割メモ
リアレイ、Ｃ３ＷＩ〜Ｃ３Ｗ８・・・カラムスイッチ、
ＣＤｌ−ＣＤ８・・・カラムアドレスデコーダ、Ｂ１１
−Ｂ５２・・・ブロック選択回路。 ＭＣ・・・メモリセル、ＮＡＧＩ〜ＮＡＧ２５・・・ナ
ントゲート回路、Ｎ００１〜Ｎ０Ｇ１４・・・ノアゲー
ト回路、ＡＧ１〜６・・・アンドゲート回路、Ｑ１〜Ｑ
８・・・ＰチャンネルＭＯ３ＦＥＴ。 ＸＡＤＢ・・Ｘアドレスバッファ、ＹＡＤＢ・・Ｙアド
レスバッファ、ＭＡ・・メインアンプ、ＤＯＢ・・デー
タ出カバソファ、ＷＡ・・ライトアンプ、ＤＩＢ・デー
タ入力バッファ、ＴＣ・・タイミング制御回路。
Claims (1)
- 【特許請求の範囲】 １、行選択回路をはさんで両側にそれぞれ延長して配置
されそれぞれ同時に選択状態とされる複数対の行選択信
号線と、上記行選択信号線に直交して配置される複数の
ブロック選択信号線と、上記行選択信号線及びブロック
選択信号線の交点に配置されその入力端子が対応する上
記行選択信号線及びブロック選択信号線に結合される複
数の分割ワード線選択回路と、上記行選択信号線と平行
して配置され対応する上記分割ワード線選択回路の出力
端子に結合される複数の分割ワード線を具備することを
特徴とする半導体記憶装置。 ２、平行して配置される複数の行選択信号線と、上記行
選択信号線に直交して配置される複数組のブロック選択
信号線と、上記行選択信号線及び上記ブロック選択信号
線の交点に配置されその入力端子が対応する上記行選択
信号線及び対応する組の対応する上記ブロック選択信号
線に結合される複数組の分割ワード線選択回路と、上記
行選択信号線に近接し平行して配置されかつ対応する組
の対応する上記分割ワード線選択回路の出力端子に結合
される複数組の分割ワード線を具備することを特徴とす
る半導体記憶装置。 ３、上記行選択信号線は、行選択回路をはさんで両側に
それぞれ延長され、対応する対の行選択信号線がそれぞ
れ同時に選択状態とされることを特徴とする特許請求の
範囲第２項記載の半導体記憶装置。 ４、上記半導体記憶装置は、バイポーラ・ＣＭＯＳ型Ｒ
ＡＭであることを特徴とする特許請求の範囲第１項、第
２項又は第３項記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058857A JPS63225991A (ja) | 1987-03-16 | 1987-03-16 | 半導体記憶装置 |
| KR1019870015625A KR920000212B1 (ko) | 1987-03-16 | 1987-12-31 | 자기 플로피 디스크 드라이버의 기입/독출 헤드 및 데이타 기입 회로 |
| KR1019880002442A KR960008450B1 (ko) | 1987-03-16 | 1988-03-09 | 반도체 기억 장치 |
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|---|---|---|---|---|
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| US5018100A (en) * | 1988-10-11 | 1991-05-21 | Hitachi, Ltd. | Semiconductor memory device |
| JPH03254499A (ja) * | 1990-03-05 | 1991-11-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH08335391A (ja) * | 1995-06-07 | 1996-12-17 | Nec Corp | 半導体記憶装置 |
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| US5245570A (en) * | 1990-12-21 | 1993-09-14 | Intel Corporation | Floating gate non-volatile memory blocks and select transistors |
| KR930008310B1 (ko) * | 1991-02-05 | 1993-08-27 | 삼성전자 주식회사 | 반도체 메모리장치의 워드라인드라이버단 배치방법 |
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| US5267196A (en) * | 1992-06-19 | 1993-11-30 | Intel Corporation | Floating gate nonvolatile memory with distributed blocking feature |
| US5280447A (en) * | 1992-06-19 | 1994-01-18 | Intel Corporation | Floating gate nonvolatile memory with configurable erasure blocks |
| JP2812099B2 (ja) * | 1992-10-06 | 1998-10-15 | 日本電気株式会社 | 半導体メモリ |
| US5663923A (en) * | 1995-04-28 | 1997-09-02 | Intel Corporation | Nonvolatile memory blocking architecture |
| US5621690A (en) * | 1995-04-28 | 1997-04-15 | Intel Corporation | Nonvolatile memory blocking architecture and redundancy |
| KR100205007B1 (ko) * | 1995-12-04 | 1999-06-15 | 윤종용 | 멀티-워드라인 드라이버를 갖는 반도체 메모리장치 |
| US5640338A (en) * | 1995-12-07 | 1997-06-17 | Hyundai Electronics Industries Co. Ltd. | Semiconductor memory device |
| US5959892A (en) * | 1997-08-26 | 1999-09-28 | Macronix International Co., Ltd. | Apparatus and method for programming virtual ground EPROM array cell without disturbing adjacent cells |
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5018100A (en) * | 1988-10-11 | 1991-05-21 | Hitachi, Ltd. | Semiconductor memory device |
| JPH02141993A (ja) * | 1988-11-21 | 1990-05-31 | Toshiba Corp | 半導体記憶装置 |
| JPH0346192A (ja) * | 1989-07-14 | 1991-02-27 | Hitachi Ltd | 半導体装置及び半導体メモリ装置 |
| JPH03254499A (ja) * | 1990-03-05 | 1991-11-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100271857B1 (ko) * | 1991-04-23 | 2000-12-01 | 스즈키 진이치로 | 반도체 기억장치 |
| KR100315977B1 (ko) * | 1992-09-10 | 2002-04-06 | 스즈키 진이치로 | 반도체기억장치 |
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