JP2907869B2 - 半導体記憶回路デバイス - Google Patents
半導体記憶回路デバイスInfo
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- JP2907869B2 JP2907869B2 JP1136046A JP13604689A JP2907869B2 JP 2907869 B2 JP2907869 B2 JP 2907869B2 JP 1136046 A JP1136046 A JP 1136046A JP 13604689 A JP13604689 A JP 13604689A JP 2907869 B2 JP2907869 B2 JP 2907869B2
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Description
本発明は高集積半導体記憶回路デバイスに関する。
本発明に関連する技術として例えば「発明協会公開技
報78−2401」が挙げられる。 従来のメモリセルアレーの構成法を第２図及び第３図
に示す。前者はワード線及びビット線を分割しない例で
あり、後者は共に２分割した例である。両者共に比較的
小規模の高速RAMに用いられている。 この図でワード線選択回路WSおよびワード線駆動回路
WDでワード線が、ビット線選択回路BS及びビット線駆動
回路BDでビット線が選択駆動されることにより、メモリ
セルアレーCAの中のメモリセルが選択され、その記憶情
報が読み出される。 上記公開技報78−2401の技術は、例えば、第３図のワ
ード線選択及び駆動回路WS,WDに適用される。この様に
従来例ではワード線およびビット線共に２分割までは可
能であるが、さらに多分割することは容易でない。 一方、高集積RAMのアクセス時間を高速化する場合の
課題は、ワード線及びビット線の浮遊容量をいかに高速
で充電及び放電できるかである。このためには、浮遊容
量を小さくするか、大電流で駆動する必要がある。しか
し例えばビット線の駆動電流を大きくするためには、メ
モリセルも大電流駆動ができるセルである必要があり、
現状ではメモリセルの駆動電流の制限から、高速化に限
度がある。 そこで高速化には、浮遊容量の低減が必要となる。こ
のためにはビット線に接続されるメモリセルの浮遊容量
の低減が効果的であるが、メモリセルが駆動される時の
動作余裕度を確保した上でのメモリセルの浮遊容量の低
減は非常に難しい。従って最も効果的なワード線及びビ
ット線の浮遊容量の低減法は、ワード線及びビット線を
多分割することである。
報78−2401」が挙げられる。 従来のメモリセルアレーの構成法を第２図及び第３図
に示す。前者はワード線及びビット線を分割しない例で
あり、後者は共に２分割した例である。両者共に比較的
小規模の高速RAMに用いられている。 この図でワード線選択回路WSおよびワード線駆動回路
WDでワード線が、ビット線選択回路BS及びビット線駆動
回路BDでビット線が選択駆動されることにより、メモリ
セルアレーCAの中のメモリセルが選択され、その記憶情
報が読み出される。 上記公開技報78−2401の技術は、例えば、第３図のワ
ード線選択及び駆動回路WS,WDに適用される。この様に
従来例ではワード線およびビット線共に２分割までは可
能であるが、さらに多分割することは容易でない。 一方、高集積RAMのアクセス時間を高速化する場合の
課題は、ワード線及びビット線の浮遊容量をいかに高速
で充電及び放電できるかである。このためには、浮遊容
量を小さくするか、大電流で駆動する必要がある。しか
し例えばビット線の駆動電流を大きくするためには、メ
モリセルも大電流駆動ができるセルである必要があり、
現状ではメモリセルの駆動電流の制限から、高速化に限
度がある。 そこで高速化には、浮遊容量の低減が必要となる。こ
のためにはビット線に接続されるメモリセルの浮遊容量
の低減が効果的であるが、メモリセルが駆動される時の
動作余裕度を確保した上でのメモリセルの浮遊容量の低
減は非常に難しい。従って最も効果的なワード線及びビ
ット線の浮遊容量の低減法は、ワード線及びビット線を
多分割することである。
本発明は高速、高集積RAMの実現のため、ワード線及
びビット線を多分割し、両線の浮遊容量の充放電に伴う
遅延時間を短縮し、高速なアクセス時間の、高集積なRA
Mの実現を目的とする。
びビット線を多分割し、両線の浮遊容量の充放電に伴う
遅延時間を短縮し、高速なアクセス時間の、高集積なRA
Mの実現を目的とする。
ワード線及びビット線の分割は、両線の選択駆動回路
を２段接続したエミッタホロワ回路で構成し、分割され
たワード線及びビット線を直接駆動する２段目のトラン
ジスタのベースを１段目のトランジスタで駆動すること
により可能となる。
を２段接続したエミッタホロワ回路で構成し、分割され
たワード線及びビット線を直接駆動する２段目のトラン
ジスタのベースを１段目のトランジスタで駆動すること
により可能となる。
ワード線及びビット線をｎ分割（ｎ≧３）することに
より、両線の浮遊容量は分割前に比較して、1/nとな
り、これらの浮遊容量の充放電に要する遅延時間を短縮
でき、アクセス時間の高速化ができる。又同様にして、
アクセス時間のほぼ等しい、より高集積のRAMを実現で
きる。
より、両線の浮遊容量は分割前に比較して、1/nとな
り、これらの浮遊容量の充放電に要する遅延時間を短縮
でき、アクセス時間の高速化ができる。又同様にして、
アクセス時間のほぼ等しい、より高集積のRAMを実現で
きる。
本発明の一実施例としてのメモリセルアレーLCAの構
成法を第１図に示す。この例はワード線およびビット線
を４分割した例である。 中央にワード線及びビット線選択回路WS,BSを配置
し、それぞれのメモリセルアレーCAの周囲にワード線及
びビット線駆動回路WD及びBDを配置している。選択回路
WS,BSはアドレス信号をデコードした信号で駆動され
る。これらの選択回路WS,BSは、隣接して配置された駆
動回路WD,BDを駆動すると共に、メモリセルアレーCAに
より隔てられて配置された駆動回路をも駆動する。これ
により従来例の如く各駆動回路を選択回路WS,BSに隣接
して設ける必要がなくなり、分割数を大きくしても各選
択回路数は、分割しない場合と同じにできる。 一般的に選択回路WS,BSは、電流切り換え回路構成さ
れるため、消費電力は比較的大きく、そのレイアウト面
積も大きいことから、本発明によれば、多分割してアク
セス時間の高速化を実現出来ると共に、消費電力及びチ
ップ面積の面でも効果が大きい。 さらに、この時、各駆動回路の全て或いはその１部を
マルチエミッタトランジスタで形成し、第４図に示す実
施例のように、メモリセルアレーCAの間にまとめて配置
することによりチップ面積を縮小することも可能であ
る。この図は、第２図の１部（メモリセルアレーの1/4
部分LCA−Ｑ）を示している。 第５図にワード線及びビット線の選択回路と駆動回路
の回路構成法の具体例を示す。ワード線選択回路WSは、
ゲート回路GAX1とエミッタホロア用トランジスタQWS1で
構成され、ワード線駆動回路を構成するエミッタホロア
用トランジスタQWD10〜QWD13のベースをサブワード線XD
1で駆動する。同様にして、サブワード線XD1,XDm,XDnが
アドレス情報に応じて選択駆動される。一方ビット線選
択回路BSは、ゲート回路GAY1とエミッタホロア用トラン
ジスタQBS1で構成され、ワード線駆動回路を構成するエ
ミッタホロア用トランジスタQBD10〜QBD13のベースをサ
ブワード線YD1で駆動する。同様にして、サブビット線Y
D1,YDm,YDnがアドレス情報に応じて選択駆動される。 第６図及び第７図は、両選択駆動回路をより詳細に示
した回路図である。分割されたメモリセルアレーの各ワ
ード線WL10〜WL13はトランジスタQWD10〜QWD13で駆動さ
れる。これらのトランジスタのベースは、サブワード線
XD1を介してトランジスタQWS1で駆動される。ゲート回
路GAX1の入力はデコーダ回路の出力で駆動される。分割
されたメモリセルアレーの各ビット駆動線YD10〜YD13は
トランジスタQBD10〜QBD13で駆動される。これらのトラ
ンジスタのベースは、サブビット線XD1を介してトラン
ジスタQBS1で駆動される。ゲート回路GAY1の入力はデコ
ーダ回路の出力で駆動される。電流源IEW及びIEB1,IEB0
〜IEB13は、エミッタホロア電流用の電流源である。 第８図は、両選択駆動回路でメモリセルアレーを駆動
した例を示す回路図である。ワード線XD10でメモリセル
CE1〜CEnを駆動する。一方ビット駆動線YD10で、ビット
線切り換え回路を構成するトランジスタQ1、Q3,Q5を駆
動する。この切り換え回路は、読出し電流IR及びビット
線駆動電流IYを、選択されるビット線対、例えば、ビッ
ト駆動線YD10が他の駆動線YD20より高電位に駆動される
と、ビット線対D1を選択し、ワード線が選択されたメモ
リセルCE1を選択し、この記憶情報を読出す。電流源IST
は、メモリセルの記憶情報を保持するための電流を供給
する。抵抗R1及びR2とトランジスタQB1及びQB2は、ビッ
ト線駆動電流IYと共にビット線の電位を規定する回路を
構成している。 第９図は、サブワード線及びサブビット線を構成する
に好適な４層配線構造の断面図を示した図である。配線
層ME1〜ME4と、層間絶縁膜INS及び保護膜PROとで構成さ
れている。 本発明では、配線層ME3とME4で、サブワード線とサブ
ビット線を構成するのが望ましい。無論、サブワード線
はワード線と並行して走るため、両者を配線層ME4で構
成することも可能である。 同様にサブビット線はビット線と並行して走るため、
両者を配線層ME3で構成することも可能である。この
時、サブワード線又はサブビット線が走る必要のない周
辺のメモリセルを構成するメモリセルの配線（中央部の
メモリセルで、サブワード線又はサブビット線用に用い
た配線）を、例えば制御回路の制御信号、アドレス信号
あるいはクロック信号用など、他の信号線用として用い
ることにより、これらの信号線用のレイアウト領域が不
要となり、チップ面積の縮小が可能になる。さらにこの
時、周辺のメモリセルアレーを構成するメモリセルと、
中心部のメモリセルアレーを構成するメモリセルとで異
なったレイアウトのメモリセルを用いることも可能であ
る。 さらに４層以上の多層配線技術を用いることも可能で
ある。なお、サブワード線及びサブビット線は、エミッ
タホロアで駆動されているので、配線の浮遊容量等の充
放電は、高速に行われるため、両線を設けたことによる
遅延時間の増大は小さくできる。 第10図はメモリセルの代表例としてのバイポーラRAM
に使用されているメモリセルの回路図である。ワード線
WLUと保持電流供給線WLL及びビット線BLLとBLRとでメモ
リセルは駆動されている。 第11図に本発明適用時の配線層の１実施例を示す。ワ
ード線WLUと保持電流供給源WLLに並行して、サブワード
線XDが設けられている。またビット線BLLとBLRに並行し
て、サブビット線YDが設けられている。この実施例で
は、ワード線及びサブワード線を配線層ME3で、ビット
線及びサブビット線を配線層ME4で形成した例である。 第12図は、もう１つの配線層の構成例を示す。サブワ
ード線XD1とXDm及びサブビット線YD1とYDmが隣接して配
置されていることに特徴がある。これによりサブワード
線及びサブビット線が不要な、例えば第４図のセルアレ
ーCA−１を構成するメモリセルの配線層の配置を、第13
図に示すように、第12図の隣接するサブワード線及びサ
ブビット線を一体化することができ、例えばこれを電源
線として用いた時、その配線抵抗による電圧降下を小さ
くする事が可能になる。 第14図は上記のメモリセルアレー群LCAを４個、さら
に１チップに集積化した実施例である。この場合、各メ
モリセルアレー群LCAで入力信号を共通に使用する場合
がある。この時、例えば、メモリセルアレーへのアドレ
ス信号の分配を高速に行なうことにより、より高速のRA
Mを実現できる。 第15図に示すベース接地トランジスタを用いた論理回
路は、このための１実施例を示す回路図である。この論
理回路は、信号線の電位をほぼ一定に保ったままで信号
の伝達が出来るので、信号線が長く配線の浮遊容量が大
きい場合でも、この容量の充放電による遅延時間が小さ
く、高速化に適した回路である。この回路は、トランジ
スタQ10,Q11及び電流源I10で構成された電流切り換え回
路と、ベース接地トランジスタQ20,Q21を主に構成され
た検出回路SAと、エミッタホロアトランジスタQ20,Q21
を主に構成された出力回路OBとからなっている。ベース
接地トランジスタの作用により、信号線SG10,SG11の電
位変化は、電流変化分に相当する、トランジスタのベー
ス・エミッタ順方向電圧VBEの変化分のみであり、数10m
V以下と小さくできる。これにより浮遊容量CWの充放電
に要する遅延時間を小さくできるため、第14図に示すよ
うなチップ構成のRAM内の信号伝達に好適である。 このようにワード線及びビット線を多分割したメモリ
セルアレーとベース接地トランジスタを用いた論理回路
でアドレス信号等を分配することにより、高速で、高集
積のRAM、あるいは、RAMを含むASIC−RAM等の半導体回
路デバイスを実現出来る。 第16図は、入力段の電流切り換え回路を、シリーズゲ
ートとクロック信号CLKを用いてラッチ化した例であ
る。レベルシフト回路LSを用いてラッチに用いるフィー
ドバック信号を発生している。これにより、メモリセル
アレー群の入力信号のタイミングを揃えることが可能に
なり、例えばアドレス信号間の位相差（スキュー）によ
るメモリセルの記憶動作余裕度の減少等の問題を解消で
きるので、より動作の安定なRAMの実現が可能になる。
同様な論理回路を、メモリセルアレーの出力信号に適用
しても、同様な効果が得られる。 第17図は、RAMと論理回路を同一チップに集積した論
理付きRAM,いわゆるASICRAMに適用した実施例である。
論理回路等と１チップ化することにより、論理回路とRA
M間の信号の伝送に要する時間が、大幅に軽減できるの
で本発明の効果を有効にシステムの性能向上に役立てる
ことが出来る。
成法を第１図に示す。この例はワード線およびビット線
を４分割した例である。 中央にワード線及びビット線選択回路WS,BSを配置
し、それぞれのメモリセルアレーCAの周囲にワード線及
びビット線駆動回路WD及びBDを配置している。選択回路
WS,BSはアドレス信号をデコードした信号で駆動され
る。これらの選択回路WS,BSは、隣接して配置された駆
動回路WD,BDを駆動すると共に、メモリセルアレーCAに
より隔てられて配置された駆動回路をも駆動する。これ
により従来例の如く各駆動回路を選択回路WS,BSに隣接
して設ける必要がなくなり、分割数を大きくしても各選
択回路数は、分割しない場合と同じにできる。 一般的に選択回路WS,BSは、電流切り換え回路構成さ
れるため、消費電力は比較的大きく、そのレイアウト面
積も大きいことから、本発明によれば、多分割してアク
セス時間の高速化を実現出来ると共に、消費電力及びチ
ップ面積の面でも効果が大きい。 さらに、この時、各駆動回路の全て或いはその１部を
マルチエミッタトランジスタで形成し、第４図に示す実
施例のように、メモリセルアレーCAの間にまとめて配置
することによりチップ面積を縮小することも可能であ
る。この図は、第２図の１部（メモリセルアレーの1/4
部分LCA−Ｑ）を示している。 第５図にワード線及びビット線の選択回路と駆動回路
の回路構成法の具体例を示す。ワード線選択回路WSは、
ゲート回路GAX1とエミッタホロア用トランジスタQWS1で
構成され、ワード線駆動回路を構成するエミッタホロア
用トランジスタQWD10〜QWD13のベースをサブワード線XD
1で駆動する。同様にして、サブワード線XD1,XDm,XDnが
アドレス情報に応じて選択駆動される。一方ビット線選
択回路BSは、ゲート回路GAY1とエミッタホロア用トラン
ジスタQBS1で構成され、ワード線駆動回路を構成するエ
ミッタホロア用トランジスタQBD10〜QBD13のベースをサ
ブワード線YD1で駆動する。同様にして、サブビット線Y
D1,YDm,YDnがアドレス情報に応じて選択駆動される。 第６図及び第７図は、両選択駆動回路をより詳細に示
した回路図である。分割されたメモリセルアレーの各ワ
ード線WL10〜WL13はトランジスタQWD10〜QWD13で駆動さ
れる。これらのトランジスタのベースは、サブワード線
XD1を介してトランジスタQWS1で駆動される。ゲート回
路GAX1の入力はデコーダ回路の出力で駆動される。分割
されたメモリセルアレーの各ビット駆動線YD10〜YD13は
トランジスタQBD10〜QBD13で駆動される。これらのトラ
ンジスタのベースは、サブビット線XD1を介してトラン
ジスタQBS1で駆動される。ゲート回路GAY1の入力はデコ
ーダ回路の出力で駆動される。電流源IEW及びIEB1,IEB0
〜IEB13は、エミッタホロア電流用の電流源である。 第８図は、両選択駆動回路でメモリセルアレーを駆動
した例を示す回路図である。ワード線XD10でメモリセル
CE1〜CEnを駆動する。一方ビット駆動線YD10で、ビット
線切り換え回路を構成するトランジスタQ1、Q3,Q5を駆
動する。この切り換え回路は、読出し電流IR及びビット
線駆動電流IYを、選択されるビット線対、例えば、ビッ
ト駆動線YD10が他の駆動線YD20より高電位に駆動される
と、ビット線対D1を選択し、ワード線が選択されたメモ
リセルCE1を選択し、この記憶情報を読出す。電流源IST
は、メモリセルの記憶情報を保持するための電流を供給
する。抵抗R1及びR2とトランジスタQB1及びQB2は、ビッ
ト線駆動電流IYと共にビット線の電位を規定する回路を
構成している。 第９図は、サブワード線及びサブビット線を構成する
に好適な４層配線構造の断面図を示した図である。配線
層ME1〜ME4と、層間絶縁膜INS及び保護膜PROとで構成さ
れている。 本発明では、配線層ME3とME4で、サブワード線とサブ
ビット線を構成するのが望ましい。無論、サブワード線
はワード線と並行して走るため、両者を配線層ME4で構
成することも可能である。 同様にサブビット線はビット線と並行して走るため、
両者を配線層ME3で構成することも可能である。この
時、サブワード線又はサブビット線が走る必要のない周
辺のメモリセルを構成するメモリセルの配線（中央部の
メモリセルで、サブワード線又はサブビット線用に用い
た配線）を、例えば制御回路の制御信号、アドレス信号
あるいはクロック信号用など、他の信号線用として用い
ることにより、これらの信号線用のレイアウト領域が不
要となり、チップ面積の縮小が可能になる。さらにこの
時、周辺のメモリセルアレーを構成するメモリセルと、
中心部のメモリセルアレーを構成するメモリセルとで異
なったレイアウトのメモリセルを用いることも可能であ
る。 さらに４層以上の多層配線技術を用いることも可能で
ある。なお、サブワード線及びサブビット線は、エミッ
タホロアで駆動されているので、配線の浮遊容量等の充
放電は、高速に行われるため、両線を設けたことによる
遅延時間の増大は小さくできる。 第10図はメモリセルの代表例としてのバイポーラRAM
に使用されているメモリセルの回路図である。ワード線
WLUと保持電流供給線WLL及びビット線BLLとBLRとでメモ
リセルは駆動されている。 第11図に本発明適用時の配線層の１実施例を示す。ワ
ード線WLUと保持電流供給源WLLに並行して、サブワード
線XDが設けられている。またビット線BLLとBLRに並行し
て、サブビット線YDが設けられている。この実施例で
は、ワード線及びサブワード線を配線層ME3で、ビット
線及びサブビット線を配線層ME4で形成した例である。 第12図は、もう１つの配線層の構成例を示す。サブワ
ード線XD1とXDm及びサブビット線YD1とYDmが隣接して配
置されていることに特徴がある。これによりサブワード
線及びサブビット線が不要な、例えば第４図のセルアレ
ーCA−１を構成するメモリセルの配線層の配置を、第13
図に示すように、第12図の隣接するサブワード線及びサ
ブビット線を一体化することができ、例えばこれを電源
線として用いた時、その配線抵抗による電圧降下を小さ
くする事が可能になる。 第14図は上記のメモリセルアレー群LCAを４個、さら
に１チップに集積化した実施例である。この場合、各メ
モリセルアレー群LCAで入力信号を共通に使用する場合
がある。この時、例えば、メモリセルアレーへのアドレ
ス信号の分配を高速に行なうことにより、より高速のRA
Mを実現できる。 第15図に示すベース接地トランジスタを用いた論理回
路は、このための１実施例を示す回路図である。この論
理回路は、信号線の電位をほぼ一定に保ったままで信号
の伝達が出来るので、信号線が長く配線の浮遊容量が大
きい場合でも、この容量の充放電による遅延時間が小さ
く、高速化に適した回路である。この回路は、トランジ
スタQ10,Q11及び電流源I10で構成された電流切り換え回
路と、ベース接地トランジスタQ20,Q21を主に構成され
た検出回路SAと、エミッタホロアトランジスタQ20,Q21
を主に構成された出力回路OBとからなっている。ベース
接地トランジスタの作用により、信号線SG10,SG11の電
位変化は、電流変化分に相当する、トランジスタのベー
ス・エミッタ順方向電圧VBEの変化分のみであり、数10m
V以下と小さくできる。これにより浮遊容量CWの充放電
に要する遅延時間を小さくできるため、第14図に示すよ
うなチップ構成のRAM内の信号伝達に好適である。 このようにワード線及びビット線を多分割したメモリ
セルアレーとベース接地トランジスタを用いた論理回路
でアドレス信号等を分配することにより、高速で、高集
積のRAM、あるいは、RAMを含むASIC−RAM等の半導体回
路デバイスを実現出来る。 第16図は、入力段の電流切り換え回路を、シリーズゲ
ートとクロック信号CLKを用いてラッチ化した例であ
る。レベルシフト回路LSを用いてラッチに用いるフィー
ドバック信号を発生している。これにより、メモリセル
アレー群の入力信号のタイミングを揃えることが可能に
なり、例えばアドレス信号間の位相差（スキュー）によ
るメモリセルの記憶動作余裕度の減少等の問題を解消で
きるので、より動作の安定なRAMの実現が可能になる。
同様な論理回路を、メモリセルアレーの出力信号に適用
しても、同様な効果が得られる。 第17図は、RAMと論理回路を同一チップに集積した論
理付きRAM,いわゆるASICRAMに適用した実施例である。
論理回路等と１チップ化することにより、論理回路とRA
M間の信号の伝送に要する時間が、大幅に軽減できるの
で本発明の効果を有効にシステムの性能向上に役立てる
ことが出来る。
第18図にビット線当たりのメモリセル数とアクセス時
間の関係を示す。セル数が64個までは、アクセス時間の
増加は小さいが、128個にした場合、アクセス時間が急
激に増大することを示している。さらに256個では、ア
クセス時間が64個の場合に比べ２倍と大きくなってしま
うことを示している。言い変えれば、256個から64個へ
と、４分割することによりアクセス時間を1/2に高速化
できることを示しており、本発明の効果が大きいことを
示している。 以上、ワード線およびビット線を４分割した例で説明
したが、本発明は、３分割以上の多分割に容易に適用で
きる。またメモリセルに関して、バイポーラのセルにつ
いてのみ説明しているが、同様なエミッタホロア用トラ
ンジスタを２段に縦続接続した形式を主体とする選択回
路及び駆動回路で選択駆動できるメモリセルならば、MO
Sトランジスタを主体に構成されたメモリセルを用いたR
AM,すなわち、Bi−CMOSRAMにも容易に本発明を適用でき
る。また上記の説明では、エミッタホロア用トランジス
タはバイポーラトランジスタで説明しているが、MOSト
ランジスタをソースホロア接続して置換することによ
り、MOSRAMにも本発明を適用できる。
間の関係を示す。セル数が64個までは、アクセス時間の
増加は小さいが、128個にした場合、アクセス時間が急
激に増大することを示している。さらに256個では、ア
クセス時間が64個の場合に比べ２倍と大きくなってしま
うことを示している。言い変えれば、256個から64個へ
と、４分割することによりアクセス時間を1/2に高速化
できることを示しており、本発明の効果が大きいことを
示している。 以上、ワード線およびビット線を４分割した例で説明
したが、本発明は、３分割以上の多分割に容易に適用で
きる。またメモリセルに関して、バイポーラのセルにつ
いてのみ説明しているが、同様なエミッタホロア用トラ
ンジスタを２段に縦続接続した形式を主体とする選択回
路及び駆動回路で選択駆動できるメモリセルならば、MO
Sトランジスタを主体に構成されたメモリセルを用いたR
AM,すなわち、Bi−CMOSRAMにも容易に本発明を適用でき
る。また上記の説明では、エミッタホロア用トランジス
タはバイポーラトランジスタで説明しているが、MOSト
ランジスタをソースホロア接続して置換することによ
り、MOSRAMにも本発明を適用できる。
第１図、第４図は本発明の一実施例のメモリセルアレー
の構成を示す平面図、第２図及び第３図は従来例のメモ
リセルアレーの構成を示す平面図、第５図はワード線及
びビット線の選択回路と駆動回路の回路構成図、第６図
及び第７図は両選択駆動回路をより詳細に示した回路
図、第８図は両選択駆動回路でメモリセルアレーを駆動
した例を示す回路図、第９図はサブワード線及びサブビ
ット線を構成するに好適な４層配線構造の断面図、第10
図はメモリセルの一例を示す回路図、第11図、第12図、
第13図は本発明の実施例における配線層の構造を示す平
面図、第14図はもう１つの実施例を示すチップ上のメモ
リセルアレーの配置を示す平面図、第15図はアドレス信
号等の伝達に好適なベース接地トランジスタを用いた論
理回路図、第16図は第15図に示した論理回路をラッチ化
した回路図、第17図は第３の実施例を示すASICRAMのチ
ップ構成を示す平面図、第18図はビット線当たりのメモ
リセル数とアクセス時間の関係を示す図である。 符号の説明 WS,BS…ワード線及びビット線選択回路 CA…メモリセルアレー WD、BD…ワード線及びビット線駆動回路 WS…ワード線選択回路 GAX1…ゲート回路 QWS1,QWD10〜QWD13…エミッタホロア用トランジスタ XD1,XDm,XDn…サブワード線 BS…ビット線選択回路 GAY1…ゲート回路 QBD1,QBD10〜QBD13…エミッタホロア用トランジスタ YD1,YDm,YDn…サブビット線 WL10〜WL13…ワード線 YD10〜YD13…ビット駆動線 IEB1,IEB10〜IEB13…電流源 SG10,SG11…信号線 SA…検出回路 OB…出力回路 LS…レベルシフト回路 CLK…クロック信号
の構成を示す平面図、第２図及び第３図は従来例のメモ
リセルアレーの構成を示す平面図、第５図はワード線及
びビット線の選択回路と駆動回路の回路構成図、第６図
及び第７図は両選択駆動回路をより詳細に示した回路
図、第８図は両選択駆動回路でメモリセルアレーを駆動
した例を示す回路図、第９図はサブワード線及びサブビ
ット線を構成するに好適な４層配線構造の断面図、第10
図はメモリセルの一例を示す回路図、第11図、第12図、
第13図は本発明の実施例における配線層の構造を示す平
面図、第14図はもう１つの実施例を示すチップ上のメモ
リセルアレーの配置を示す平面図、第15図はアドレス信
号等の伝達に好適なベース接地トランジスタを用いた論
理回路図、第16図は第15図に示した論理回路をラッチ化
した回路図、第17図は第３の実施例を示すASICRAMのチ
ップ構成を示す平面図、第18図はビット線当たりのメモ
リセル数とアクセス時間の関係を示す図である。 符号の説明 WS,BS…ワード線及びビット線選択回路 CA…メモリセルアレー WD、BD…ワード線及びビット線駆動回路 WS…ワード線選択回路 GAX1…ゲート回路 QWS1,QWD10〜QWD13…エミッタホロア用トランジスタ XD1,XDm,XDn…サブワード線 BS…ビット線選択回路 GAY1…ゲート回路 QBD1,QBD10〜QBD13…エミッタホロア用トランジスタ YD1,YDm,YDn…サブビット線 WL10〜WL13…ワード線 YD10〜YD13…ビット駆動線 IEB1,IEB10〜IEB13…電流源 SG10,SG11…信号線 SA…検出回路 OB…出力回路 LS…レベルシフト回路 CLK…クロック信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 南部 博昭 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 出井 陽治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大畠 賢一 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/41
Claims (5)
- 【請求項１】ワード線群とビット線群とそれらで駆動さ
れるメモリセルとからなるメモリセルアレーが二次元的
に配置された半導体記憶回路デバイスにおいて、 上記メモリセルアレーがＸ方向Ｙ方向共に少なくとも３
個以上配置され、 ワード線を駆動する第１の選択駆動回路及びビット線を
駆動する第２の選択駆動回路はそれぞれのメモリーセル
アレーに隣接して設けられ、 上記第１の選択駆動回路、及び上記第２の選択駆動回路
は少なくともそれらの一部が、メモリセルアレーの上層
を通過する配線層で構成した信号線で駆動されているこ
とを特徴とする半導体記憶回路デバイス。 - 【請求項２】ワード線群とビット線群とそれらで駆動さ
れるメモリセルとからなるメモリセルアレーが二次元的
に配置された半導体記憶回路デバイスにおいて、 上記メモリセルアレーがＸ方向Ｙ方向共に少なくとも３
個以上配置され、 ワード線を駆動する第１のトランジスタ及びビット線を
駆動する第２のトランジスタは、それぞれのメモリセル
アレーに隣接して設けられ、 上記第１のトランジスタのベース、及び上記第２のトラ
ンジスタのベースは、少なくとも一部が、メモリセルア
レー部を通過する配線層で構成した第１及び第２のそれ
ぞれ別の信号線で接続され、 第１の信号線は、アドレス信号に応じてワード線を選択
駆動するデコーダからの信号で駆動される第３のトラン
ジスタで駆動され、 第２の信号線は、アドレス信号に応じてビット線を選択
駆動するデコーダからの信号で駆動される第４のトラン
ジスタで駆動されていることを特徴とする半導体記憶回
路デバイス。 - 【請求項３】同一のデコーダの出力信号で駆動される多
分割されたワード線又はビット線を駆動する駆動信号を
伝送するのに用いられている配線が、一部のメモリセル
アレーでは、他の信号の伝送用として用いられているこ
とを特徴とする請求項１または請求項２記載の半導体記
憶回路デバイス。 - 【請求項４】上記メモリセルアレーが、チップ内に少な
くとも１箇所以上配置されていることを特徴とする請求
項１または請求項２記載の半導体記憶回路デバイス。 - 【請求項５】上記メモリセルアレーが、チップ内に少な
くとも２箇所以上配置されており、メモリセルアレー間
で共通に使用されている入力信号及びメモリセルアレー
からの出力信号の伝送に、ベース接地トランジスタを用
いた論理回路が用いられていることを特徴とする請求項
１または請求項２記載の半導体記憶回路デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136046A JP2907869B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体記憶回路デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136046A JP2907869B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体記憶回路デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033193A JPH033193A (ja) | 1991-01-09 |
| JP2907869B2 true JP2907869B2 (ja) | 1999-06-21 |
Family
ID=15165913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1136046A Expired - Lifetime JP2907869B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体記憶回路デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907869B2 (ja) |
-
1989
- 1989-05-31 JP JP1136046A patent/JP2907869B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH033193A (ja) | 1991-01-09 |
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