JPS59227089A - 比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明はランダム・アクセス読取／書込メモリ装置に関
連する発明であって、多重読取／書込装置を用いる高密
度な装置のための比較回路の発明に係るものである。

［技術的背景］ 局所的記憶装置として、高速度レジスタを必要とする選
択されたマイクロ・プロセッサに於いて、各レジスタが
書込のために多数のデータ・イン・ポート（ｄａｔａ−
４ｎ　ｐｏｒｔｓ）から別個にアドレスでき、そして読
取のために多数のデータ・アウト・ポートに対して別個
にアドレスできる事が望ましい。レジスタ内のデータは
任意のデータ・イン・ポー１〜に於て７トレスでき、そ
して任意のデータ・アウト・ボートに於て読取れる。そ
の様な多重ポーｈ　（ｍｕｌｔｉ−ｐｏｒｔ）装置は独
立した読取及び書込アドレス指定を用いて配置した例え
ば３ビツト・メモリ構成から成り、よって書込時に同一
アトレス位置に於て各構成内に同一の情報が書込まれ、
次に順次書込によって異なるボート・アドレス内に並列
に書込に行ない、よって３つの構成の各々が同じアドレ
ス位置に於て同じ情報な含み、３つの異なる位置−３つ
の異なるアドレス−に於ける３つの構成の同時読取が３
つの異なるアウト・ポ−トの各々に３つの異なるワード
を与える。情報をマージ即ち組合せ、単一の構成からそ
れを読取る場合に問題が生じる。その様な技法を用いる
場合の問題の１つは、３つの読取ヘットの全てが同時に
同じセルからデータを読取ろうとするのを禁止する制限
がない事である。同時読取のゆえに成るセルはより大型
でなければならないので、セル寸法及びアレイ寸法は２
倍ないし３倍となる。よってその様な多重ポート回路は
これまで回避されてきた。そして単一セルに於ける多重
読取りを阻止し、多重読取を用いて各ポートにそのセル
・データを配送する満足すべき方法はこ狂迄存在しなか
った。

米国特許第３８９６４１７号明細書は突合わされた即ち
マツチした信号が生じると、書込カウンタが使用禁止と
なる様に、入力書込リング・カウンタ及び入力読取リン
グ・カウンタの回転位置を比較する比較器と共に複数個
のシフトレジスタが配列された装置を開示している。

米国特許第４１８３０９５号明ｉｔはメモリ装置の動作
モートを制御するために比較器を用いる事によって、選
択したメモリ素子から順次データを読取り、そして該素
子へデータを書込む高密度メモリ装置を開示している。

読取及び書込のモートはクロック導体上の信号を比較す
る事によって選択される。

米国特許第４０７８２６１号明細書には書込サイクルの
間読取回路の使用が禁止される装置が開示されている。

［発明の目的及び概要コ 本発明は、比較が成立した場合即ち比較を行う信号が全
て等しい場合に、複数のアレイ・ワード解読器のうちの
選択されたものが脱勢されて多重読取を禁止し、未禁止
状態のワード解読器と同じアドレスの出力線の全てへ出
力データをスイッチする間により高位の選択された読取
ヘッドが禁止される様にメモリ・アレイ内のワード解読
器のアドレス入力を比較するための手段を用いるメモリ
・アレイ用の改良された支援回路に係る。比較回路はリ
プル（ｒｉｐｐｌｅ）技法を用い、ソース・フォロワ回
路が介在した複数の排他的ＯＲ回路から成る。

比較回路の最初と最後の段は排他的ＯＲ回路である。こ
の比較回路は任意の寸法のシステムに適応可能であって
、良好な電力パフォーマンスを与え、寸法が小さくて済
む。

よって本発明の目的はマルチ・　（多重）ポー１〜・メ
モリ装置のための改良された支援回路を提供する事にあ
る。

本発明の他の目的は、任意寸法の装置に拡張しうる及び
より効率のよい電力性能及びより小型の寸法を可能にな
る多重ポート・メモリ装置のための比較回路を提供する
事にある。

［実施例］ 多重レジスタ・スタックは選択されたマイクロ・プロセ
サに固有のものであって、成るマイクロ・プロセサは局
所記憶として１６個の高速度レジスタを必要とする。各
レジスタは３２ビツト・プロセサに対して少なくとも３
２ビツト長（パリティが必要ならば更に長い）である事
が必要である。

レジスタ・スタックを夫々３２ビツトの１６個のワード
を有する５１２ビツト・スタチック・メモリ（各読取及
び書込が３２ビツト幅のワードである）と考えると便利
である。

ここで用いる″多重ポート′″なる用語は、書込に関し
て多数のデータ・イン・ポートから各レジスタが別個に
アドレス可能でなければならない事、もしくは、各レジ
スタが読取に関して多数のデータ・アウト・ポートに対
して個々にアドレス可能でなければならない事という要
件を満足させるものを指す。また、″ポート″という語
は所定のレジスタ（もしくはレジスタ内のビット）をア
ドレスできる、任意のポートからアドレス可能な多数の
通路を指す。

多重ポート・レジスタ・スタックの動作を更に明瞭に示
すために、３読取を必要とする多重ポート・レジスタ・
スタックの下記の実施態様を考察する。独立した読取及
び書込アドレッシングを用いる３つのシングル・ボート
５１２ビットメモリを、書込に於て同一のアドレス位置
に各メモリ内に同一の情報を書込む様に配置する。次に
３つのメモリの各々が同じアドレス位置に同じ情報を含
む様に順次書込によって各メモリの異なったポート・ア
ドレス内へ並列に情報を書込む。最後に３つの異なるア
ドレスに於ける３つのメモリの同時読取を行う事によっ
て、３つの異なるポートの各々に３つの異なるワードが
呈せられる。

この態様を第１図、第２Ａ図及び第２Ｂ図に例示する。

第１図に於て、本発明を用いる多重ポート・メモリ装置
のブロック図を示す。

この装置は記憶セル１１のアレイ１ｏを備えている。各
セルは１組のワード線及び１組の差動ビット線へ結合さ
れている。各組のワード線及び各組の差動ビット線は装
置に於けるポートの数と同数ある。−例として３ボート
装置について説明する。この場合、各セルは３本のワー
ド線及び６本のビット線（ワード線に対して直交する様
配列された３本が組になった対の差動ビット線）へ結合
されている。ワード線は、個々の組の入力ブトレス線Ｐ
ｉ、Ｐ２及びＰ３により駆動される３つの各組のワード
解読器１２．１３及び１４へ結合される。即ち、第１図
は３ポート（３つの読取及び書込ポート）の単位セル１
１　（各々１ビツト）を示す。もしもセル１１が３２個
水平方向に繰返されるならば（図には２個しか示してな
い）、それはレジスタ・スタックの１ワードを表わす。

セル１１が垂直方向に例えば１６個並べられる（第１図
には３個しか示してない）。それはレジスタ・スタック
の第１ビツトを示す。

第２Ｂ図に示す様に、トランジスタ３ｏ、３１．３２及
び３３がメモリ・セル即ちラッチを構成し、トランジス
タ３４及び３５がビット線４０及び４１を読取及び書込
のためにセルへ差動的に結合する。これは基本的には公
知の６デバイス・セルである。

トランジスタ３６．３７．３８及び３９は付加的な２つ
のポートのためのビット線結合即ち付加的な２対のビッ
ト線結合を構成する。各セルは３本のワード線４６．４
７及び４８の１つによって選択され、その対応するビッ
ト線の対によって読取られもしくは書込まれる。このセ
ルの下に垂直方向に配列された２個の他のワードに於け
る２つの他のセルもまた夫々のワード線によって選択さ
れ、それらの夫々のポートから夫々のビット線対でもっ
て読取もしくは書込が行なわれる。

ごく最近迄３つ全部のポートが同時に同じセルからデー
タを読取らない様にする制限がなかった。

状態を変えずにビット線結合デバイスが配送できる電流
全部を受取るために、トランジスタ３ｏ及び３１は大型
でなければならない。即ちそれらトランジスタは多重読
取擾乱時にデータを損失してはならない。もしも同じセ
ルに於いて３つの同時読取が許されるならば、トランジ
スタ３０及び３１はあたかもそのセルに於て１つの読取
りのみが行なわれる場合の３倍の寸法である事が必要で
ある。しかしそれらトランジスタの寸法を３倍にする事
はセルの寸法を２倍にし、ひいてはアレイの寸法を２倍
にする事を意味する。

本発明はこれらの問題を全て解決するものであって、非
選択線の読取を禁止し、これと同時に１つの選択された
読取ヘッドから他の２つの多重選択された読取ヘッド（
ただし、禁止されている）の出力ポートへデータをスイ
ッチするための回路を付加するものである。この場合゛
において、付加回路の０．０１＋＋＋ｎ”の付加によっ
て少くとも２ｍ＋ｎ２のアレイ面積が節減でき、より高
速の性能が得られる。

ビット線は適当な書込ヘット１８．１９及び２０へ、そ
して３つの読取ヘット２１．２２及び２３へ結合される
。なお、そのうちの読取ヘット２２及び２３は更にマル
チプレクサ回路を含んでいる。マルチプレクサ回路を含
むそれらのヘット２２及び２３はより上位の回路として
用いられる。

ヘット２３は、ヘット２１より上位のヘット２２よりも
上位である。同様に比較回路２４．２５及び２６へ結合
されたこれらの書込解読器はより上位の回路として用い
られる。解読器１４は、解読器１２より上位の解読器１
３よりも上位である。

本発明に従って３つの比較回路２４．２５及び２６が用
いられるが、その各々はワード解読器入力アドレス線の
選択的な組合せへ、上位のワード解読器１３及び１４の
一方もしくは他方へ、並びに上位の読取ヘッド２２及び
２３の一方もしくは他方へ結合されて、ワード解読器へ
のアドレス入力を比較し、比較成立の場合に於て、選択
されたより上位のワード解読器を禁止し、選択されたよ
り上位の読取を脱勢する。この様にしてセルからの出力
データは、未禁止状態のワード解読器と同しアドレスを
もつ出力読取ヘッドを介してのみ伝送される。

第２Ａ図及び第２Ｂ図は夫々に示される一点鎖線゛の個
所を相互に接続することによりセル１１の１つ及びそれ
に関連するワード解読器の細部を示す。

セル１１は１対の交差結合したトランジスタ３０及び３
１を有し、それらのソースが接地され、ドレインが夫々
のトランジスタ負荷３２及び３３を介して電源１３４へ
接結されている。トランジスタ３０及び３１のドレイン
は更に夫々のビット線トランジスタを介して夫々のビッ
ト線へ接続されている。即ちトランジスタ３０のドレイ
ンはビット線トランジスタ３４．３６及び３８を介して
夫々のビット線４０．４２及び４４へ接続され、トラン
ジスタ３１のトレインはビット線トランジスタ３５，３
７及び３９を介して夫々のビット線４１．４３及び４５
へ接続されている。

基本的にセルの動作は、差動信号が特定のセルに接続さ
れたビット線の対に於て発生されるのでトランジスタ３
０及び３１の状態に依存する。例えば、もしもトランジ
スタ３０がオフ状態で、トランジスタ３１がオン状態に
なると、トランジスタ３０に接続されたビット線は高電
位となり、トランジスタ３１に接続されたビット線は低
電位になる。よって３つのビット線の対４０及び４１．
４２及び４３．４４及び４５の各々（ビット線トランジ
スタを介してセルへ接続される）に於て異った電圧が生
じる。選択されたビット線に於ける差動電圧は適当な読
取ヘット２１．２２及び２３によって書込後の任意の時
間に於て読取る事ができる。従ってこの装置は時間多重
読取／書込を用いる。即ち読取／書込動作がシーケンシ
ャル即ち順次的であって、同時的ではない。

説明する実施例は限定されているが本発明を同時的読取
／書込動作に適用できる事は云う迄もなり′１゜ ビット線トランジスタのゲートは図示する様に夫々ワー
ド［４６，４７及び４８に対して一対ずつ接続されてい
る。

これらのワード線は更に夫々選択されたワード解読器４
９．５０及び５１の１つに接続される。

これらのワード線解読器は夫々ワード解読器１２．１３
及び１４に含まれるワード解読器の組合せの各々の１つ
である事は云う迄もない。各ワード解読器は基本的には
複数個の入力解読トランジスタからなり、その各々のゲ
ートは個々のアドレス線に接続されている。この場合単
に説明の目的から３つのアドレスが用いられるものと仮
定する。すなわち、解読器４９は、３つの久方解読トラ
ンジスタ５２．５３及び５４を有し、それらのゲートは
全体としてアドレスＰ１として示す個々のアドレス線５
５．５６及び５７へ接続されている。入力トランジスタ
５２．５３及び５４のソースは接地され、ドレインは負
荷５９を介して電源５８へ並びにスイッチング・トラン
ジスタ６０（そのドレインは電源６１へ、ソースはワー
ド線４６へ接続されている）のゲートへ接続されている
。

装置に於てもしも３アドレスより多いアドレスが必要と
されるか使用されるならば、入力アドレス線の数に等し
い数の付加的な入力解読トランジスタがその様な解読器
に於て使用される事は云う迄もない。

その様なワード解読器は一般に次の様に働く。

もしもアドレス線５５．５６及び５７のいずれかもしく
は全てが正の信号を呈するならば、例えばアドレス線５
５が高電位でトランジスタ５２がオン（導通状態）とな
ってトランジスタ６０のゲートが接地電位になる。即ち
トランジスタ（以下トランジスタをＴｒで表現する。）
６０はオフ（遮断状態）であって、アドレス線４６はオ
フ状態である。全ての入力アドレス線５５．５６及び５
７の全てが負であると、Ｔ　ｒ　６０はオンとなり、ワ
ード線４６はＴ　ｒ　６０を介して電源６１へ接続され
るので高電位となる。ワード４６が高電位になると、ビ
ット線Ｔｒ３４及び３５がオンとなり、セルに於ける情
報即ち交差結合したＴ　ｒ　３０及び３１の状態がビッ
ト線対４０及び４１（ビット線Ｔ　ｒ　３４及び３４を
介してセルへ結合されている）によって差動的に受取ら
れる。

他の解読器５０及び５１も解読器４９とほぼ同じもので
あって、解読器５０がアドレス解読Ｔｒ５２ａ、５３ａ
及び５４ａに並列の１つの付加的なＴ　ｒ　６２を有し
、解読器５１が入力アドレス解読Ｔｒ５２ｂ、５３ｂ及
び５４ｂと並列の２つの付加的なＴ　ｒ　６３及び６４
を有している点を除いて同じ様に動作する。解読器５０
に於ける付加的Ｔ　ｒ　６２のゲートは第１比較回路２
４の出力に接続され、解読器５１に於ける第１の付加Ｔ
ｒ６３のゲートは第２比較器２５の出力に接続され、そ
して第２の付加的Ｔ　ｒ　６４のゲートは第３の比較器
２６の出力に接続されている。

便宜上解読器４９への入力アトレス線５５．５６及び５
７は全体としてアドレスの組（アドレス。

セット）Ｐｌとして示す。解読器５０への入力解読アド
レス線５５ａ、５６ａ、及び５７ａはアドレスの組Ｐ２
で示し、そして解読器５１△の入力アドレス線５’５ｂ
、５６ｂ及び５７ｂはアドレスの組Ｐ３として示す。

これらのアドレス線は個々の解読器へ接続されると共に
、夫々比較器２４．２５及び２６の１つへも接続される
。例えば比較器２４にはアドレスの組Ｐ１及びＰ２が接
続され、そして比較器２５にはＰｌ及びＰ３が、比較器
２６にはＰ２及びＰ３が夫々接続される。

これらの比較器に於て、アドレスの組が比較され、もし
も比較が成り立つと、比較器から適当な正の出力信号が
発生される。例えばアドレスの組Ｐ１及びＰ２の比較に
よって、線６５　Ｌｅ正の信号が呈せられる。この信号
は比較器２４から解読器における付加的なＴｒ（この場
合は１６７ａを介して解読器５０のＴｒ　６２　ａ　）
へ送られる。この正信号はＴ　ｒ　６２　ａをオンにし
、ワード、１１４７を脱勢状態にする。これによって解
読器５０は有効に脱勢され即ち使用禁止状態となり、入
力アドレスの組Ｐ２に対する動作が阻止される。同様に
、もしもアドレスの組Ｐ１及び２３間の比較が成立する
と、線６６及び６３ａに信号が現われ、解読器５１に於
けるＴｒ６３がオンになって、ワード線４８が脱勢され
る。また、アドレスの組Ｐ２及びＰ３の比較が成立する
と、線６７及び６４ａに信号が現われて、解読器５１の
Ｔｒ６４がオンになり、ワード線４８が脱勢される。こ
の場合比較器２５もしくは２６からの正信号が解読器５
１を有効に脱勢する。

同時に、これらのより上位の読取ヘッド２２及び２３の
一方または両方を選択的に脱勢するために比較回路の出
力がより上位の読取ヘッド２２及び２３へ送られる。例
えば、もしもアドレスＰ１及びＰ２の比較が成立すると
、より上位の読取ヘッド２２のみが脱勢され、読取ヘッ
ド２１及び２３は生かされる。同様に、もしもアドレス
Ｐ２及びＰ３のみの比較が成立すると、より上位のヘッ
ト２３のみが脱勢されて、読取ヘット２１及び２２は生
かされたままである。最終的にもしもこれらのアドレス
が全て比較成立するならば、両方のヘッド２２及び２３
が脱勢され、単一の読取ヘッドのみ即ちヘッド２１が生
きた状態にある。云う迄もない事であるが、異なるセル
には異なるアドレスが付与される事によって各セルが付
勢されるが、２つ以上の同一のアドレスによってセルが
アドレスされている時には問題が生じる事を明確に理解
されたい。

より上位の読取ヘッドはセルから同時にデータを読取る
動作が阻止され、よってセル１１のＴｒ３０及び３１は
該セルを流れる電流が過剰でなくなるので寸法を拡大す
る必要がない。

比較器２４をより詳細に示す第３図を参照する。

この比較器２４は３つの直列に接続した排他的０Ｒ６９
，６９ａ及び６９ｂとインバータ７２及び７３とから成
る。比較は低電力ロジックに於て、好ましくはアドレス
が記憶される命令アドレス・レジスタに於て実施される
。その結果セル内に於ける１つの読取のみが保証され、
セルＴ　ｒ　３０及び３１は寸法が１／３に減じら九る
。更に、ビット線がより短くなり、ビット線の寄生容量
が相当減りよってビット線の立上り時間及び立下り時間
がそれに対応して短くなる。

上述の様に、比較回路２４は３つの排他的０Ｒ６９，６
９ａ及び６９ｂを有し、その各々がビット毎（ｂｉｔ−
ｂｙ−ｂｉｔ）のアドレス比較を行なう。即ちアドレス
の組Ｐ１のアドレス線５５及びアドレスの組Ｐ２のアド
レス線５５ａは交差結合されたＴｒ７０及び７１（これ
らのドレインはノードＡ゛に於て相互に接続されている
）のソースを介して第１の排他的０Ｒ６９へ接続されて
いる。このノードＡは負荷Ｔ　ｒ　７４を介して電源７
５へ、負荷Ｔｒ７８及びフォロワＴ　ｒ　７９を含む、
インバータ回路７２のインバータＴｒ７６及び７７のゲ
ートへ接続される。Ｔ　ｒ　７６のソースは接地され。

そのドレインは第２の負荷Ｔｒ７８を介して電源７５へ
接続されている。Ｔｒ７６のトレインは更にフォロワＴ
　ｒ　７９のゲートへも接続されている。

Ｔｒ７９のドレインは接地され、そのソースはＴｒ７７
を介して電源７５及びノートＢへ接続されている。

第３図に示す様に、次の排他的ＯＲ回路６９ａは、該回
路の交差結合されたＴｒ８０及び８１のソースに異った
アドレス線５６．５６ａが接続されている点以外は回路
６９とほぼ同じである。これらのＴ　ｒ　８０及び８１
のトレインは共にノードＢに接続され、そこから次のイ
ンバータ回路７３へ接続される。インバータ回路７３の
出力は第３の最終的な排他的ＯＲ回路６９ｂへ接続され
る。

ノードＢはＴ　ｒ　８２及び８３のゲートへ接続され、
Ｔｒ８２のソースは接地され、そのドレインはソース・
フォロワＴｒ８５のゲートへ接続されている。Ｔｒ８５
のドレインは接地され、そのソースはＴｒ８３を介して
電源７５及び出力線６５へ接続されている。この排他的
ＯＲ回路６９ｂは１対の交差結合されたＴｒ８６及び８
７を有する。それらのソースは夫々アドレス［５７及び
５７ａに接続され、トレインは出力線６５に接続されて
いる。この様にしてＰ１アドレス入力及びＰ２アドレス
入力の間に於てアドレス対アドレス（ａｄｄｒｅｓｓｂ
ｙ　ａｄｄｒｅｓｓ）の比較が実施される。この比較器
は等しい長さの２つのアドレスを比較する場合、モジュ
ール・リプル（ｎｏｄｕｌａ　ｒｉｐｐｌｅ）法を実行
する。回路は完全にスタチック即ち静的であるのでクロ
ッキングは必要でない。

以下に於て回路の動作を説明する。まず第１のアドレス
の組Ｐ１が線５５．５６．５７上の信号からなり、第２
のアドレスのＭＰ２が線５５ａ、５６ａ及び５７ａ上の
信号からなり、更に線５６及び５６ａ上の信号（これら
の信号は相互に異なる）を除いて全ての信号が等しいと
仮定する。この場合、線５５及び５５ａに於ける信号が
等しいので、Ｔ　ｒ　７０及び７１はオフであって、ノ
ードＡは負荷Ｔｒ７４によって高電位となり、Ｔ　ｒ　
７６．７７はオンとなる。Ｔ　ｒ　７６及び７７がオン
となる事によって、Ｔｒ７９はオフにされ、Ｔｒ７７が
オンである事によって、Ｔｒ７９のソースは高電位にな
る。しかしながら、線５６及び５６ａ上の信号は異なる
ので、交差結合されたＴ　ｒ　８０もしくは８１の一方
がオンとなり、ノードＢを低電位にし、Ｔｒ８２及び８
３のゲートを低電位に維持する。よってこれらのＴ、ｒ
はオフにとどまる。Ｔｒ８２がオフであって、Ｔｒ８５
のゲートが負荷Ｔｒ８４を介して高電位になると、Ｔｒ
８５がオンになって出力線６５を低電位に引く。線６５
が低電位であると、読取ヘット２２へ信号が送られない
。よってそのヘッドは通常の動作を行なう。

アドレスの組Ｐ１及び２２間の比較が成立する場合即ち
線５５．５５ａ、５６．５６ａ、５７及び５７ａ上の信
号が全て同一である場合には、回路は次の様に動作する
。Ｔｒ７０．７１のゲートへ印加される線５５及び５５
ａ上の信号が等しいので、それらのＴｒ７０．７１は両
方ともオフであって、ノードＡは負荷Ｔ　ｒ　７４によ
って高電位となり、Ｔｒ７６．７７はオンとなる＋Ｔ　
ｒ　７６がオンであると、Ｔ　ｒ　７９はオフになり、
ノートＢはＴｒ７７がオンであるので高電位となる。こ
の場合、［５６及び５６ａに於ける信号は同一であり、
交差結合Ｔ　ｒ　８０もしくは８１のいずれもがオンに
ならず、右−ドＢが高電位となってＴｒ８２．８３のゲ
ートを高電位にし、よってこれらのＴｒがオンとなって
Ｔｒ８５をオフにし、Ｔｒ８３の動作によって出方線６
５の電位が立ち上る。

線５７及び５７ａに現れる２つの信号が等しいのでＴ　
ｒ　８６．８７もオフであり、よって出方線６５は高電
位を維持する。出方線６５が高電位であると、第４図に
関連した禁止及び伝送回路へ信号が送られ、よって読取
ヘット２１及び２３は同一の情報を読取る。

リプル（ｒｉｐｐｌｅ）比較回路からの線６５が高電位
であると、第４図に関連して後述する様に読取ヘッド２
２を脱勢し、更にアドレス解読器５ｏを脱勢する。

比較器２５も同じ様に配列されている。それはアドレス
解読器４９へ入力されたアドレスの組Ｐ１とアドレス解
読器５１へ入力されたアドレスの組Ｐ３とを比較し、そ
の出力線６６は読取ヘッド２３に関連する禁止及び伝送
回路へ接続されており、更にワード解読器５１に於ける
デバイス即ちＴ　ｒ　６３への線６３ａにも接続される
。

比較回路２６は同様にアドレス組Ｐ２とＰ３を゛　比較
する。その出力線６７は読取ヘッド２３に関連する第２
の禁止及び伝送回路及びワード解読器５１内のデバイス
６４への禁止線６４ａへ接続される。線６６もしくは６
７上の正の信号が読取ヘッド２３及びワード線解読器５
１を禁止する。

第４図を参照する。本発明において用いるのに適した読
取ヘッド２１．２２及び２３とこれらに関連したマルチ
プレクサ回路を詳細に説明する。

読取ヘッド２１は１対のビット線読取トランジスタ９０
及び９１を有しており、それらのゲートは夫々差動ピン
ト線４０及び４１へ結合されている。トランジスタ９０
．９１のドレインは夫々負荷Ｔｒ’９２．９３を介して
電源９５へ接続され、Ｔ　ｒ　９０．９１のソースは接
地されている。更にＴｒ９０．９１のドレインは出力増
幅器へ結合されている。この例に於ては、差動増幅器９
４を用いている。この増幅器９４は低インピーダンス源
である。この増幅器９４は公知のものを用いうる。

その出力部は出力読取線９６へ結合され、ビット線Ｔ　
ｒ　３４．３５がワード線４６の付勢によってオンに転
じると常に付勢される。前述の様に、これらのビット線
Ｔｒの付勢によってセルＴ　ｒ　３０．３１からの差動
信号が夫々ビット線４０．４１上に現われる。この差動
信号は読取信号Ｔ　ｒ　９０もしくは９１の一方をオン
に転じ、よって増幅器９４は適当な信号を発する。即ち
読取ヘッド２１は公知の典型的なヘッドである。

読取ヘッド２２も同様であって、１組の読取Ｔｒ９８．
９９を有しており、それらのゲートは読取線４２．４３
へ結合される。読取Ｔ　ｒ　９８．９９のソースは接地
される。９２ａ、９３ａは負荷Ｔｒ、９４ａは差動増幅
器である。加えて、読取ヘッド２２にはマルチプレクサ
回路が設けられている。

この回路は第２の組の読取Ｔ　ｒ　９０　ａ、９１ａを
有する。これらのＴｒのゲートは夫々差動ビット線４０
．４１へ接続され、夫々のソースはスイッチングＴ　ｒ
　９７を介して接地され、夫々のトレインは負荷Ｔｒ９
２ａ、９３’ａを介して電源９５へ、更に差動増幅器９
４ａへ、ひいては出力読取線９６ａへ接続されている。

これらのＴｒに加えて、このマルチプレクサ回路は２つ
の禁止Ｔ　ｒ　１００．１０１を有している。これらの
Ｔｒのトレインは夫々ビット線４２及び４３へ接続され
、ソースは接地されている。ゲートは比較回路２４から
の禁止線６５へ接続されている。更にこの線６５にはス
イッチングＴｒ９７のゲートが接続されている。

Ｔｒ９７のソースは接地され、ドレインはＴｒ９０ａ、
９１ａを介して差動増幅器９４ａへ接続される。

もしもアドレス組Ｐ１及びＰ２が異なっているならば、
ビット線４０．４１及びビット線４２．４３の両方の組
は信号（前述の様に異るセルからの信号であるが）を有
する。この場合、読取ヘッド２１は前述の様に動作する
。これらの信号は読取Ｔ　ｒ　９０　ａ、９１ａの一方
並びにＴｒ９８．９９の一方をオンに転じる。読取ヘッ
ト２２は、Ｔｒ９８及び９９の一方がオンとなり、異な
るセルからの情報を有する線４２及び４３のみを読取る
。

読取Ｔｒ９０ａ、９１ａはスイッチングＴｒ９７がオン
にならないのでそれらのソースが接地電位から絶縁され
、両者ともオンになり得ない。

即ち、読取ヘッド２２は１組より多い数のビット線を読
取る事が阻止される。

両方のワード線上の情報を呼出すアドレスＰ１及びＰ２
が同一である場合、比較回路２４に於て比較が成立し、
これによって線６５は正電位を呈する。線６５が正電位
になると、アドレス解読器５０がオフになる（ひいては
これがビット線Ｔｒ３６．３７をオフにする。）だけで
なく、禁止Ｔｒ１００．１０１のゲートが正電位となっ
て、これらのＴｒがオンに転じて、ビット線４２．４３
を接地する。この接地によって、Ｔｒ９８．９９はオン
にならない。

同時に、線６５上の正の信号によってスイッチングＴｒ
９７はオンになって、Ｔｒ９Ｑａ、９１ａのソースを接
地させる。この状態が生しると、ビット線４０．４１上
の信号が読取Ｔｒ９０ａ、９ｉａの一方をオンにし、よ
って増幅器９４ａがオンとなって増幅器９４が発生する
のと同じ信号を出す。

この様にして１両方の差動増幅器（読取ヘッド）９４．
９４ａをオンに転じる事ができ、信号を生じる事ができ
る。１組のビットｇＴｒ３４．３５のみがオンになるの
で、メモリＴ　ｒ　３０．３１を流れる電流は最小にな
る。マルチプレクサは、脱勢されてないワード解読器４
９と同しアドレスをもつ出力読取線９６ａヘビッ１−線
４０．４１上に現われるセルのデータをスイッチした事
になる。

読取ヘッド２３も同様であって、ビットＭ４４．４５へ
夫々接続された一組の読取Ｔ　ｒ　１０２．１０３を有
し、それらのソースが夫々接地されており、ドレインが
負荷Ｔ　ｒ　９２　ｂ、９３ｂを介して電源９５へ及び
出力線９６ｂへ接続されている。

更に、読取ヘット２３には２つのマルチプレクサ回路が
設けられている。第１のマルチプレクサ回路はスイッチ
ングＴ　ｒ　９７　ａ、読取Ｔ　ｒ　９０　ｂ　。

９１ｂ並びに禁止Ｔｒ１０８．１０９がら成る。

Ｔ　ｒ　９７　ａ、１０８．１０９はゲートが比較回路
２５からの禁止線６６へ接続されている。Ｔ　ｒ　１０
８．１０９は夫々接地電位とビット＃ｉ４４．４５の間
に夫々配置される。スイッチングＴ　ｒ　９０ｂ、９１
ｂのゲートは夫々ビット８４０．４１に接続され、それ
らのトレインは差動増幅器９４ｂに接続される。第２の
マルチプレクサ回路はスイッチングＴｒ１０４．１対の
読取Ｔｒ９８ａ、９９ａ（これらのゲートは夫々ビット
線４２．４３へ接続されている）並びに禁止Ｔ　ｒ　１
０６．１゜７を有する。Ｔ　ｒ　１０４．１０６及び１
０７のゲートは比較器２６からの禁止線６７へ接続され
てイル。Ｔｒ１０６．１０７は夫々接地電位とビット線
４４．４５の間に設けられている。Ｔ　ｒ　ｌ　Ｏ４は
接地電位、読取Ｔ　ｒ　９８　ａ、９９ａ（ゲートが夫
々線４２．４３へ、ドレインが差動増幅器９４ｂへ接続
されている。

もしも正の信号がアドレス組Ｐ１及びＰ２の比較によっ
て線６６へ与えられるならば、デバイス１０８．１０９
はオンとなって、よってビット線４４．４５が接地され
、禁止される。と同時に、Ｔｒ９７ａがオンとなり、ビ
ット線４０．４１上の信号に依存して電流がＴｒ９０ｂ
、９１ｂのいずれかを流れる事ができ、差動増幅器９４
ｂが付勢される。比較器２６からの線６７上の信号は同
様の機能を行うが、この場合、線６７上の情報が禁止Ｔ
ｒ１０６．１０７をオンにし、ビット線４４．４５を接
地する。同時に、Ｔｒ１０４もオンとなり、よってビッ
ト線４２．４３上の信号を検出するＴ　ｒ　９８　ａ、
９９ａをオンにする。もしも線６５上に於て比較器の信
号が同時に検出されているならば禁止Ｔ　ｒ　１００及
び１０１によって線４２．４３は接地される事に注目す
べきである。

その様な場合に於て、Ｔｒ９８ａ、９９ａがオンになる
事は何の効果も生じないであろう。これはビット線４２
．４３が禁止Ｔ　ｒ　１００及び１．０１によって接地
されたからである。

上記の様に、この読取ヘッドは２つのマルチプレクサ回
路を有している。もしも例えば４ボート装置を考えるな
らば、もちろんその装置は第４の対のビット線及び第４
の解読器だけでなく、全入力アドレスを比較するに十分
な３つの付加的比較回路及びそれと関連した３つのマル
チプレクサ回路を有する第４の読取ヘッドを必要とする
であろう。即ち各々の付加的なより上位の読取ヘッドは
前段の読取ヘッドよりも１つ多いマルチプレクサ回路を
持たねばならない。

もしもアドレス組Ｐ１、Ｐ２、Ｐ３が全て異なるならば
、３つの組のビット線４０及び４１．４２及び４３．４
４及び４５の全てがその上に信号を有する。この場合、
読取ヘッド２１．２２及び２３は夫々そのノーマル・モ
ードで動作するであろう。即ちヘッド２１はビット線４
０．４１上の信号を読取り、ヘッド２２はビット線４２
．４３上の情報を読取り、ヘッド２３はビット線４４及
び４５上の情報を読取る。

ヘット２３に於てはビット線４４．４５上の信号のみが
検出される。これはデバイス１０２．１０３のみが接地
電位に直接に接続され、よってオンになりうるからであ
る。全ての他の読取デバイス９８ａ、９９ａ、９０ｂ、
９１ｂは接地電位から絶縁され、よってオフ状態にある
。

即ち読取ヘッドは１組のビット線よりも多い線の読取を
禁止される。

さて、アドレスＰ１及びＰ３が同一である場合、比較器
２５に於て比較が成立して、線６６は正電位となる。線
６６が正になると、アドレス解読器５１がオフとなり、
ワード線４８及びビット線Ｔｒ３８．３９がオフになる
のみならず、禁止Ｔｒ１０８．１０９のゲートが正とな
って、これらのＴｒがオンになり、ビット線４４．４５
を接地する。このビット線４４．４５の接地によってＴ
ｒ１０２．１０３はオンになり得ない。

しかしながら、これと同時にＴ　ｒ　９７　ａがオンに
なり、読取Ｔｒ９０ｂ、９１ｂのための接地用通路を与
える。よってこれらのＴｒは生きて、検出したビット線
信号を増幅器９４ｂへ伝送する。

同様に、アドレスＰ２及びＰ３が比較成立すると、ビッ
ト線４４．４５はＴｒ１０６．１０７を介して接地され
、Ｔｒ１０４がオンとなって読取Ｔ　ｒ　９８　ａ、９
９ａをオンにする。スイッチングＴ　ｒ　９７　ａはオ
フであって、読取Ｔｒ９０ｂ、９１ｂは生きない。

もしも３つのアドレス信号組が同一であるならば、両方
の禁止線６６．６７がオンとなり、ビット線４４．４５
はＴｒ１０６．１０７．１０８及び１０９を介して接地
され、スイッチングＴｒ９７ａ、１０４はオンになる。

しかしながらこの場合に於て、読取ヘッド２２に接続さ
れる禁止線６５もまた正であって、よって禁止ＴｒｌＯ
Ｏ１１０１を介してビット線４２．４３を接地する。こ
のビット線４２．４３の接地の故に、読取ヘッド２３に
於いて−Ｔｒ１０４がオンになる事は何の効果も生じな
い。これはＴ　ｒ　９８　ａ及び９９ａのゲートが何も
信号を受は取らず、これらのＴｒがオンにならないから
である。全てのアドレス組が同じである様なこの例に於
ては全読取ヘッドがビット線４０．４’ｌのみを読取る
であろう。

本発明に於て差動ビット線対の代りにシングル・エンド
・ピッ１へ線を用いうる事は云う迄もない。

以上に於て、プレイ寸法を顕著に減縮し、パホーマンス
を改良するマルチ・ポート・レジスタ・アレイに於ける
多重読取を阻止するための技術を説明した。基本的には
上記の技術はワード及び読取ヘッド領域に於ける禁止及
び伝送オペレーションと共にアドレス比較を付加する事
によって実施される。典型的な回路に於て所要の回路に
於ける相当な面積の減少及びその回路の信頼度の改善が
確認された。

以上に於て比較器の実施例をマルチ・ポート装置に於て
用いる事を説明したが、他の応用に於ても用いうる事は
云うまでもない。

例えばその比較器の概念は、選択された多重並列線に沿
って情報を伝送させる事を可能にするトリー構成に於て
用いる事ができる。

【図面の簡単な説明】

第１図は本発明を用いる装置の全体のアレイを以す図、 第２Ａ図及び第２Ｂ図は第１図を更に詳細に説明する図
、 第３図は比較回路の一実施例を示す図、第４図は読取ヘ
ッドの一実施例を示す図である。 １０・・・・アレイ、１１・・・・記憶セル、１２．１
３．１４・・・・ワード解読器、１５．１６．１７・・
・・クロック・バッファ回路、１８．１９．２ｏ・・・
・書込ヘッド、２１．２２．２３・・・・読取ヘッド、
２４．２５．２６・・・・比較器。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　岡　　１）　次　　生（外１名）

Claims (1)

1. 【特許請求の範囲】 入力段と、 該入力段に接続した複数の比較モジュール回路とを含み
   、 上記入力段が上記比較モジュール回路の入力に接続した
   排他的ＯＲ回路であり、 上記比較モジュール回路の各々が信号ホロワ回路へ接続
   した排他的ＯＲからなり、 上記排他的ＯＲ回路の各々にアドレス・ビットを入力す
   る様構成されてなる比較回路。