JPH0614324B2 - コンピユ−タシステム - Google Patents
コンピユ−タシステムInfo
- Publication number
- JPH0614324B2 JPH0614324B2 JP61218283A JP21828386A JPH0614324B2 JP H0614324 B2 JPH0614324 B2 JP H0614324B2 JP 61218283 A JP61218283 A JP 61218283A JP 21828386 A JP21828386 A JP 21828386A JP H0614324 B2 JPH0614324 B2 JP H0614324B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- match
- cache memory
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/004—Error avoidance
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は仮想アドレスを使用するコンピュータシステ
ムの変換索引バッファに関し、特に、仮想アドレスが１
以上の変換索引バッファエントリ内で見出される時に生
じる変換索引バッファに対する損傷を妨げる手段に関す
る。
ムの変換索引バッファに関し、特に、仮想アドレスが１
以上の変換索引バッファエントリ内で見出される時に生
じる変換索引バッファに対する損傷を妨げる手段に関す
る。
（従来の技術） 仮想アドレススキーマに使用する大規模集積回路（ＬＳ
Ｉ）のＣＰＵチップまたはチップセットは、ＣＰＵによ
り発生する仮想アドレス（ＶＡ）を外部装置（主メモリ
や周辺機器）で使用できる実アドレス（ＲＡ）（または
物理アドレス（ＰＡ）と称される）に変換するページテ
ーブルを必要とする。ページテーブルは主メモリまたは
別の記憶装置に設けてもよく、ハードウエア、オペレー
ティングシステムまたは両方にアクセスできるようにな
っていればよい。アドレス変換処理をスピードアップす
るため、ＣＰＵは度々、変換索引バッファ（ＴＬＢ）を
含み、前記ＴＬＢはいくつかのごとく最近使用した仮想
アドレスやそれらのアドレスに対応する実アドレスを記
憶する小さいキャッシュメモリである。キャッシュメモ
リの一般的説明はストレッカー著のベル発行の「コンピ
ュータエンジニアリング（ディジタル版）」の“ＰＤＰ
−１１ファミリーコンピュータ用キャッシュメモリ”の
第２６３〜２６７頁に記載されている。明らかなよう
に、キャッシュメモリはいくつかの代替方法で編成でき
る。直接マップしたキャッシュは高速データＲＡＭと並
列高速タグＲＡＭとから成る。キャッシュ内の各エント
リの位置アドレスはエントリが対応する主メモリアドレ
スの下位部分と同じであり、主メモリアドレスの上位部
分はタグＲＡＭに記憶される。それで、主メモリが２n
ワードの２m ブロックとすると、キャッシュデータベク
トル内の第ｉ番目ワードは、主メモリでの２m ブロック
の内の１ブロックの第ｉ番目ワードのコピーである。ブ
ロックの一致はタグベクトルの第ｉ番目位置に記憶され
る。ＣＰＵがメモリからデータを要求すると、アドレス
の下位部分がキャッシュデータとタグベクトルに対する
アドレスとして提供される。選択されたキャッシュエン
トリ用のタグはＣＰＵのアドレスの上位部分と比較さ
れ、一致していれば、キャッシュデータベクトルからの
データが出力バスに割込可能となる。タグがＣＰＵのア
ドレスの上位部分と一致しなければ、データが主メモリ
から取出される。また、事前エントリを重ね書きして、
将来の使用見込に対しては、データはキャッシュ内に置
かれる。
Ｉ）のＣＰＵチップまたはチップセットは、ＣＰＵによ
り発生する仮想アドレス（ＶＡ）を外部装置（主メモリ
や周辺機器）で使用できる実アドレス（ＲＡ）（または
物理アドレス（ＰＡ）と称される）に変換するページテ
ーブルを必要とする。ページテーブルは主メモリまたは
別の記憶装置に設けてもよく、ハードウエア、オペレー
ティングシステムまたは両方にアクセスできるようにな
っていればよい。アドレス変換処理をスピードアップす
るため、ＣＰＵは度々、変換索引バッファ（ＴＬＢ）を
含み、前記ＴＬＢはいくつかのごとく最近使用した仮想
アドレスやそれらのアドレスに対応する実アドレスを記
憶する小さいキャッシュメモリである。キャッシュメモ
リの一般的説明はストレッカー著のベル発行の「コンピ
ュータエンジニアリング（ディジタル版）」の“ＰＤＰ
−１１ファミリーコンピュータ用キャッシュメモリ”の
第２６３〜２６７頁に記載されている。明らかなよう
に、キャッシュメモリはいくつかの代替方法で編成でき
る。直接マップしたキャッシュは高速データＲＡＭと並
列高速タグＲＡＭとから成る。キャッシュ内の各エント
リの位置アドレスはエントリが対応する主メモリアドレ
スの下位部分と同じであり、主メモリアドレスの上位部
分はタグＲＡＭに記憶される。それで、主メモリが２n
ワードの２m ブロックとすると、キャッシュデータベク
トル内の第ｉ番目ワードは、主メモリでの２m ブロック
の内の１ブロックの第ｉ番目ワードのコピーである。ブ
ロックの一致はタグベクトルの第ｉ番目位置に記憶され
る。ＣＰＵがメモリからデータを要求すると、アドレス
の下位部分がキャッシュデータとタグベクトルに対する
アドレスとして提供される。選択されたキャッシュエン
トリ用のタグはＣＰＵのアドレスの上位部分と比較さ
れ、一致していれば、キャッシュデータベクトルからの
データが出力バスに割込可能となる。タグがＣＰＵのア
ドレスの上位部分と一致しなければ、データが主メモリ
から取出される。また、事前エントリを重ね書きして、
将来の使用見込に対しては、データはキャッシュ内に置
かれる。
ＴＬＢの文脈において、アクセスされる“主メモリ”は
ページテーブルであり、つまり、データベクトル内の
“データ”は、実アドレスまたは物理アドレスであり、
ＣＰＵで提供される“アドレス”は仮想アドレスであ
る。それで、直接マップされるＴＬＢに対し、仮想アド
レスの下位部分がＴＬＢデータベクトル（実アドレス
（ＲＡ）または物理アドレス（ＰＡ）ベクトルと称され
る）に対するアドレスとして提供される。選択されたＴ
ＬＢエントリ内のタグがＣＰＵからの仮想アドレスの上
位部分と比較され、一致していれば、ＰＡベクトル内の
物理アドレスが、コンピュータ内で更に使用されるた
め、出力バスに割込可能となる。一致しなければ、物理
アドレスは全ページテーブルから得られる。
ページテーブルであり、つまり、データベクトル内の
“データ”は、実アドレスまたは物理アドレスであり、
ＣＰＵで提供される“アドレス”は仮想アドレスであ
る。それで、直接マップされるＴＬＢに対し、仮想アド
レスの下位部分がＴＬＢデータベクトル（実アドレス
（ＲＡ）または物理アドレス（ＰＡ）ベクトルと称され
る）に対するアドレスとして提供される。選択されたＴ
ＬＢエントリ内のタグがＣＰＵからの仮想アドレスの上
位部分と比較され、一致していれば、ＰＡベクトル内の
物理アドレスが、コンピュータ内で更に使用されるた
め、出力バスに割込可能となる。一致しなければ、物理
アドレスは全ページテーブルから得られる。
ＴＬＢ文脈内で使用できるもう１つのキャッシュ編成は
“両方向セット連想”である。この編成では第２対のタ
グとデータのベクトル（タグとＰＡのベクトル）が、第
１対のベクトルと並置され、並列にアクセスされる。そ
れで、ＣＰＵが仮想アドレスを提供すると、対応する物
理アドレスを前記対の一方か両方で見出すことができ
る。仮想アドレスの上位部分を２つのタグの各々と連続
して比較することで、シングルマッチ比較器により、決
定を連続的に行なうことができる。または、ゾーマッチ
比較器で並列に行なうことができ、各々の比較器は仮想
アドレスの上位部分を２つのタグの内の一方と比較す
る。どちらの場合でも、タグの一方が一致すれば対応す
る物理アドレスはコンピュータ内でのその後の使用のた
め、出力バスに割込可能となる。両方のタグが一致しな
ければ、物理アドレスがページテーブルから取出され
る。両方のタグが一致すれば、コンピュータは通常動作
をせず、一方または他方を選択する何等の手段が使用さ
れるか、エラー状態が信号表示される。このセット連想
の概念は、任意数のタグ／データ対や、一般的に“ｎ方
向セット連想性”として引用される偏成タイプのものを
カバーするため拡大できる。
“両方向セット連想”である。この編成では第２対のタ
グとデータのベクトル（タグとＰＡのベクトル）が、第
１対のベクトルと並置され、並列にアクセスされる。そ
れで、ＣＰＵが仮想アドレスを提供すると、対応する物
理アドレスを前記対の一方か両方で見出すことができ
る。仮想アドレスの上位部分を２つのタグの各々と連続
して比較することで、シングルマッチ比較器により、決
定を連続的に行なうことができる。または、ゾーマッチ
比較器で並列に行なうことができ、各々の比較器は仮想
アドレスの上位部分を２つのタグの内の一方と比較す
る。どちらの場合でも、タグの一方が一致すれば対応す
る物理アドレスはコンピュータ内でのその後の使用のた
め、出力バスに割込可能となる。両方のタグが一致しな
ければ、物理アドレスがページテーブルから取出され
る。両方のタグが一致すれば、コンピュータは通常動作
をせず、一方または他方を選択する何等の手段が使用さ
れるか、エラー状態が信号表示される。このセット連想
の概念は、任意数のタグ／データ対や、一般的に“ｎ方
向セット連想性”として引用される偏成タイプのものを
カバーするため拡大できる。
ＴＬＢ文脈内で使用できる他のキャッシュ編成は“全連
想”と称される。この編成型式はシングルタグ／データ
ベクトルを採用しているが、ベクトル内のタグ／データ
（タグ／ＰＡ）情報の位置は、主メモリ（ページテーブ
ル）内の位置ともはや一致しない。むしろ、情報はベク
トル対の任意の位置で見出される。ＣＰＵからのアドレ
ス部分はベクトル対に対するアドレスとして使用され
ず、代わりに全アドレスがベクトル内の全タグと比較さ
れる。ｎ方向セット連想キャッシュと同様に比較は連続
してまたは並列に（これらの２方法の組合せにより）行
なわれる。一致が一つのタグで見出されると、データ
（ＰＡ）ベクトル内の対応する情報が、システム内の将
来の使用のため、出力バスに割込可能となる。一致が見
出されなければ、データ（ＰＡ）が主メモリ（または全
ページテーブル）から得られる。通常、再び生じないた
ろう１以上のタグが一致すると、一致タグの内のつに応
じて、データ（ＰＡ）を選択するための手段が使用さ
れ、エラー状態が信号表示される。
想”と称される。この編成型式はシングルタグ／データ
ベクトルを採用しているが、ベクトル内のタグ／データ
（タグ／ＰＡ）情報の位置は、主メモリ（ページテーブ
ル）内の位置ともはや一致しない。むしろ、情報はベク
トル対の任意の位置で見出される。ＣＰＵからのアドレ
ス部分はベクトル対に対するアドレスとして使用され
ず、代わりに全アドレスがベクトル内の全タグと比較さ
れる。ｎ方向セット連想キャッシュと同様に比較は連続
してまたは並列に（これらの２方法の組合せにより）行
なわれる。一致が一つのタグで見出されると、データ
（ＰＡ）ベクトル内の対応する情報が、システム内の将
来の使用のため、出力バスに割込可能となる。一致が見
出されなければ、データ（ＰＡ）が主メモリ（または全
ページテーブル）から得られる。通常、再び生じないた
ろう１以上のタグが一致すると、一致タグの内のつに応
じて、データ（ＰＡ）を選択するための手段が使用さ
れ、エラー状態が信号表示される。
（発明が解決しようとする問題点） 本発明は、キャッシュ内のタグと入力された仮想アドレ
スとの比較検索を行うキャッシュメモリ、またはTLBに
関するものであり、特に、キャッシュ内のタグと入力さ
れた仮想アドレスとの内容検索が並列的に行われるキャ
ッシュメモリ（例えば、連想メモリ）の構成に関するも
のである。
スとの比較検索を行うキャッシュメモリ、またはTLBに
関するものであり、特に、キャッシュ内のタグと入力さ
れた仮想アドレスとの内容検索が並列的に行われるキャ
ッシュメモリ（例えば、連想メモリ）の構成に関するも
のである。
仮想アドレスとタグとの比較を行う比較器が並列に配置
されたシステムでは、仮想アドレスが、これらの比較器
によって１つ以上のタグと一致する危険性がある。この
場合、１ワード以上のデータ（物理アドレスデータ）が
１つの出力バスに同時に出力される可能性がある。も
し、矛盾する情報がこれらのデータに含まれることとな
れば、出力バスを流れる過電流によってデータが消滅し
たり、あるいはデバイスに物理的な障害を与える恐れが
ある。
されたシステムでは、仮想アドレスが、これらの比較器
によって１つ以上のタグと一致する危険性がある。この
場合、１ワード以上のデータ（物理アドレスデータ）が
１つの出力バスに同時に出力される可能性がある。も
し、矛盾する情報がこれらのデータに含まれることとな
れば、出力バスを流れる過電流によってデータが消滅し
たり、あるいはデバイスに物理的な障害を与える恐れが
ある。
多数の一致が比較器によって発生したときに、多数のワ
ードデータが同時に出力バス上に出力されるのを防止す
るために、比較器の出力と出力バスイネーブル入力との
間に論理回路を設けることが可能である。しかしなが
ら、このような論理回路を追加すると、情報のアクセス
時に望ましくない遅延を引き起こしてしまう。
ードデータが同時に出力バス上に出力されるのを防止す
るために、比較器の出力と出力バスイネーブル入力との
間に論理回路を設けることが可能である。しかしなが
ら、このような論理回路を追加すると、情報のアクセス
時に望ましくない遅延を引き起こしてしまう。
ゾルノフスキーの米国特許第4,473,878号に開示された
他の解決策は、矛盾するデータの記憶を初めに妨げるも
のである。この解決策は単に比較ステップをサイクルの
データ記憶部分に移動するだけであるので、遅れを減少
しない。更に、任意のメモリ内のデータがランダムであ
るパワアップ時に存在する状態を扱えない。
他の解決策は、矛盾するデータの記憶を初めに妨げるも
のである。この解決策は単に比較ステップをサイクルの
データ記憶部分に移動するだけであるので、遅れを減少
しない。更に、任意のメモリ内のデータがランダムであ
るパワアップ時に存在する状態を扱えない。
この問題に対する他の解決策は、矛盾するデータがキャ
ッシュまたはＴＬＢに決して記憶されないようにソフト
ウエアを確保することである。しかしながら、全てのシ
ステムプログラマーが危険に気づき、危険を避ける努力
と時間を費やすことが必要であるので、この解決策は望
ましくない。また、ソフトウエアが、実行前に検出され
なかったエラーを含む可能性がある。更に、キャッシュ
が典型的にランダムデータで充たされたキャッシュの内
容をソフトウエアが制御できない等の問題がある。
ッシュまたはＴＬＢに決して記憶されないようにソフト
ウエアを確保することである。しかしながら、全てのシ
ステムプログラマーが危険に気づき、危険を避ける努力
と時間を費やすことが必要であるので、この解決策は望
ましくない。また、ソフトウエアが、実行前に検出され
なかったエラーを含む可能性がある。更に、キャッシュ
が典型的にランダムデータで充たされたキャッシュの内
容をソフトウエアが制御できない等の問題がある。
また、サルツの米国特許第4,357,656号では、キャッシ
ュで診断のため、キャッシュメモリの一部分または全部
を割込禁止するスキーマが記載されている。前記スキー
マはキャッシュ制御論理回路を加えた通常の直接マップ
されるキャッシュメモリから成る。マイクロコード制御
を受けて、キャッシュ制御論理回路は任意の４つのモー
ド、つまり、全キャッシュ割込禁止、全キャッシュ割込
可能、トップ半分割込禁止またはボドム半分割込禁止に
置かれる。診断が行なわれる時、キャッシュ制御論理回
路はまず第１に適切なモードに置かれる。それから、キ
ャッシュ制御論理回路は各メモリアクセスアドレスをこ
のアドレス内に記憶されるモードと論理積で比較し、適
切であれば一致比較器の出力にかかわらず“ミス”状態
を強制する。
ュで診断のため、キャッシュメモリの一部分または全部
を割込禁止するスキーマが記載されている。前記スキー
マはキャッシュ制御論理回路を加えた通常の直接マップ
されるキャッシュメモリから成る。マイクロコード制御
を受けて、キャッシュ制御論理回路は任意の４つのモー
ド、つまり、全キャッシュ割込禁止、全キャッシュ割込
可能、トップ半分割込禁止またはボドム半分割込禁止に
置かれる。診断が行なわれる時、キャッシュ制御論理回
路はまず第１に適切なモードに置かれる。それから、キ
ャッシュ制御論理回路は各メモリアクセスアドレスをこ
のアドレス内に記憶されるモードと論理積で比較し、適
切であれば一致比較器の出力にかかわらず“ミス”状態
を強制する。
本発明の目的は上記問題のいくつかまたは全てを回避す
るスキーマを提供することである。
るスキーマを提供することである。
本発明の他の目的は、ＴＬＢが多重一致エントリを記憶
していれば生じるであろうチップ損傷またはデータロス
を防ぐスキーマを提供することである。この発明の他の
目的は、一致比較を並列に行なうキャッシュまたはＴＬ
Ｂの速度や密度を増加することである。この発明の他の
目的は、全連想ＴＬＢに対して新規な保護スキーマを提
案することである。
していれば生じるであろうチップ損傷またはデータロス
を防ぐスキーマを提供することである。この発明の他の
目的は、一致比較を並列に行なうキャッシュまたはＴＬ
Ｂの速度や密度を増加することである。この発明の他の
目的は、全連想ＴＬＢに対して新規な保護スキーマを提
案することである。
（問題点を解決するための手段） 上記目的を達成するために、本発明では、システムの通
常動作時において生じる、ある一定のシステム状態を検
出し、この状態検出時には、キャッシュあるいはTLBを
動作不能（デイスエイブル）にする。つまり、もし、上
記システム状態が検出された場合には、キャッシュある
いはＴＬＢが出力バス上にデータ出力するのを禁止する
ように、回路が活性化される。（例えば、そのような状
態とは、仮想アドレスの一致が予め選択された数だけ検
出された時、現在の命令がメモリへのアクセス命令でな
いとき、あるいはＣＰＵからの仮想アドレスがページテ
ーブルの検索をする必要がない範囲にある時などであ
る。）そのような禁止を直ちに行なう必要はないが、デ
ータロスやチップ損傷を防ぐ程度に早めに行なうべきで
ある。更に、所定状態が生じるにもかかわらず、１回以
上の予め選択されたエントリが出力バスに割込可能でな
ければ、害は生じないので、そのような特徴から生じる
任意の利点は、その利点を利用する困難さを克服するの
に十分でない。例えば、このＴＬＢ文脈では、次の２つ
の状態のいずれかが生じる際に、ＴＬＢを割込禁止する
保護回路を組合せてもよい。つまり、 (1) ＣＰＵからの仮想アドレスが、ページテーブルの探
索する必要がない範囲内にある場合。即ち、主メモリの
一定部分が“マップされていない”または“直接マップ
されている”メモリとして事前に割込禁止され、仮想ア
ドレスが常に物理アドレスと同じか、比較的簡単な公式
により、常に物理アドレスに変換できることを意味す
る。ＣＰＵからの仮想アドレス直接マップされるメモリ
内にあれば、ＴＬＢは割込禁止される。
常動作時において生じる、ある一定のシステム状態を検
出し、この状態検出時には、キャッシュあるいはTLBを
動作不能（デイスエイブル）にする。つまり、もし、上
記システム状態が検出された場合には、キャッシュある
いはＴＬＢが出力バス上にデータ出力するのを禁止する
ように、回路が活性化される。（例えば、そのような状
態とは、仮想アドレスの一致が予め選択された数だけ検
出された時、現在の命令がメモリへのアクセス命令でな
いとき、あるいはＣＰＵからの仮想アドレスがページテ
ーブルの検索をする必要がない範囲にある時などであ
る。）そのような禁止を直ちに行なう必要はないが、デ
ータロスやチップ損傷を防ぐ程度に早めに行なうべきで
ある。更に、所定状態が生じるにもかかわらず、１回以
上の予め選択されたエントリが出力バスに割込可能でな
ければ、害は生じないので、そのような特徴から生じる
任意の利点は、その利点を利用する困難さを克服するの
に十分でない。例えば、このＴＬＢ文脈では、次の２つ
の状態のいずれかが生じる際に、ＴＬＢを割込禁止する
保護回路を組合せてもよい。つまり、 (1) ＣＰＵからの仮想アドレスが、ページテーブルの探
索する必要がない範囲内にある場合。即ち、主メモリの
一定部分が“マップされていない”または“直接マップ
されている”メモリとして事前に割込禁止され、仮想ア
ドレスが常に物理アドレスと同じか、比較的簡単な公式
により、常に物理アドレスに変換できることを意味す
る。ＣＰＵからの仮想アドレス直接マップされるメモリ
内にあれば、ＴＬＢは割込禁止される。
(2) 現在命令がメモリアクセス命令でない場合。レジス
タとレジスタ命令のようにアクセスメモリでない命令の
実行中にＣＰＵはランダムアドレスを発生する。これら
の命令が実行される時に、保護回路はＴＬＢを割込禁止
する。
タとレジスタ命令のようにアクセスメモリでない命令の
実行中にＣＰＵはランダムアドレスを発生する。これら
の命令が実行される時に、保護回路はＴＬＢを割込禁止
する。
この発明による遮断スキーマは更に、所定の状態により
カバーされない状況でチップを保護するフェイルセーフ
機構を含む。ＴＬＢ文脈では、約５個以上のダグ比較器
が同時に一致を表示する時はいつでも、フェイルセーフ
機構がＴＬＢを割込禁止する。この機構を実施する特別
な回路を次に詳細に説明する。
カバーされない状況でチップを保護するフェイルセーフ
機構を含む。ＴＬＢ文脈では、約５個以上のダグ比較器
が同時に一致を表示する時はいつでも、フェイルセーフ
機構がＴＬＢを割込禁止する。この機構を実施する特別
な回路を次に詳細に説明する。
（実施例） この発明を図示実施例に基づいて説明する。この発明
は、この出願の譲受人により設計されたシステムで具体
化されており、前記システムは次の論文に記載されてい
る。デモネー外著「RISCでのオペレーティングサポー
ト」，Proceedings,1986 COMPCON,IEEEE,第１３８〜１
４３頁；モーソリス外著「統合システム機能を備えたCM
OS RISCプロセッサ」，Proceedings,1986 COMPCON,IEE
E,第126〜131頁；チャウ・エフ外著「エンジニアリング
RISCコンパイラシステム」，Proceedings,1986 COMPCO
N,IEEE,第１３２〜１３７頁；ローエン外著「システム
レベルパーフォーマンス用RISCVLSIデザイン」，ＶＬＳ
Ｉシステムデザイン第７巻、第８１〜８８頁（１９８６
年）、それでこれらの論文をここで参考のため組み込ん
である。
は、この出願の譲受人により設計されたシステムで具体
化されており、前記システムは次の論文に記載されてい
る。デモネー外著「RISCでのオペレーティングサポー
ト」，Proceedings,1986 COMPCON,IEEEE,第１３８〜１
４３頁；モーソリス外著「統合システム機能を備えたCM
OS RISCプロセッサ」，Proceedings,1986 COMPCON,IEE
E,第126〜131頁；チャウ・エフ外著「エンジニアリング
RISCコンパイラシステム」，Proceedings,1986 COMPCO
N,IEEE,第１３２〜１３７頁；ローエン外著「システム
レベルパーフォーマンス用RISCVLSIデザイン」，ＶＬＳ
Ｉシステムデザイン第７巻、第８１〜８８頁（１９８６
年）、それでこれらの論文をここで参考のため組み込ん
である。
第１図はコンピュータの全体ブロック図を示す。このコ
ンピュータはデータバス１２に対して両方向インタフェ
ースを有する実行装置１０を含む。実行装置１０はま
た、仮想アドレス（ＶＡ）バス１４を介して、アドレス
変換装置１６に到る仮想アドレスを発生する。アドレス
変換装置１６は入力仮想アドレスを物理アドレスに変換
して、それらを物理アドレス（ＰＡ）バス１８に出力す
る。物理アドレスバス１８はＣＰＵアドレスバス２０お
よびキャッシュサブシステム２２と連結する。キャッシ
ュサブシステム２２は命令とデータストリームを別々に
キャッシングするデータキャッシュと、分離命令キャッ
シュ（個々に図示せず）とを含む。キャッシュサブシス
テムはまた、データバス１２と両方向に連結される。Ｃ
ＰＵアドレスバス２０はメモリインタフェース２４とブ
ートＲＯＭ２６にアドレスを与える。ブートＲＯＭ２６
はデータをデータバス１２に置くことができる。メモリ
インタフェース２４は更に主メモリと専用メモリ（個々
に図示せず）を含むメモリサブシステム２８に連結され
る。入出力装置、他のローカル周辺装置および共通プロ
セッサをデータバス１２やＣＰＵアドレスバス２０に連
結してもよい。それらの装置を第１図のブロックにおい
て参照番号３０で示す。このコンピュータはまた、数多
くの制御ライン（第１図では図示せず）を含む。
ンピュータはデータバス１２に対して両方向インタフェ
ースを有する実行装置１０を含む。実行装置１０はま
た、仮想アドレス（ＶＡ）バス１４を介して、アドレス
変換装置１６に到る仮想アドレスを発生する。アドレス
変換装置１６は入力仮想アドレスを物理アドレスに変換
して、それらを物理アドレス（ＰＡ）バス１８に出力す
る。物理アドレスバス１８はＣＰＵアドレスバス２０お
よびキャッシュサブシステム２２と連結する。キャッシ
ュサブシステム２２は命令とデータストリームを別々に
キャッシングするデータキャッシュと、分離命令キャッ
シュ（個々に図示せず）とを含む。キャッシュサブシス
テムはまた、データバス１２と両方向に連結される。Ｃ
ＰＵアドレスバス２０はメモリインタフェース２４とブ
ートＲＯＭ２６にアドレスを与える。ブートＲＯＭ２６
はデータをデータバス１２に置くことができる。メモリ
インタフェース２４は更に主メモリと専用メモリ（個々
に図示せず）を含むメモリサブシステム２８に連結され
る。入出力装置、他のローカル周辺装置および共通プロ
セッサをデータバス１２やＣＰＵアドレスバス２０に連
結してもよい。それらの装置を第１図のブロックにおい
て参照番号３０で示す。このコンピュータはまた、数多
くの制御ライン（第１図では図示せず）を含む。
本実施例の発明部分を詳細に説明する前に、使用したア
ドレススキーマを説明するのが有用であろう。第２図で
示すようにこの実施例では、４ギガバイト物理アドレス
スペース４２にマップする４ギガバイト仮想アドレスス
ペース４０を使用する。この仮想アドレススペースは４
つのセグメントに分割される。Kusegとして示されるユ
ーザセグメントはバイトアドレス０から7FFF FFFFまで
位置する２ギガバイドセグメントである。Kusegは、物
理アドレススペースの任意の部分にマップされるＴＬＢ
であり、ソフトウエアのオプションに貯蔵できる。核に
使用されるKseg0である５１２メガバイトスペースはア
ドレス8000 0000から9FFF FFFFに位置する。Kseg0は物
理アドレススペースのアドレス0000 0000から3FFF FFFF
にキャッシュされ、直接マップされる。Kseg0に対する
メモリ参照に際して起こる唯一のアドレス変換は、３２
ビットの内の上位３ビットでの０の強制である。Kseg1
はKseg0と同一であり、キャッシュされない点を除いてK
seg0と同じアドレス領域にマップされる。Kseg1はＩ／
０レジスタとブートＲＯＭ、ディスクバッファおよびそ
の使用がキャッシングをスローダウンする他のコードま
たはデータ用に使用される。Kseg2は、C0000 000からFF
FF FFFFに位置する１ギガバイトセグメントであり、物
理メモリの任意の領域にキャッシュでき、マップされる
ＴＬＢである。
ドレススキーマを説明するのが有用であろう。第２図で
示すようにこの実施例では、４ギガバイト物理アドレス
スペース４２にマップする４ギガバイト仮想アドレスス
ペース４０を使用する。この仮想アドレススペースは４
つのセグメントに分割される。Kusegとして示されるユ
ーザセグメントはバイトアドレス０から7FFF FFFFまで
位置する２ギガバイドセグメントである。Kusegは、物
理アドレススペースの任意の部分にマップされるＴＬＢ
であり、ソフトウエアのオプションに貯蔵できる。核に
使用されるKseg0である５１２メガバイトスペースはア
ドレス8000 0000から9FFF FFFFに位置する。Kseg0は物
理アドレススペースのアドレス0000 0000から3FFF FFFF
にキャッシュされ、直接マップされる。Kseg0に対する
メモリ参照に際して起こる唯一のアドレス変換は、３２
ビットの内の上位３ビットでの０の強制である。Kseg1
はKseg0と同一であり、キャッシュされない点を除いてK
seg0と同じアドレス領域にマップされる。Kseg1はＩ／
０レジスタとブートＲＯＭ、ディスクバッファおよびそ
の使用がキャッシングをスローダウンする他のコードま
たはデータ用に使用される。Kseg2は、C0000 000からFF
FF FFFFに位置する１ギガバイトセグメントであり、物
理メモリの任意の領域にキャッシュでき、マップされる
ＴＬＢである。
第３図はアドレス変換装置１６を詳細に示す。この装置
は全連想６４エントリＴＬＢ６０と全連想２エントリマ
イクロＴＬＢ（ＭＴＬＢ）６２とに区分される。ＭＴＬ
Ｂ６２は命令取出しにだけ使用され、他方、ＴＬＢ６０
は、データ参照と、命令取出しの際のＭＴＬＢ６２用の
第２レベルキャッシュとして使用される。ＴＬＢ６０と
ＭＴＬＢ６２は、それぞれの入力が第１図に示すＶＡバ
ス１４上位２０ビットを構成する２０ビット仮想ページ
番号（ＶＰＡ）バス６４に接続される。
は全連想６４エントリＴＬＢ６０と全連想２エントリマ
イクロＴＬＢ（ＭＴＬＢ）６２とに区分される。ＭＴＬ
Ｂ６２は命令取出しにだけ使用され、他方、ＴＬＢ６０
は、データ参照と、命令取出しの際のＭＴＬＢ６２用の
第２レベルキャッシュとして使用される。ＴＬＢ６０と
ＭＴＬＢ６２は、それぞれの入力が第１図に示すＶＡバ
ス１４上位２０ビットを構成する２０ビット仮想ページ
番号（ＶＰＡ）バス６４に接続される。
ＴＬＢ６０の出力はマルチプレクサ（ＭＵＸ）７０の第
１入力に接続する２０ビットＴＬＢＯＵＴバス６８に接
続される。ＭＴＬＢ６２の出力はＭＵＸ７０の第２入力
に接続される。ＭＵＸ７０の第３入力はＶＰＮバス６４
の下位１７ビットに接続される下位１７ビットと、接地
される上位３ビットとを有する。この第３入力は直接マ
ップされるアドレスのために使用される。ＴＬＢＯＵＴ
バス６８はまた、ＭＴＬＢがミスコンディションの場合
にＭＴＬＢを再ファイルするためＭＴＬＢ６２に接続さ
れる。ＴＬＢ６０は、ＶＰＮバス６４から図示しない経
路を介してソフトウエアコントロールを受けて、ＴＬＢ
ミスコンディション時に再ファイルされる。ＭＵＸ７０
の出力は２０ビットＰＡＨＩＧＨバス７２に接続され、
ＰＡＨＩＧＨバスは第１図に示す物理アドレス（ＰＡ）
バス１８の上位部分を形成する。ＰＡバス１８の下位部
分であるＰＡＬＯＷはＶＡバス１４の１２下位ビットに
接続される。
１入力に接続する２０ビットＴＬＢＯＵＴバス６８に接
続される。ＭＴＬＢ６２の出力はＭＵＸ７０の第２入力
に接続される。ＭＵＸ７０の第３入力はＶＰＮバス６４
の下位１７ビットに接続される下位１７ビットと、接地
される上位３ビットとを有する。この第３入力は直接マ
ップされるアドレスのために使用される。ＴＬＢＯＵＴ
バス６８はまた、ＭＴＬＢがミスコンディションの場合
にＭＴＬＢを再ファイルするためＭＴＬＢ６２に接続さ
れる。ＴＬＢ６０は、ＶＰＮバス６４から図示しない経
路を介してソフトウエアコントロールを受けて、ＴＬＢ
ミスコンディション時に再ファイルされる。ＭＵＸ７０
の出力は２０ビットＰＡＨＩＧＨバス７２に接続され、
ＰＡＨＩＧＨバスは第１図に示す物理アドレス（ＰＡ）
バス１８の上位部分を形成する。ＰＡバス１８の下位部
分であるＰＡＬＯＷはＶＡバス１４の１２下位ビットに
接続される。
ＴＬＢ６０は各エントリが、ＥＮＴＲＹ−ＨＩ部分８０
と、ＥＮＴＲＹ−ＬＯ部分８２とから成る６４個のエン
トリの配列から成る。個々のエントリ内のＥＮＴＲＹ−
ＨＩ部分８０ｉは、ＶＰＮバス６４上の仮想ページ番号
と合わせるため、仮想ページ番号を保持し、更に、また
ＴＬＢ６０に組込めるＰＩＤレジスタ（図示せず）の内
容と一致させるため、プロセスＩＤ（ＰＩＤ）を含める
ことができる。ＰＩＤレジスタを含んでいるので、同一
仮想アドレス領域からマップされる物理アドレス領域内
で、たとえ１以上のプロセスが連続してデータをアドレ
スしてもＴＬＢ６０は、異なるプロセスに対してアドレ
ス変換情報を保持できる。
と、ＥＮＴＲＹ−ＬＯ部分８２とから成る６４個のエン
トリの配列から成る。個々のエントリ内のＥＮＴＲＹ−
ＨＩ部分８０ｉは、ＶＰＮバス６４上の仮想ページ番号
と合わせるため、仮想ページ番号を保持し、更に、また
ＴＬＢ６０に組込めるＰＩＤレジスタ（図示せず）の内
容と一致させるため、プロセスＩＤ（ＰＩＤ）を含める
ことができる。ＰＩＤレジスタを含んでいるので、同一
仮想アドレス領域からマップされる物理アドレス領域内
で、たとえ１以上のプロセスが連続してデータをアドレ
スしてもＴＬＢ６０は、異なるプロセスに対してアドレ
ス変換情報を保持できる。
各々独立したエントリの内のＥＮＴＲＹ−ＬＯ部分８２
ｉは、対応するＥＮＴＲＹ−ＨＩ部分８０ｉ内の仮想ペ
ージ番号に応じた物理ページ番号を保持する。ＥＮＴＲ
Ｙ−ＬＯ部分８２ｉはまた、有効ビット、大域ビットま
たはこの発明にとって重要でない他のビットのような付
加的な状態ビットを含んでもよい。各々独立したＥＮＴ
ＲＹ−ＨＩビット８０ｉは、その出力が比較器８４ｉの
入力に接続される。一致比較が完全に並列に行なわれる
ような比較器８４ｉが６４個ある。各々の比較器８４ｉ
の第２入力はＶＰＮバス６４に接続される。各々の比較
器８４ｉは、ＥＮＴＲＹ−ＨＩ部分８０ｉ内の情報がＶ
ＰＮバス６４での情報と一致すれば高くなり、一致しな
ければ低くなるように一致ライン８９ｉに出力信号を発
生する。各々の一致ライン８９ｉは対応するＡＮＤゲー
ト９０ｉの第１入力に接続され、ＡＮＤゲートの出力
（リード９１ｉ）は、対応するＥＮＴＲＹ−ＬＯ部分８
２ｉの割込可能出力に接続される。従って、ＡＮＤゲー
ト９０ｉの第２入力が高いと（その目的を下記する）、
ＴＬＢ６０の各々独立したＥＮＴＲＹ−ＬＯ部分８２ｉ
の物理ページ番号は、対応するＥＮＴＲＹ−ＨＩ部分８
０ｉ内の情報がＶＰＮバス６４の情報と一致すれば、Ｔ
ＬＢＯＵＴバス６８に割込可能出力が活性化され割込可
能となる。
ｉは、対応するＥＮＴＲＹ−ＨＩ部分８０ｉ内の仮想ペ
ージ番号に応じた物理ページ番号を保持する。ＥＮＴＲ
Ｙ−ＬＯ部分８２ｉはまた、有効ビット、大域ビットま
たはこの発明にとって重要でない他のビットのような付
加的な状態ビットを含んでもよい。各々独立したＥＮＴ
ＲＹ−ＨＩビット８０ｉは、その出力が比較器８４ｉの
入力に接続される。一致比較が完全に並列に行なわれる
ような比較器８４ｉが６４個ある。各々の比較器８４ｉ
の第２入力はＶＰＮバス６４に接続される。各々の比較
器８４ｉは、ＥＮＴＲＹ−ＨＩ部分８０ｉ内の情報がＶ
ＰＮバス６４での情報と一致すれば高くなり、一致しな
ければ低くなるように一致ライン８９ｉに出力信号を発
生する。各々の一致ライン８９ｉは対応するＡＮＤゲー
ト９０ｉの第１入力に接続され、ＡＮＤゲートの出力
（リード９１ｉ）は、対応するＥＮＴＲＹ−ＬＯ部分８
２ｉの割込可能出力に接続される。従って、ＡＮＤゲー
ト９０ｉの第２入力が高いと（その目的を下記する）、
ＴＬＢ６０の各々独立したＥＮＴＲＹ−ＬＯ部分８２ｉ
の物理ページ番号は、対応するＥＮＴＲＹ−ＨＩ部分８
０ｉ内の情報がＶＰＮバス６４の情報と一致すれば、Ｔ
ＬＢＯＵＴバス６８に割込可能出力が活性化され割込可
能となる。
ＥＮＴＲＹ−ＬＯ部分８２ｉの割込可能出力に続される
のに加えて、各々のリード９１ｉは対応するＭＯＳＦＥ
Ｔ９２ｉのゲートにも接続される。全てのＭＯＳＦＥＴ
のソースは接地され、ドレーンは全て共通プルダウンラ
イン９４に接続される。プルダウンライン９４はプルア
ップ９６（ドレーンまたは基準電圧に接続されるゲート
を有するＭＯＳＦＥＴから成る）を通して、供給電力に
接続される。プルダウンライン９４はまた、アナログ比
較器９８の非反転入力に接続され、比較器の反転入力は
電圧基準Vref1に接続される。ＭＯＳＦＥＴ９２ｉのい
ずれもが稼働していなければ、アナログ比較器は高レベ
ルを出力し、ＭＯＳＦＥＴの少なくとも１つが稼働して
いればアナログ比較器は低レベルを出力するようにVref
1が選ばれる。全ＡＮＤゲート９０ｉの第２入力が再び
高いとすると、ＮＯＴＬＢＭＡＴＣＨと称されるアナロ
グ比較器９８の出力は、比較器８４ｉのいずれも一致を
示す時に高く、比較器８４ｉの少なくとも一つが一致を
示す時に低くなる。
のに加えて、各々のリード９１ｉは対応するＭＯＳＦＥ
Ｔ９２ｉのゲートにも接続される。全てのＭＯＳＦＥＴ
のソースは接地され、ドレーンは全て共通プルダウンラ
イン９４に接続される。プルダウンライン９４はプルア
ップ９６（ドレーンまたは基準電圧に接続されるゲート
を有するＭＯＳＦＥＴから成る）を通して、供給電力に
接続される。プルダウンライン９４はまた、アナログ比
較器９８の非反転入力に接続され、比較器の反転入力は
電圧基準Vref1に接続される。ＭＯＳＦＥＴ９２ｉのい
ずれもが稼働していなければ、アナログ比較器は高レベ
ルを出力し、ＭＯＳＦＥＴの少なくとも１つが稼働して
いればアナログ比較器は低レベルを出力するようにVref
1が選ばれる。全ＡＮＤゲート９０ｉの第２入力が再び
高いとすると、ＮＯＴＬＢＭＡＴＣＨと称されるアナロ
グ比較器９８の出力は、比較器８４ｉのいずれも一致を
示す時に高く、比較器８４ｉの少なくとも一つが一致を
示す時に低くなる。
本発明によると、プルダウンライン９４は更に、第２ア
ナログ比較器１００の非反転入力に接続され、比較器の
反転入力はVref1より低い第２電圧基準Vref2に接続され
る。少なくともＭＯＳＦＥＴ９２ｉの内の約５個が直ち
に稼働している時にだけ、アナログ比較器１００の出力
が低くなるようにVref2が選択される。アナログ比較器
１００の出力は、システムパワアップにのみリセットで
きるセット・リセットフリップフロップ１０２の“セッ
ト”入力に接続される。少なくとも約５つの同時一致指
示の存在がシステム障害を表現するので、フリップフロ
ップ１０２がセットされると直ちにシステムの実行は停
止する。フリップフロップの状態は、そのためのソフト
ウエアにとって有効である。フリップフロップの出力
はまた、２入力ＡＮＤゲート１０１の第１入力に接続さ
れ、前記ＡＮＤゲートの出力は各々のＡＮＤゲート９０
ｉの第２入力に接続される。ＡＮＤゲート１０１の第２
入力はＮＡＮＤゲート８５の出力に接続される。それ
で、フリップフロップ１０２が稼働中であれば、ＡＮＤ
ゲート９０ｉは全てゲートオフし、それにより、ＥＮＴ
ＲＹ−ＬＯ部分８２ｉからＴＬＢＯＵＴバス６８への任
意情報の出力を迅速に禁止する。この禁止は同時に多重
物理アドレスがＴＬＢＯＵＴバス６８に置かれるのを決
して妨げるのではなく、もし置かれたとしても、多重物
理アドレスはバスから迅速に取去られ、損失は生じな
い。
ナログ比較器１００の非反転入力に接続され、比較器の
反転入力はVref1より低い第２電圧基準Vref2に接続され
る。少なくともＭＯＳＦＥＴ９２ｉの内の約５個が直ち
に稼働している時にだけ、アナログ比較器１００の出力
が低くなるようにVref2が選択される。アナログ比較器
１００の出力は、システムパワアップにのみリセットで
きるセット・リセットフリップフロップ１０２の“セッ
ト”入力に接続される。少なくとも約５つの同時一致指
示の存在がシステム障害を表現するので、フリップフロ
ップ１０２がセットされると直ちにシステムの実行は停
止する。フリップフロップの状態は、そのためのソフト
ウエアにとって有効である。フリップフロップの出力
はまた、２入力ＡＮＤゲート１０１の第１入力に接続さ
れ、前記ＡＮＤゲートの出力は各々のＡＮＤゲート９０
ｉの第２入力に接続される。ＡＮＤゲート１０１の第２
入力はＮＡＮＤゲート８５の出力に接続される。それ
で、フリップフロップ１０２が稼働中であれば、ＡＮＤ
ゲート９０ｉは全てゲートオフし、それにより、ＥＮＴ
ＲＹ−ＬＯ部分８２ｉからＴＬＢＯＵＴバス６８への任
意情報の出力を迅速に禁止する。この禁止は同時に多重
物理アドレスがＴＬＢＯＵＴバス６８に置かれるのを決
して妨げるのではなく、もし置かれたとしても、多重物
理アドレスはバスから迅速に取去られ、損失は生じな
い。
更にこの発明によるとＮＡＮＤゲート８５の入力はそれ
ぞれ、附加ＮＡＮＤゲート８６，８７の出力に接続され
る。ＮＡＮＤゲート８６は、それぞれが実行装置１０に
より発生するＭＡＰＰＥＤ信号に接続される２つの入力
を有し、メモリアクセスが仮想メモリのマップ領域、つ
まり、クロックフェーズ１にあることを表示する。ＮＡ
ＮＤゲート８７は実行装置１０により発生するＭＥＭＡ
ＣＣ信号にそれぞれ接続される３つの入力を有し、現在
命令がＭＡＰＰＥＤ信号、つまり、クロックフェーズ２
に対するメモリアクセス命令であることを表示する。Ｎ
ＡＮＤゲート８５，８６，８７は、ある種の定義済シス
テム条件が生じる場合、ＴＬＢに割込禁止するために使
用される。
ぞれ、附加ＮＡＮＤゲート８６，８７の出力に接続され
る。ＮＡＮＤゲート８６は、それぞれが実行装置１０に
より発生するＭＡＰＰＥＤ信号に接続される２つの入力
を有し、メモリアクセスが仮想メモリのマップ領域、つ
まり、クロックフェーズ１にあることを表示する。ＮＡ
ＮＤゲート８７は実行装置１０により発生するＭＥＭＡ
ＣＣ信号にそれぞれ接続される３つの入力を有し、現在
命令がＭＡＰＰＥＤ信号、つまり、クロックフェーズ２
に対するメモリアクセス命令であることを表示する。Ｎ
ＡＮＤゲート８５，８６，８７は、ある種の定義済シス
テム条件が生じる場合、ＴＬＢに割込禁止するために使
用される。
初めに、コンピュータのアーキテクチャは、命令が２フ
ェーズクロックの内のフェーズ１ごとに取出され、メモ
リデータ参照がフェーズ２で行なわれるようになること
に注意して、アドレス変換装置１６の動作を説明する。
フェーズ１では、実行装置１０は命令取出しのために仮
想アドレスを与える。仮想アドレスの下位１２ビットは
直接、ＰＡバス１８の下位部分を構成する。仮想アドレ
スの上位２０ビットは、ＶＰＮバス６４を介してＭＴＬ
Ｂ６２と、ＴＬＢ６０内の６４個の比較器８４ｉ全部に
送られる。構成と動作は従来通りであるＭＴＬＢは、前
記情報を２つの仮想アドレスレジスタ内で既に記憶され
ている情報と比較する。もし、一致が見出されると、対
応する物理ページ番号がＭＵＸ７０の第２入力に提供さ
れ、選択信号、ＰＡＨＩＧＨＳＥＬが発生し、ＭＵＸ７
０が、そのような物理ページ番号をＰＡバス１８に出力
するようになる。もし、一致が見出されないと、実行装
置１０は立往生状態になり、その間、主ＴＬＢ６０は命
令仮想アドレスを次のフェーズ１で変換しようとする。
各々の比較器８４ｉは、仮想アドレスを対応するＥＮＴ
ＲＹ−ＨＩ部分８０ｉと比較し、等しいことが分かれ
ば、対応する一致ライン８９ｉにハイレベルを出力す
る。ＭＥＭＡＣＣとＭＡＰＰＥＤが高位であり、確実
に、一回の一致が見出されたとすると、プルダウンライ
ン９４はＭＯＳＦＥＴ９２ｉの内の１つにより、低位に
プルされる。プルダウンライン９４のレベルは十分に低
く、アナログ比較器９８のＮＯＴＬＢＭＡＴＣＨ出力を
遮断するが、アナログ比較器１００の出力を低下させる
ほど低くはない。それで、ＡＮＤゲート９０ｉの第２入
力は全て高位であり、一致ライン８９ｉの状態により、
ＥＮＴＲＹ−ＬＯ部分８２ｉの割込可能出力が制御を受
ける。それで、ＥＮＴＲＹ−ＬＯ８２ｉの内の１つが確
実に物理ページ番号をＴＬＢＯＵＴバス６８に置き、矛
盾が存在しない。この物理ページ番号はＭＵＸ７０の第
１入力に送られ、ＰＡＨＩＧＨＳＥＬ信号が図示しない
手段により変更して、ＭＵＸ７０が第１入力をＰＡＨＩ
ＧＨバス７２に送るようにする。ＴＬＢＯＵＴバス６８
からの物理ページ番号はまた、この時に将来使用を見越
してＭＴＬＢ６０に書込まれる。
ェーズクロックの内のフェーズ１ごとに取出され、メモ
リデータ参照がフェーズ２で行なわれるようになること
に注意して、アドレス変換装置１６の動作を説明する。
フェーズ１では、実行装置１０は命令取出しのために仮
想アドレスを与える。仮想アドレスの下位１２ビットは
直接、ＰＡバス１８の下位部分を構成する。仮想アドレ
スの上位２０ビットは、ＶＰＮバス６４を介してＭＴＬ
Ｂ６２と、ＴＬＢ６０内の６４個の比較器８４ｉ全部に
送られる。構成と動作は従来通りであるＭＴＬＢは、前
記情報を２つの仮想アドレスレジスタ内で既に記憶され
ている情報と比較する。もし、一致が見出されると、対
応する物理ページ番号がＭＵＸ７０の第２入力に提供さ
れ、選択信号、ＰＡＨＩＧＨＳＥＬが発生し、ＭＵＸ７
０が、そのような物理ページ番号をＰＡバス１８に出力
するようになる。もし、一致が見出されないと、実行装
置１０は立往生状態になり、その間、主ＴＬＢ６０は命
令仮想アドレスを次のフェーズ１で変換しようとする。
各々の比較器８４ｉは、仮想アドレスを対応するＥＮＴ
ＲＹ−ＨＩ部分８０ｉと比較し、等しいことが分かれ
ば、対応する一致ライン８９ｉにハイレベルを出力す
る。ＭＥＭＡＣＣとＭＡＰＰＥＤが高位であり、確実
に、一回の一致が見出されたとすると、プルダウンライ
ン９４はＭＯＳＦＥＴ９２ｉの内の１つにより、低位に
プルされる。プルダウンライン９４のレベルは十分に低
く、アナログ比較器９８のＮＯＴＬＢＭＡＴＣＨ出力を
遮断するが、アナログ比較器１００の出力を低下させる
ほど低くはない。それで、ＡＮＤゲート９０ｉの第２入
力は全て高位であり、一致ライン８９ｉの状態により、
ＥＮＴＲＹ−ＬＯ部分８２ｉの割込可能出力が制御を受
ける。それで、ＥＮＴＲＹ−ＬＯ８２ｉの内の１つが確
実に物理ページ番号をＴＬＢＯＵＴバス６８に置き、矛
盾が存在しない。この物理ページ番号はＭＵＸ７０の第
１入力に送られ、ＰＡＨＩＧＨＳＥＬ信号が図示しない
手段により変更して、ＭＵＸ７０が第１入力をＰＡＨＩ
ＧＨバス７２に送るようにする。ＴＬＢＯＵＴバス６８
からの物理ページ番号はまた、この時に将来使用を見越
してＭＴＬＢ６０に書込まれる。
フェーズ２では、実行装置１０は、仮想アドレス情報を
有するアドレス変換装置１６にデータ参照を提供する。
前記情報はフェーズ２において現われるので、ＭＴＬＢ
６２で無視される。代わりに、ＴＬＢ６０だけが、上記
のような変換を試みる。再び、一回の一致が確実に見出
されると、変換された物理ページ番号ＴＬＢＯＵＴバス
６８に置かれ、ＭＵＸ７０により、ＰＡバス１８に送ら
れる。
有するアドレス変換装置１６にデータ参照を提供する。
前記情報はフェーズ２において現われるので、ＭＴＬＢ
６２で無視される。代わりに、ＴＬＢ６０だけが、上記
のような変換を試みる。再び、一回の一致が確実に見出
されると、変換された物理ページ番号ＴＬＢＯＵＴバス
６８に置かれ、ＭＵＸ７０により、ＰＡバス１８に送ら
れる。
本発明によると、前記のように、２以上のＥＮＴＲＹ−
ＨＩ部分８０ｉと生じる一致が、同時に、１以上のＥＮ
ＴＲＹ−ＬＯ部分をしてＴＬＢＯＵＴバス６８を確実に
ドライブさせないようにするため、ＴＬＢ６０には論理
素子がない。それで、ＴＬＢ６０は、ある種の定義済シ
ステム条件が生じる際に一時的または永久的に“自己遮
断”する回路を含む。これらの条件は、初期ブートルー
チンがパワアップ時に起動するように全体的に多重一致
で起こりそうな結果を含むように選択される。多重一致
は、ＥＮＴＲＹ−ＨＩ部分８０の内容がパワアップ時に
ランダムであり、任意のソフトウエアコントロールを受
けてセットされないので、ここでは可能性がかなり高
い。この発明のこの見方を実施する一方法は、仮想メモ
リのマップされない領域にブートＲＯＭを置き、ブート
中にＴＬＢを使用する必要性を避けることであろう。実
行装置１０はパワアップに際し、“ブート”信号を発生
し、ブートルーチン完了時にだけ、実行装置はクリアさ
れる。“ブート”信号はＴＬＢを遮断するために使用さ
れ、ＴＬＢＯＵＴバス６８への多重物理ページ番号のい
かなる割込可能性をも妨げ、ブートルーチン自体は不一
致エントリをＴＬＢ６０のＥＮＴＲＹ−ＨＩ部分８０に
書込むためのコードを含む。それで、時間ブートが完了
し、ブート信号が生じることにより、ＥＮＴＲＹ−ＨＩ
部分で８０のランダムパワアップデータにより、ＴＬＢ
ＯＵＴバス６８には多重割込可能な物理ページ番号がも
はや存在しない。
ＨＩ部分８０ｉと生じる一致が、同時に、１以上のＥＮ
ＴＲＹ−ＬＯ部分をしてＴＬＢＯＵＴバス６８を確実に
ドライブさせないようにするため、ＴＬＢ６０には論理
素子がない。それで、ＴＬＢ６０は、ある種の定義済シ
ステム条件が生じる際に一時的または永久的に“自己遮
断”する回路を含む。これらの条件は、初期ブートルー
チンがパワアップ時に起動するように全体的に多重一致
で起こりそうな結果を含むように選択される。多重一致
は、ＥＮＴＲＹ−ＨＩ部分８０の内容がパワアップ時に
ランダムであり、任意のソフトウエアコントロールを受
けてセットされないので、ここでは可能性がかなり高
い。この発明のこの見方を実施する一方法は、仮想メモ
リのマップされない領域にブートＲＯＭを置き、ブート
中にＴＬＢを使用する必要性を避けることであろう。実
行装置１０はパワアップに際し、“ブート”信号を発生
し、ブートルーチン完了時にだけ、実行装置はクリアさ
れる。“ブート”信号はＴＬＢを遮断するために使用さ
れ、ＴＬＢＯＵＴバス６８への多重物理ページ番号のい
かなる割込可能性をも妨げ、ブートルーチン自体は不一
致エントリをＴＬＢ６０のＥＮＴＲＹ−ＨＩ部分８０に
書込むためのコードを含む。それで、時間ブートが完了
し、ブート信号が生じることにより、ＥＮＴＲＹ−ＨＩ
部分で８０のランダムパワアップデータにより、ＴＬＢ
ＯＵＴバス６８には多重割込可能な物理ページ番号がも
はや存在しない。
しかしながら、本発明の好適な実施例は、またソフトウ
エアコーディングでの順応性が大きく異なる方法で、同
一データのソースから防護される。この好適な実施例で
はブートＲＯＭは上記のように仮想メモリの直接マップ
されたセグメントに配置されるが、メモリ参照が任意の
直接マップされたページに対して行なわれる時はいつで
も、ＴＬＢ６０は遮断される。ＴＬＢ６０は、そのよう
なメモリ参照中に必要でないので、このことは許容で
き、必要な時にＴＬＢ６０からのエントリを消去するこ
とが、ソフトウエアに別の利用できない方法を与えるの
で、望ましいことである。この特徴がないと、エントリ
内に書込むために、ソフトウエアにダミーの仮想アドレ
スまたはプロセスＩＤを選択しなければならず、ダミー
の仮想アドレスおよびプロセスＩＤがＴＬＢ６０におい
て、すでに記憶された任意の他の仮想アドレスおよびプ
ロセスＩＤと同一でないことを確認するための時間がか
かるが、このように本発明の好適な実施例では、仮想ア
ドレスがプログラマーにより、直接マップされるメモリ
スペースに予め選択された所望のＴＬＢエントリに固定
仮想アドレスを書込むソフトウエアだけが必要である。
それ故、本実施例では、固定値をこれらのエントリに書
込むことにより、ソフトウエアはエントリ（またはいく
つかのエントリでも）を消去できる。その時、それらの
エントリがメモリの直接マップされる部分で予め選択さ
れるので、それらのエントリが同一情報であることは問
題とならない。好適な実施例でのこの方法により、ＴＬ
ＢＯＵＴバス６８には多重物理アドレスが置かれること
がなく、これらのエントリに基づいた一致信号が、任意
のＥＮＴＲＹ−ＬＯ部分８２ｉの割込可能出力に決して
現われない。
エアコーディングでの順応性が大きく異なる方法で、同
一データのソースから防護される。この好適な実施例で
はブートＲＯＭは上記のように仮想メモリの直接マップ
されたセグメントに配置されるが、メモリ参照が任意の
直接マップされたページに対して行なわれる時はいつで
も、ＴＬＢ６０は遮断される。ＴＬＢ６０は、そのよう
なメモリ参照中に必要でないので、このことは許容で
き、必要な時にＴＬＢ６０からのエントリを消去するこ
とが、ソフトウエアに別の利用できない方法を与えるの
で、望ましいことである。この特徴がないと、エントリ
内に書込むために、ソフトウエアにダミーの仮想アドレ
スまたはプロセスＩＤを選択しなければならず、ダミー
の仮想アドレスおよびプロセスＩＤがＴＬＢ６０におい
て、すでに記憶された任意の他の仮想アドレスおよびプ
ロセスＩＤと同一でないことを確認するための時間がか
かるが、このように本発明の好適な実施例では、仮想ア
ドレスがプログラマーにより、直接マップされるメモリ
スペースに予め選択された所望のＴＬＢエントリに固定
仮想アドレスを書込むソフトウエアだけが必要である。
それ故、本実施例では、固定値をこれらのエントリに書
込むことにより、ソフトウエアはエントリ（またはいく
つかのエントリでも）を消去できる。その時、それらの
エントリがメモリの直接マップされる部分で予め選択さ
れるので、それらのエントリが同一情報であることは問
題とならない。好適な実施例でのこの方法により、ＴＬ
ＢＯＵＴバス６８には多重物理アドレスが置かれること
がなく、これらのエントリに基づいた一致信号が、任意
のＥＮＴＲＹ−ＬＯ部分８２ｉの割込可能出力に決して
現われない。
ＴＬＢ６０のＥＮＴＲＹ−ＨＩ部分８０内の多重同一エ
ントリの第２ソースはソフトウエアである。典型的には
このことは、ソフトウエアがエラーまたはバグを含むだ
けで生じる。しかしながら、バグなしソフトウエアは考
えられず、ハードウエアはそれ自体、バグが存在する場
合に保護すべきである。明白にこのＴＬＢ保護スキーマ
は、望ましい実施例が、パワアップ時にランダムエント
リに関してとるこの多重同一エントリのソースを扱うた
めの同一のブロードブラシアプローチをとることができ
ず、任意のアクセスがメモリに対して行なわれる時はい
つでも、多重エントリを遮断する必要がある。その代わ
りに望ましい実施例では、ＴＬＢが必要でない時はいつ
でも、ＴＬＢを遮断することにより、幾分多重一致の危
険を減少する。参照されるアドレスがメモリの直接マッ
プされる領域にあるか、実行される命令が全くメモリ参
照命令でない時にＴＬＢの遮断が生じる。第１の多重同
一エントリを扱うため送られる状態と前者の条件は同じ
であり、そのような状態がある間、ＴＬＢＯＵＴバス６
８上に多重物理ページ番号を置かないようにするための
余分の回路は必要がない。何とかして幾分妨げられなけ
れば、各々のクロックフェーズの初めにＶＰＮバス６４
にあるいかなる情報の変換をもＴＬＢ６０が試みるの
で、後者の状態が生じる。多くの命令はメモリアクセス
命令ではなく、フェーズ２中でのそのようなバスに送ら
れる情報は、全く異なる目的にとってランダムであり、
または予定されたものである。この情報は、間違ったソ
フトウエアにより、そこに置かれる多重ＴＬＢエントリ
と偶然一致する仮想アドレスを構成する任意の他の情報
とまさに同じである。ＴＬＢアドレスの番号の任意の減
少は、システムの他の部分が損害を受けない限り、改良
となるという説によると、実行される命令がメモリアク
セス命令でない時はいつでも、フェーズ２では、本発明
の望ましい実施例ではＴＬＢを遮断する。
ントリの第２ソースはソフトウエアである。典型的には
このことは、ソフトウエアがエラーまたはバグを含むだ
けで生じる。しかしながら、バグなしソフトウエアは考
えられず、ハードウエアはそれ自体、バグが存在する場
合に保護すべきである。明白にこのＴＬＢ保護スキーマ
は、望ましい実施例が、パワアップ時にランダムエント
リに関してとるこの多重同一エントリのソースを扱うた
めの同一のブロードブラシアプローチをとることができ
ず、任意のアクセスがメモリに対して行なわれる時はい
つでも、多重エントリを遮断する必要がある。その代わ
りに望ましい実施例では、ＴＬＢが必要でない時はいつ
でも、ＴＬＢを遮断することにより、幾分多重一致の危
険を減少する。参照されるアドレスがメモリの直接マッ
プされる領域にあるか、実行される命令が全くメモリ参
照命令でない時にＴＬＢの遮断が生じる。第１の多重同
一エントリを扱うため送られる状態と前者の条件は同じ
であり、そのような状態がある間、ＴＬＢＯＵＴバス６
８上に多重物理ページ番号を置かないようにするための
余分の回路は必要がない。何とかして幾分妨げられなけ
れば、各々のクロックフェーズの初めにＶＰＮバス６４
にあるいかなる情報の変換をもＴＬＢ６０が試みるの
で、後者の状態が生じる。多くの命令はメモリアクセス
命令ではなく、フェーズ２中でのそのようなバスに送ら
れる情報は、全く異なる目的にとってランダムであり、
または予定されたものである。この情報は、間違ったソ
フトウエアにより、そこに置かれる多重ＴＬＢエントリ
と偶然一致する仮想アドレスを構成する任意の他の情報
とまさに同じである。ＴＬＢアドレスの番号の任意の減
少は、システムの他の部分が損害を受けない限り、改良
となるという説によると、実行される命令がメモリアク
セス命令でない時はいつでも、フェーズ２では、本発明
の望ましい実施例ではＴＬＢを遮断する。
この発明によるシステムは保護回路の全ての他の部分に
もかかわらず、１回以上の一致ライン８８ｉがアクティ
ブになれば、ＴＬＢを遮断するＴＬＢ保護回路内のフェ
イルセーフ部分を含む。この回路はいかなるシステム状
態にも左右されず、むしろ、多重一致の発生を直接、感
知することにより動作する。フェイルセーフ部分はある
未知の予期しない場合にだけ起動するので、フェイルセ
ーフ部分に基づいた任意のＴＬＢ遮断は、チップ損傷を
避けるため、次のパワアップがリセットするまで、永久
に行なわれる。この望ましい実施例では、約５回の同時
一致があれば、フェイルセーフ部分を起動し、遮断が永
続する。数５の選択は、できる限り１回以上の一致を検
出する信頼性と、動作のノイズ領域を避ける必要との間
のトレードオフを表わす。それ故に、好適な実施例で使
用される本発明は次の３つの観点を有する。
もかかわらず、１回以上の一致ライン８８ｉがアクティ
ブになれば、ＴＬＢを遮断するＴＬＢ保護回路内のフェ
イルセーフ部分を含む。この回路はいかなるシステム状
態にも左右されず、むしろ、多重一致の発生を直接、感
知することにより動作する。フェイルセーフ部分はある
未知の予期しない場合にだけ起動するので、フェイルセ
ーフ部分に基づいた任意のＴＬＢ遮断は、チップ損傷を
避けるため、次のパワアップがリセットするまで、永久
に行なわれる。この望ましい実施例では、約５回の同時
一致があれば、フェイルセーフ部分を起動し、遮断が永
続する。数５の選択は、できる限り１回以上の一致を検
出する信頼性と、動作のノイズ領域を避ける必要との間
のトレードオフを表わす。それ故に、好適な実施例で使
用される本発明は次の３つの観点を有する。
(1) マップされないアドレス参照でのＴＬＢの一時的遮
断。
断。
(2) 現在の命令がメモリアクセス命令でない場合にフェ
ーズ２だけのＴＬＢの一時的遮断。
ーズ２だけのＴＬＢの一時的遮断。
(3) 少なくとも約５回の一致が同時に検出される場合の
ＴＬＢの永久遮断。
ＴＬＢの永久遮断。
ＴＬＢ遮断スキーマのこれらの３つの観点は、次のよう
にこの望ましい実施例で実施される。第一に実行装置１
０が仮想アドレスを発生すると、組合せ回路（図示せ
ず）が付属ＭＡＰＰＥＤ信号を発生し、仮想アドレスが
メモリのマップされた領域かマップされない（直接マッ
プされる）領域のいずれにあるかを表示する。この信号
は、命令とデータがメモリのマップされた領域またはマ
ップされない領域に現われるので、両方のクロックフェ
ーズで発生する。両方のクロックフェーズはＭＡＰＰＥ
Ｄ信号でゲートされ（フェーズ１はＮＡＮＤゲート８６
でゲートされ、フェーズ２はＮＡＮＤゲート８７でゲー
トされる）、結果が共に（ＮＡＮＤゲート８５により）
否定積される。結果信号は、それがＥＮＴＲＹ−ＬＯ部
分８２ｉの割込可能出力に達する前に一致ライン８９ｉ
をゲートする（ＡＮＤゲート９０ｉ）のに使用される。
それで、メモリのマップされない領域に対するメモリ参
照のため、割込可能出力はいずれも決して起動されな
い。また、ＭＡＰＰＥＤが活動停止すれば、ＭＵＸ７０
がＰＡバス１８に対して与える直接マップされるアドレ
スを選択するようにＰＡＨＩＧＨＳＥＬが変化する。
にこの望ましい実施例で実施される。第一に実行装置１
０が仮想アドレスを発生すると、組合せ回路（図示せ
ず）が付属ＭＡＰＰＥＤ信号を発生し、仮想アドレスが
メモリのマップされた領域かマップされない（直接マッ
プされる）領域のいずれにあるかを表示する。この信号
は、命令とデータがメモリのマップされた領域またはマ
ップされない領域に現われるので、両方のクロックフェ
ーズで発生する。両方のクロックフェーズはＭＡＰＰＥ
Ｄ信号でゲートされ（フェーズ１はＮＡＮＤゲート８６
でゲートされ、フェーズ２はＮＡＮＤゲート８７でゲー
トされる）、結果が共に（ＮＡＮＤゲート８５により）
否定積される。結果信号は、それがＥＮＴＲＹ−ＬＯ部
分８２ｉの割込可能出力に達する前に一致ライン８９ｉ
をゲートする（ＡＮＤゲート９０ｉ）のに使用される。
それで、メモリのマップされない領域に対するメモリ参
照のため、割込可能出力はいずれも決して起動されな
い。また、ＭＡＰＰＥＤが活動停止すれば、ＭＵＸ７０
がＰＡバス１８に対して与える直接マップされるアドレ
スを選択するようにＰＡＨＩＧＨＳＥＬが変化する。
遮断スキーマの第２観点は、第１観点と同様に実施され
る。実行装置１０内の組合せ論理回路が現在命令のオー
プンコードをデコードし、命令がメモリアクセス命令で
あるかどうかを表示するＭＥＭＡＣＣ信号を発生する。
クロックフェーズ１に唯一の適切なイベントが生じる命
令取出しが常にメモリアクセスを必要とするので、ＭＥ
ＭＡＣＣ信号は（ＮＡＮＤゲート８７を介して）、クロ
ックフェーズ２だけをゲートする。それで、フェーズ２
は両方のＭＡＰＰＥＤとＭＥＭＡＣＣによりゲートさ
れ、フェーズ２で起動されるために両方共、ライン９１
ｉのいずれかに対して、活動状態でなければならない。
アナログ比較器１００、フリップフロップ１０２、ＭＯ
ＳＦＥＴ９２ｉ、ＡＮＤゲート１０１が遮断スキーマの
第３のフェイルセーフ観点を実施する。もし、任意の時
または任意の理由でライン９１ｉが活動状態であれば、
対応するＭＯＳＦＥＴ９２ｉもまた、ターンオンするで
あろう。ＭＯＳＦＥＴ９２ｉ全部の次元は同じであり、
それらの“オン”抵抗がプルアップコンポーネント９６
の抵抗の順位であるように選択される。それで、“オ
ン”ＭＯＳＦＥＴ９２ｉはプルアップコンポーネント９
６と組合せてレジスタ分周器ネットワークとして作用す
る。それで、プルダウンライン９４の電圧はいつでも、
ＭＯＳＦＥＴ９２ｉ全部が“オン”状態であるＭＯＳＦ
ＥＴ９２ｉ全部の数により定まる。例えば、各々のＭＯ
ＳＦＥＴ９２ｉが、プルアップコンポーネント９６をオ
ンすると同じく、“オン”抵抗Ｒを有すると、プルダウ
ンライン９４の電圧は、ＭＯＳＦＥＴ９２ｉ全部のいず
れかがオンしてしなければある電圧値Ｖ０になる。も
し、ＭＯＳＦＥＴの１個がオンしていればプルダウンラ
イン９４の電圧はＶ１＝Ｖ０／２となる。ｎ個のＭＯＳ
ＦＥＴがオンしていれば、電圧はＶｎ＝Ｖ０／（ｎ＋
１）となる。アナログ比較器９８はＶ０とＶ０／２の間
をそれぞれ識別することだけが必要であるので、ＭＯＳ
ＦＥＴ９２ｉ全部のいずれもオンしないか、１個がオン
する時に現われる電圧間を容易に識別する。より小さい
電圧差（Ｖ０／２−Ｖ０／３）であると、２個の活動状
態にあるＭＯＳＦＥＴ９２ｉを検知し、一方の活動状態
にあるＭＯＳＦＥＴ９２ｉだけから、電圧差を識別する
のは一層困難である。この電圧差は十分に小さく、フェ
イルセーフ回路をノイズで起動する危険がある。それ
で、アナログ比較器１００が、５個のＭＯＳＦＥＴ９２
ｉから、１個の活動状態にあるＭＯＳＦＥＴ９２ｉを識
別するために使用される。電圧差（Ｖ０／２−ｖ０／
６）は、ノイズの問題を招くことない程度に大きく、容
易に検出される。
る。実行装置１０内の組合せ論理回路が現在命令のオー
プンコードをデコードし、命令がメモリアクセス命令で
あるかどうかを表示するＭＥＭＡＣＣ信号を発生する。
クロックフェーズ１に唯一の適切なイベントが生じる命
令取出しが常にメモリアクセスを必要とするので、ＭＥ
ＭＡＣＣ信号は（ＮＡＮＤゲート８７を介して）、クロ
ックフェーズ２だけをゲートする。それで、フェーズ２
は両方のＭＡＰＰＥＤとＭＥＭＡＣＣによりゲートさ
れ、フェーズ２で起動されるために両方共、ライン９１
ｉのいずれかに対して、活動状態でなければならない。
アナログ比較器１００、フリップフロップ１０２、ＭＯ
ＳＦＥＴ９２ｉ、ＡＮＤゲート１０１が遮断スキーマの
第３のフェイルセーフ観点を実施する。もし、任意の時
または任意の理由でライン９１ｉが活動状態であれば、
対応するＭＯＳＦＥＴ９２ｉもまた、ターンオンするで
あろう。ＭＯＳＦＥＴ９２ｉ全部の次元は同じであり、
それらの“オン”抵抗がプルアップコンポーネント９６
の抵抗の順位であるように選択される。それで、“オ
ン”ＭＯＳＦＥＴ９２ｉはプルアップコンポーネント９
６と組合せてレジスタ分周器ネットワークとして作用す
る。それで、プルダウンライン９４の電圧はいつでも、
ＭＯＳＦＥＴ９２ｉ全部が“オン”状態であるＭＯＳＦ
ＥＴ９２ｉ全部の数により定まる。例えば、各々のＭＯ
ＳＦＥＴ９２ｉが、プルアップコンポーネント９６をオ
ンすると同じく、“オン”抵抗Ｒを有すると、プルダウ
ンライン９４の電圧は、ＭＯＳＦＥＴ９２ｉ全部のいず
れかがオンしてしなければある電圧値Ｖ０になる。も
し、ＭＯＳＦＥＴの１個がオンしていればプルダウンラ
イン９４の電圧はＶ１＝Ｖ０／２となる。ｎ個のＭＯＳ
ＦＥＴがオンしていれば、電圧はＶｎ＝Ｖ０／（ｎ＋
１）となる。アナログ比較器９８はＶ０とＶ０／２の間
をそれぞれ識別することだけが必要であるので、ＭＯＳ
ＦＥＴ９２ｉ全部のいずれもオンしないか、１個がオン
する時に現われる電圧間を容易に識別する。より小さい
電圧差（Ｖ０／２−Ｖ０／３）であると、２個の活動状
態にあるＭＯＳＦＥＴ９２ｉを検知し、一方の活動状態
にあるＭＯＳＦＥＴ９２ｉだけから、電圧差を識別する
のは一層困難である。この電圧差は十分に小さく、フェ
イルセーフ回路をノイズで起動する危険がある。それ
で、アナログ比較器１００が、５個のＭＯＳＦＥＴ９２
ｉから、１個の活動状態にあるＭＯＳＦＥＴ９２ｉを識
別するために使用される。電圧差（Ｖ０／２−ｖ０／
６）は、ノイズの問題を招くことない程度に大きく、容
易に検出される。
アナログ比較器１００が活動状態にある所定数のＭＯＳ
ＦＥＴを検出し、保護スキーマの他の状況にもかかわら
ず、１回以上の一致を検出したことを表示すると、比較
器１００はフリップフロップ１０２をセットする低レベ
ルを出力する。フリップフロップ１０２の出力は全一致
ライン８９ｉ（ＡＮＤゲート１０１とＡＮＤゲート９０
ｉを介して）をまたゲートし、一致ラインの任意のもの
がＴＬＢＯＵＴバス６８での任意情報に割込むのを禁止
する。それにより、多重一致があるため、任意の物理損
害をチップに生じるのを妨げる。この発明を特別な実施
例に関して説明したが、この発明の範囲内で数多くの変
更を行なうことができるのが分かる。
ＦＥＴを検出し、保護スキーマの他の状況にもかかわら
ず、１回以上の一致を検出したことを表示すると、比較
器１００はフリップフロップ１０２をセットする低レベ
ルを出力する。フリップフロップ１０２の出力は全一致
ライン８９ｉ（ＡＮＤゲート１０１とＡＮＤゲート９０
ｉを介して）をまたゲートし、一致ラインの任意のもの
がＴＬＢＯＵＴバス６８での任意情報に割込むのを禁止
する。それにより、多重一致があるため、任意の物理損
害をチップに生じるのを妨げる。この発明を特別な実施
例に関して説明したが、この発明の範囲内で数多くの変
更を行なうことができるのが分かる。
第１図はコンピュータシステムのブロック図。第２図は
第１図のコンピュータにマップされる物理ページの仮想
を示す。第３図は、この発明の見方に組込まれるアドレ
ス変換装置を示す。 符号の説明 １０……実行装置、１２……データバス １４……仮想アドレス（ＶＡ）バス １６……アドレス変換装置 １８……物理アドレス（ＰＡ）バス ２０……ＣＰＵアドレスバス ２２……キャッシュサブシステム ２４……メモリインタフェース ２６……ブートＲＯＭ ６０……全連想６４エントリＴＬＢ ６２……全連想２エントリマイクロＴＬＢ（ＭＴＬＢ） ６４……２０ビット仮想ページ番号（ＶＰＮ）バス ６８……２０ビットＴＬＢＯＵＴバス ７０……マルチプレクサ（ＭＵＸ） ７２……２０ビットＰＡＨＩＧＨバス ８０……ＥＮＴＲＹ−ＨＩ部分 ８２……ＥＮＴＲＹ−ＬＯ部分 ８０ｉ……個々のＥＮＴＲＹ−ＨＩ部分 ８２ｉ……個々のＥＮＴＲＹ−ＬＯ部分 ８４ｉ……比較器、８９ｉ……一致ライン ９０ｉ……対応するＡＮＤゲート ９２ｉ……対応するＭＯＳＦＥＴ ９４……プルダウンライン ９６……プルアップレジスタ ９８……第１アナログ比較器 １００……第２アナログ比較器 １０１……ＡＮＤゲート １０２……フリップフロップ
第１図のコンピュータにマップされる物理ページの仮想
を示す。第３図は、この発明の見方に組込まれるアドレ
ス変換装置を示す。 符号の説明 １０……実行装置、１２……データバス １４……仮想アドレス（ＶＡ）バス １６……アドレス変換装置 １８……物理アドレス（ＰＡ）バス ２０……ＣＰＵアドレスバス ２２……キャッシュサブシステム ２４……メモリインタフェース ２６……ブートＲＯＭ ６０……全連想６４エントリＴＬＢ ６２……全連想２エントリマイクロＴＬＢ（ＭＴＬＢ） ６４……２０ビット仮想ページ番号（ＶＰＮ）バス ６８……２０ビットＴＬＢＯＵＴバス ７０……マルチプレクサ（ＭＵＸ） ７２……２０ビットＰＡＨＩＧＨバス ８０……ＥＮＴＲＹ−ＨＩ部分 ８２……ＥＮＴＲＹ−ＬＯ部分 ８０ｉ……個々のＥＮＴＲＹ−ＨＩ部分 ８２ｉ……個々のＥＮＴＲＹ−ＬＯ部分 ８４ｉ……比較器、８９ｉ……一致ライン ９０ｉ……対応するＡＮＤゲート ９２ｉ……対応するＭＯＳＦＥＴ ９４……プルダウンライン ９６……プルアップレジスタ ９８……第１アナログ比較器 １００……第２アナログ比較器 １０１……ＡＮＤゲート １０２……フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クレイグ シー．ハンセン アメリカ合衆国、94043 カルフォルニア、 マウンテン ビユー、フオーレスト グレ ン 18 (56)参考文献 特開 昭49−60640（ＪＰ，Ａ)
Claims (11)
- 【請求項１】アドレス命令を含むデータリクエスト命令
を発生する実行装置と、 上記データリクエスト命令に応答してデータを発生する
メモリ手段であって、複数のデータグループを保持する
データ記憶手段と、割込可能出力と、各データグループ
に関連したアドレスを保持する複数のアドレス手段と、
アドレス命令を上記アドレス手段のアドレスと比較し、
アドレス命令と上記複数のアドレス手段のアドレス間に
おける各一致についての一致信号を発生する比較手段と
を有し、該比較手段が少なくとも１つの一致信号の発生
に応答してデータグループを出力すべく上記割込可能出
力を活性化させる、上記メモリ手段と、 上記アドレス命令と上記複数のアドレス手段のアドレス
間の比較に応答して、上記比較手段によって発生された
予め選択された数の一致信号を検出し、選択された数の
一致信号の検出時に、上記メモリ手段の割込可能出力を
デイスエイブルするためのデイスエイブル信号を発生す
る検出手段とを有するコンピュータシステム。 - 【請求項２】入力バスと、 出力バスと キャッシュメモリとを有するコンピュータシステムであ
って、 上記キャッシュメモリは、複数のタグレジスタと、上記
タグレジスタにタグを記憶する手段と、一致信号を発生
するための複数の比較手段であって、各比較手段は、対
応するタグレジスタの内容が上記入力バスから入力する
タグ信号と一致する場合、一致信号を活性化し、上記一
致信号を複数の一致信号ラインの１つに出力する上記複
数の比較手段と、複数の出力手段であって、各出力手段
は、上記複数の比較手段の１つからの対応する一致信号
に応答してデータ信号を上記出力バスに出力する上記複
数の出力手段と、上記複数の一致信号ラインの各々に結
合されたプルダウン信号ラインと、上記プルダウン信号
ラインに結合された禁止信号を発生する検出手段であっ
て、予め選択された数の一致信号に対応する上記プルダ
ウン信号ライン上の信号レベルの存在時に禁止信号を発
生する上記検出手段とを有し、 上記複数の比較手段は、上記禁止信号によってデイスエ
イブルされ、これによって上記キャッシュメモリがデイ
スエイブルされるコンピュータシステム。 - 【請求項３】上記キャッシュメモリは、変換索引バッフ
ァ（TLB）であることを特徴とする特許請求の範囲第２
項記載のコンピュータシステム。 - 【請求項４】上記コンピュータシステムは、ダイレクト
命令によってアクセスされるデータをアクセスするため
のダイレクトアクセス領域と、上記キャッシュメモリに
よってデータをアクセスするための別の領域とを有する
主メモリと、上記ダイレクト領域内のデータをアクセス
するためのダイレクト命令を発生する実行装置とを有
し、上記キャッシュメモリは上記ダイレクト命令の存在
時にデイスエイブルされる特許請求の範囲第２項記載の
コンピュータシステム。 - 【請求項５】入力バスと、 出力バスと、 キャッシュメモリであって、上記キャッシュメモリは、
複数のタグレジスタと、上記タグレジスタにタグを記憶
する手段と、複数の比較手段であって、各比較手段は、
対応するタグレジスタの内容が上記入力バスから入力す
るタグ信号と一致する場合、第１の所定の信号レベルを
有する一致信号を活性化し、上記一致信号を複数の一致
信号ラインの１つに出力する上記複数の比較手段と、複
数の出力手段であって、各出力手段は、上記複数の比較
手段の１つからの対応する一致信号に応答して上記出力
バス上にデータ信号を出力する上記複数の出力手段と、
上記複数の一致信号ラインの各々に結合された禁止信号
を発生する検出手段であって、予め選択された数の一致
信号の組み合わせに対応する第２の所定の信号レベルの
存在時に禁止信号を発生する上記検出手段とを有し、上
記複数の比較手段は上記禁止信号によってデイスエイブ
ルされ、これによってデイスエイブルされる、上記キャ
ッシュメモリと、 主メモリと、 上記主メモリ及び上記キャッシュメモリからのデータを
アクセスするためのメモリアクセス信号及び他のタスク
についての非アクセス命令を発生し、上記非アクセス命
令の存在時に上記キャッシュメモリをデイスエイブルす
る実行装置とを有するコンピュータシステム。 - 【請求項６】入力バスと、 出力バスと、 キャッシュメモリであって、上記キャッシュメモリは、
複数のタグレジスタと、上記タグレジスタにタグを記憶
する手段と、一致信号を発生する複数の第１の比較手段
であって、各比較手段は、対応するタグレジスタの内容
が上記入力バスから入力するタグ信号と一致する場合、
第１の所定の信号レベルを有する一致信号を活性化しす
る上記複数の第１の比較手段と、複数の出力手段であっ
て、各出力手段は、上記複数の第１の比較手段の１つか
らの対応する一致信号に応答して上記出力バス上にデー
タ信号を出力する上記複数の出力手段とを有する、上記
キャッシュメモリと、 複数の第１の比較手段によって予め選択された数の一致
信号が発生されたとき、及び上記予め選択された数の一
致信号が、結合された第２の所定の信号レベルを有する
一致信号を生成するように結合されたときに、禁止信号
を発生する検出手段とを有し、上記複数の第１の比較手
段は上記禁止信号によってデイスエイブルされるコンピ
ュータシステム。 - 【請求項７】入力バスと、 出力バスと、 キャッシュメモリとを有するコンピュータシステムであ
って、 上記キャッシュメモリは、複数のタグレジスタと、上記
タグレジスタにタグを記憶する手段と、一致信号を発生
する複数の第１の比較手段であって、各比較手段は、対
応するタグレジスタの内容が上記入力バスから入力する
タグ信号と一致する場合、第１の所定の信号レベルを有
する一致信号を活性化し、複数の一致信号ラインの１つ
に上記一致信号を出力する上記複数の第１の比較手段と 、複数の出力手段であって、各出力手段は、上記複数の
第１の比較手段の１つからの対応する一致信号に応答し
て上記出力バス上にデータ信号を出力する上記複数の出
力手段と、上記複数の一致信号ラインの各々に結合され
た禁止信号を発生する検出手段であって、上記複数の第
１の比較手段によって発生された予め選択された数の一
致信号の組み合わせに対応する第２の所定の信号レベル
を検出したときに禁止信号を発生する検出手段と、第２
の比較手段とを有し、上記複数の第１の比較手段は上記
禁止信号によってデイスエイブルされ、上記検出手段
は、上記複数の第１の比較手段の各々に接続される複数
のスイッチング部と、スイッチング出力部を有し、上記
第２の比較手段は、上記スイッチング出力部に接続され
る一方の比較器入力と、基準電圧源に接続される他方の
比較器入力とを有する、コンピュータシステム。 - 【請求項８】上記コンピュータシステムは、ダイレクト
命令によってアクセスされるデータをアクセスするため
のダイレクトアクセス領域と、上記キャッシュメモリに
よってデータをアクセスするための他の領域とを有する
主メモリと、上記ダイレクト領域内のデータをアクセス
するためのダイレクト命令を発生する実行装置とを有
し、上記キャッシュメモリは上記ダイレクト命令の存在
時にデイスエイブルとされることを特徴とする特許請求
の範囲第７項記載のコンピュータシステム。 - 【請求項９】上記検出手段は複数のゲート手段を有し、
各ゲート手段は上記複数の出力手段の１つに接続される
一方の入力と、上記ダイレクト命令を受け取るための他
方の入力とを有し、上記検出手段は上記出力バスに接続
されていることを特徴とする特許請求の範囲第８項記載
のコンピュータシステム。 - 【請求項１０】入力バスと、 出力バスと、 キャッシュメモリであって、上記キャッシュメモリは、
複数のタグレジスタと、上記タグレジスタにタグを記憶
する手段と、一致信号を発生する複数の第１の比較手段
であって、各比較手段は、対応するタグレジスタの内容
が上記入力バスから入力するタグ信号と一致する場合、
第１の所定の信号レベルを有する一致信号を活性化し、
複数の一致信号ラインの１つに上記一致信号を出力する
上記複数の第１の比較手段と、複数の出力手段であっ
て、各出力手段は、上記複数の第１の比較手段の１つか
らの対応する一致信号に応答して上記出力バス上にデー
タ信号を出力する上記複数の出力手段と、上記複数の一
致信号ラインの各々に結合された禁止信号を出力する検
出手段であって、上記複数の第１の比較手段によって発
生された予め選択された数の一致信号の組み合わせに対
応する第２の所定の信号レベルを検出したときに禁止信
号を発生する検出手段とを有し、上記複数の第１の比較
手段は上記禁止信号によってデイスエイブルされる、上
記キャッシュメモリと、 主メモリと、 上記主メモリ及び上記キャッシュメモリからデータをア
クセスするためのメモリアクセス命令と、他のアクセス
についての非アクセス命令とを発生し、上記非アクセス
命令の存在時に上記キャッシュメモリをデイスエイブル
する実行ユニットとを有するコンピュータシステム。 - 【請求項１１】上記検出手段は複数のゲート手段を有
し、各ゲート手段は、上記複数の出力手段の１つに接続
される一方の入力と、上記非アクセス命令を受け取るた
めの他方の入力とを有し、上記検出手段は上記出力バス
に接続されていることを特徴とする特許請求の範囲第10
項記載のコンピュータシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US85907586A | 1986-05-02 | 1986-05-02 | |
| US859075 | 1986-05-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62260245A JPS62260245A (ja) | 1987-11-12 |
| JPH0614324B2 true JPH0614324B2 (ja) | 1994-02-23 |
Family
ID=25329962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61218283A Expired - Lifetime JPH0614324B2 (ja) | 1986-05-02 | 1986-09-18 | コンピユ−タシステム |
Country Status (10)
| Country | Link |
|---|---|
| EP (1) | EP0244532B1 (ja) |
| JP (1) | JPH0614324B2 (ja) |
| KR (1) | KR870011536A (ja) |
| AT (1) | ATE99436T1 (ja) |
| CA (1) | CA1280831C (ja) |
| DE (1) | DE3689474T2 (ja) |
| DK (1) | DK61187A (ja) |
| IE (1) | IE870173L (ja) |
| IL (1) | IL81401A (ja) |
| NO (1) | NO870225L (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920890A (en) * | 1996-11-14 | 1999-07-06 | Motorola, Inc. | Distributed tag cache memory system and method for storing data in the same |
| JP4576172B2 (ja) | 2004-07-29 | 2010-11-04 | 富士通株式会社 | 演算処理装置，情報処理装置及び演算処理装置の制御方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3800286A (en) * | 1972-08-24 | 1974-03-26 | Honeywell Inf Systems | Address development technique utilizing a content addressable memory |
| US4357656A (en) | 1977-12-09 | 1982-11-02 | Digital Equipment Corporation | Method and apparatus for disabling and diagnosing cache memory storage locations |
| US4473878A (en) | 1981-11-23 | 1984-09-25 | Motorola, Inc. | Memory management unit |
| US4558433A (en) * | 1983-05-31 | 1985-12-10 | International Business Machines Corporation | Multi-port register implementations |
-
1986
- 1986-09-18 JP JP61218283A patent/JPH0614324B2/ja not_active Expired - Lifetime
- 1986-10-17 DE DE86308095T patent/DE3689474T2/de not_active Expired - Lifetime
- 1986-10-17 AT AT86308095T patent/ATE99436T1/de not_active IP Right Cessation
- 1986-10-17 EP EP86308095A patent/EP0244532B1/en not_active Expired - Lifetime
-
1987
- 1987-01-20 NO NO870225A patent/NO870225L/no unknown
- 1987-01-22 IE IE870173A patent/IE870173L/xx unknown
- 1987-01-27 IL IL81401A patent/IL81401A/xx not_active IP Right Cessation
- 1987-02-06 DK DK061187A patent/DK61187A/da not_active Application Discontinuation
- 1987-02-18 CA CA000530051A patent/CA1280831C/en not_active Expired - Lifetime
- 1987-02-26 KR KR870001647A patent/KR870011536A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| NO870225L (no) | 1987-11-03 |
| JPS62260245A (ja) | 1987-11-12 |
| CA1280831C (en) | 1991-02-26 |
| EP0244532A2 (en) | 1987-11-11 |
| IL81401A (en) | 1991-06-10 |
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| ATE99436T1 (de) | 1994-01-15 |
| EP0244532A3 (en) | 1989-05-10 |
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| IL81401A0 (en) | 1987-08-31 |
| EP0244532B1 (en) | 1993-12-29 |
| KR870011536A (ko) | 1987-12-24 |
| IE870173L (en) | 1987-11-02 |
| DK61187A (da) | 1987-11-03 |
| DK61187D0 (da) | 1987-02-06 |
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