JPH031757B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明はランダム・アクセス読取／書込メモリ
装置に関連する発明であつて、多重読取／書込装
置を用いる高密度な装置のため比較回路の発明に
係るものである。

［技術的背景］ 局所的記憶装置として、高速度レジスタを必要
とする選択されたマイクロ・プロセツサに於い
て、各レジスタが書込のために多数のデータ・イ
ン・ポート（data−in ports）から別個にアドレ
スでき、そして読取のために多数のデータ・アウ
ト・ポートに対して別個にアドレスできる事が望
ましい。レジスタ内のデータは任意のデータ・イ
ン・ポートに於てアドレスでき、そして任意のデ
ータ・アウト・ポートに於て読取れる。その様な
多重ポート（multi−potr）装置は独立した読取
及び書込アドレス指定を用いて配置した例えば３
ビツト・メモリ構成から成り、よつて書込時に同
一アドレス位置に於て各構成内に同一の情報が書
込まれ、次に順次書込によつて異なるポート・ア
ドレス内に並列に書込を行ない、よつて３つの構
成の各々が同じアドレス位置に於て同じ情報を含
み、３つの異なる位置−３つの異なるアドレス−
に於ける３つの構成の同時読取が３つのアウト・
ポートの各々に３つの異なるワードを与える。情
報をマージ即ち組合せ、単一の構成からそれらを
読取る場合に問題が生じる。その様な技法を用い
る場合の問題の１つは、３つの読取ヘツドの全て
が同時に同じセルからデータを読取ろうとするの
を禁止する制限がない事である。同時読取のゆえ
に或るセルはより大型でなければならないので、
セル寸法及びアレイ寸法は２倍ないし３倍とな
る。よつてその様な多重ポート回路はこれまで回
避されてきた。そして単一セルに於ける多重読取
りを阻止し、多重読取を用いて各ポートにそのセ
ル・データを配送する満足すべき方法はこれ迄存
在しなかつた。

米国特許第3896417号明細書は突合わされた即
ちマツチした信号が生じると、書込カウンタが使
用禁止となる様に、入力書込リング・カウンタ及
び入力読取リング・カウンタの回転位置を比較す
る比較器と共に複数個のシフトレジスタが配列さ
れた装置を開示している。

米国特許第4183095号明細書はメモリ装置の動
作モードを制御するために比較器を用いる事によ
つて、選択したメモリ素子から順次データを読取
り、そして該素子へデータを書込む高密度メモリ
装置を開示している。読取及び書込のモードはク
ロツク導体上の信号を比較する事によつて選択さ
れる。

米国特許第4078261号明細書には書込サイクル
の間読取回路の使用が禁止される装置が開示され
ている。

［発明の目的及び概要］ 本発明は、比較が成立した場合即ち比較を行う
信号が全て等しい場合に、複数のアレイ・ワード
解読器のうちの選択されたものが脱勢されて多重
読取を禁止し、未禁止状態のワード解読器と同じ
アドレスの出力線の全てへ出力データをスイツチ
する間により高位の選択された読取ヘツドが禁止
される様にメモリ・アレイ内のワード解読器のア
ドレス入力を比較するための手段を用いるメモ
リ・アレイ用の改良された支援回路に係る。比較
回路はリプル（ripple）技法を用い、ソース・フ
オロワ回路が介在した複数の排他的OR回路から
成る。比較回路の最初と最後の段は排他的OR回
路である。この比較回路は任意の寸法のシステム
に適応可能であつて、良好な電力パフオーマンス
を与え、寸法が小さくて済む。

よつて本発明の目的はマルチ・（多重）ポー
ト・メモリ装置のための改良された支援回路を提
供する事にある。

本発明の他の目的は、任意寸法の装置に拡張し
うる及びより効率のよい電力性能及びより小型の
寸法を可能になる多重ポート・メモリ装置のため
の比較回路を提供する事にある。

［実施例］ 多重レジスタ・スタツクは選択されたマイク
ロ・プロセサに固有のものであつて、或るマイク
ロ・プロセサは局所記憶として16個の高速度レジ
スタを必要とする。各レジスタは32ビツト・プロ
セサに対して少なくとも32ビツト長（パリテイが
必要ならば更に長い）である事が必要である。レ
ジスタ・スタツクを夫々32ビツトの16個のワード
を有する512ビツト・スタチツク・メモリ（各読
取及び書込が32ビツト幅のワードである）と考え
ると便利である。

ここで用いる“多重ポート”なる用語は、書込
に関して多数のデータ・イン・ポートから各レジ
スタが別個にアドレス可能でなければならない
事、もしくは、各レジスタが読取に関して多数の
データ・アウト・ポートに対して個々にアドレス
可能でなければならない事という要件を満足させ
るものを指す。また、“ポート”という語は所定
のレジスタ（もしくはレジスタ内のビツト）をア
ドレスできる。任意のポートからアドレス可能な
多数の通路を指す。

多重ポート・レジスタ・スタツクの動作を更に
明瞭に示すために、３読取を必要とする多重ポー
ト・レジスタ・スタツクの下記の実施態様を考察
する。独立した読取及び書込アドレツシングを用
いる３つのシングル・ポート512ビツトメモリを、
書込に於て同一のアドレス位置に各メモリ内に同
一の情報を書込む様に配置する。次に３つのメモ
リの各々が同じアドレス位置に同じ情報を含む様
に順次書込によつてメモリの異なつたポート・ア
ドレス内へ並列に情報を書込む。最後に３つの異
なるアドレスに於ける３つのメモリの同時読取を
行う事によつて、３つの異なるポートの各々に３
つの異なるワードが呈せられる。

この態様を第１図、第２Ａ図及び第２Ｂ図に例
示する。第１図に於て、本発明を用いる多重ポー
ト・メモリ装置のブロツク図を示す。

この装置は記憶セル１１のアレイ１０を備えて
いる。各セルは１組のワード線及び１組の差動ビ
ツト線へ結合されている。各組のワード線及び各
組の差動ビツト線は装置に於けるポートの数と同
数ある。一例として３ポート装置について説明す
る。この場合、各セルは３本のワード線及び６本
のビツト線（ワード線に対して直交する様配列さ
れた３本が組になつた対の差動ビツト線）へ結合
されている。ワード線は、個々の組の入力アドレ
ス線Ｐ１，Ｐ２及びＰ３により駆動される３つの
各組のワード解読器１２，１３及び１４へ結合さ
れる。即ち、第１図は３ポート（３つの読取及び
書込ポート）の単位セル１１（各々１ビツト）を
示す。もしもセル１１が32個水平方向に繰返され
るならば（図には２個しか示してない）、それは
レジスタ・スタツクの１ワードを表わす。セル１
１が垂直方向に例えば16個並べられる（第１図に
は３個しか示してない）。それはレジスタ・スタ
ツクの第１ビツトを示す。

第２Ｂ図に示す様に、トランジスタ３０，３
１，３２及び３３がメモリ・セル即ちラツチを構
成し、トランジスタ３４及び３５がビツト線４０
及び４１を読取及び書込のためにセルへ差動的に
結合する。これは基本的には公知の６デバイス・
セルである。

トランジスタ３６，３７，３８及び３９は付加
的な２つのポートのためのビツト線結合即ち付加
的な２対のビツト線結合を構成する。各セルは３
本のワード線４６，４７及び４８の１つによつて
選択され、その対応するビツト線の対によつて読
取られもしくは書込まれる。このセルの下に垂直
方向に配列された２個の他のワードに於ける２つ
の他のセルもまた夫々のワード線によつて選択さ
れ、それらの夫々のポートから夫々のビツト線対
でもつて読取もしくは書込が行なわれる。

ごく最近迄３つ全部のポートが同時に同じセル
からデータを読取らない様にする制限がなかつ
た。状態を変えずにビツト線結合デバイスが配送
できる電流全部を受取るために、トランジスタ３
０及び３１は大型でなければならない。即ちそれ
らトランジスタは多重読取擾乱時にデータを損失
してはならない。もしも同じセルに於いて３つの
同時読取が許されるならば、トランジスタ３０及
び３１はあたかもそのセルに於て１つの読取りの
みが行なわれる場合の３倍の寸法である事が必要
である。しかしそれらトランジスタの寸法を３倍
にする事はセルの寸法を２倍にし、ひいてはアレ
イの寸法を２倍にする事を意味する。

本発明はこれらの問題を全て解決するものであ
つて、非選択線の読取を禁止し、これと同時に１
つの選択された読取ヘツドから他の２つの多重選
択された読取ヘツド（ただし、禁止されている）
の出力ポートへデータをスイツチするため回路を
付加するものである。こ場合において、付加回路
の0.01mm²の付加によつて少くとも２mm²のアレイ面
積が節減でき、より高速の性能が得られる。

ビツト線は適当な書込ヘツド１８，１９及び２
０へ、そして３つの読取ヘツド２１，２２及び２
３へ結合される。なお、そのうちの読取ヘツド２
２及び２３は更にマルチプレクサ回路を含んでい
る。マルチプレクサ回路を含むそれらのヘツド２
２及び２３はより上位の回路として用いられる。
ヘツド２３は、ヘツド２１より上位のヘツド２２
よりも上位である。同様に比較回路２４，２５及
び２６へ結合されたこれらの書込解読器はより上
位の回路として用いられる。解読器１４は、解読
器１２より上位の解読器１３よりも上位である。
本発明に従つて３つの比較回路２４，２５及び２
６が用いられるが、その各々はワード解読器入力
アドレス線の選択的な組合せへ、上位のワード解
読器１３及び１４の一方もしくは他方へ、並びに
上位の読取ヘツド２２及び２３の一方もしくは他
方へ結合されて、ワード解読器へのアドレス入力
を比較し、比較成立の場合に於て、選択されたよ
り上位のワード解読器を禁止し、選択されたより
上位の読取を脱勢する。この様にしてセルからの
出力データは、未禁止状態のワード解読器と同じ
アドレスをもつ出力読取ヘツドを介してのみ伝送
される。

第２Ａ図及び第２Ｂ図は夫々に示される一点鎖
線の個所を相互に接続することによりセル１１の
１つ及びそれに関連するワード解読器の細部を示
す。

セル１１は１対の交差結合したトランジスタ３
０及び３１を有し、それらのソースが接地され、
ドレインが夫々のトランジスタ負荷３２及び３３
を介して電源１３４へ接結されている。トランジ
スタ３０及び３１のドレインは更に夫々のビツト
線トランジスタを介して夫々のビツト線へ接続さ
れている。即ちトランジスタ３０のドレインはビ
ツト線トランジスタ３４，３６及び３８を介して
夫々のビツト線４０，４２及び４４へ接続され、
トランジスタ３１のドレインはビツト線トランジ
スタ３５，３７及び３９を介して夫々のビツト線
４１，４３及び４５へ接続されている。

基本的にセルの動作は、差動信号が特定のセル
に接続されたビツト線の対に於て発生されるので
トランジスタ３０及び３１の状態に依存する。例
えば、もしもトランジスタ３０がオフ状態で、ト
ランジスタ３１がオン状態になると、トランジス
タ３０に接続されたビツト線は高電位となり、ト
ランジスタ３１に接続されたビツト線は低電位に
なる。よつて３つのビツト線の対４０及び４１，
４２及び４３，４４及び４５の各々（ビツト線ト
ランジスタを介してセルへ接続される）に於て異
つた電圧が生じる。選択されたビツト線に於ける
差動電圧は適当な読取ヘツド２１，２２及び２３
によつて書込後の任意の時間に於て読取る事がで
きる。従つてこの装置は時間多重読取／書込を用
いる。即ち読取／書込動作がシーケンシヤル即ち
順次的であつて、同時的ではない。

説明する実施例は限定されているが本発明を同
時的読取／書込動作に適用できる事は云う迄もな
い。

ビツト線トランジスタのゲートは図示する様に
夫々ワード線４６，４７及び４８に対して一対ず
つ接続されている。

これらのワード線は更に夫々選択されたワード
解読器４９，５０及び５１の１つに接続される。
これらのワード線解読器は夫々ワード解読器１
２，１３及び１４に含まれるワード解読器の組合
せの各々の１つである事は云う迄もない。各ワー
ド解読器は基本的には複数個の入力解読トランジ
スタからなり、その各々のゲートは個々のアドレ
ス線に接続されている。この場合単に説明の目的
から３つのアドレスが用いられるものと仮定す
る。すなわち、解読器４９は、３つの入力解読ト
ランジスタ５２，５３及び５４を有し、それらの
ゲートは全体としてアドレスＰ１として示す個々
のアドレス線５５，５６及び５７へ接続されてい
る。入力トランジスタ５２，５３及び５４のソー
スは接地され、ドレインは負荷５９を介して電源
５８へ並びにスイツチング・トランジスタ６０
（そのドレインは電源６１へ、ソースはワード線
４６へ接続されている）のゲートへ接続されてい
る。

装置に於てもしも３アドレスより多いアドレス
が必要とされるか使用されるならば、入力アドレ
ス線の数に等しい数の付加的な入力解読トランジ
スタがその様な解読器に於て使用される事は云う
迄もない。

その様なワード解読器は一般に次の様に働く。
もしもアドレス線５５，５６及び５７のいずれか
もしくは全てが正の信号を呈するならば、例えば
アドレス線５５が高電位でトランジスタ５２がオ
ン（導通状態）となつてトランジスタ６０のゲー
トが接地電位になる。即ちトランジスタ（以下ト
ランジスタTrで表現する。）６０はオフ（遮断状
態）であつて、アドレス線４６はオフ状態であ
る。全ての入力アドレス線５５，５６及び５７の
全てが負であると、Tr６０はオンとなり、ワー
ド線４６はTr６０を介して電源６１へ接続され
るので高電位となる。ワード４６が高電位になる
と、ビツト線Tr３４及び３５がオンとなり、セ
ルに於ける情報即ち交差結合したTr３０及び３
１の状態がビツト線対４０及び４１（ビツト線
Tr３４及び３４を介してセルへ結合されている）
によつて差動的に受取られる。

他の解読器５０及び５１も解読器４９とほぼ同
じものであつて、解読器５０がアドレス解読Tr
５２ａ，５３ａ及び５４ａに並列の１つの付加的
なTr６２を有し、解読器５１が入力アドレス解
読Tr５２ｂ，５３ｂ及び５４ｂと並列の２つの
付加的なTr６３及び６４を有している点を除い
て同じ様に動作する。解読器５０に於ける付加的
Tr６２のゲートは第１比較回路２４の出力に接
続され、解読器５１に於ける第１の付加Tr６３
のゲートは第２比較器２５の出力に接続され、そ
して第２の付加的Tr６４のゲートは第３の比較
器２６の出力に接続されている。

便宜上解読器４９への入力アドレス線５５，５
６及び５７は全体としてアドレスの組（アドレ
ス・セツト）Ｐ１として示す。解読器５０への入
力解読アドレス線５５ａ，５６ａ，及び５７ａは
アドレスの組Ｐ２で示し、そして解読器５１への
入力アドレス線５５ｂ，５６ｂ及び５７ｂはアド
レスの組Ｐ３として示す。

これらのアドレス線は個々の解読器へ接続され
ると共に、夫々比較器２４，２５及び２６の１つ
へも接続される。例えば比較器２４にはアドレス
の組Ｐ１及びＰ２が接続され、そして比較器２５
にはＰ１及びＰ３が、比較器２６にはＰ２及びＰ
３が夫々接続される。

これらの比較器に於て、アドレスの組が比較さ
れ、もしも比較が成り立つと、比較器から適当な
正の出力信号が発生される。例えばアドレスの組
Ｐ１及びＰ２の比較によつて、線６５に正の信号
が呈せられる。この信号は比較器２４から解読器
における付加的なTr（この場合は線６７ａを介し
て解読器５０のTr６２ａ）へ送られる。この正
信号はTr６２ａをオンにし、ワード線４７を脱
勢状態にする。これによつて解読器５０は有効に
脱勢され即ち使用禁止状態となり、入力アドレス
の組Ｐ２に対する動作が阻止される。同様に、も
しもアドレスの組Ｐ１及びＰ３の間の比較が成立
すると、線６６及び６３ａに信号が現われ、解読
器５１に於けるTr６３がオンになつて、ワード
線４８が脱勢される。また、アドレスの組Ｐ２及
びＰ３の比較が成立すると、線６７及び６４ａに
信号が現われて、解読器５１のTr６４がオンに
なり、ワード線４８が脱勢される。この場合比較
器２５もしくは２６からの正信号が解読器５１を
有効に脱勢する。

同時に、これらのより上位の読取ヘツド２２及
び２３の一方または両方を選択的に脱勢するため
に比較回路の出力がより上位の読取ヘツド２２及
び２３へ送られる。例えば、もしもアドレスＰ１
及びＰ２の比較が成立すると、より上位の読取ヘ
ツド２２のみが脱勢され、読取ヘツド２１及び２
３は生かされる。同様に、もしもアドレスＰ２及
びＰ３のみの比較が成立すると、より上位のヘツ
ド２３のみが脱勢されて、読取ヘツド２１及び２
２は生かされたままである。最終的にもしもこれ
らのアドレスが全て比較成立するならば、両方の
ヘツド２２及び２３が脱勢され、単一の読取ヘツ
ドのみ即ちヘツド２１が生きた状態にある。云う
迄もない事であるが、異なるセルには異なるアド
レスが付与される事によつて各セルが付勢される
が、２つ以上の同一のアドレスによつてセルがア
ドレスされている時には問題が生じる事を明確に
理解されたい。

より上位の読取ヘツドはセルから同時にデータ
を読取る動作が阻止され、よつてセル１１のTr
３０及び３１は該セルを流れる電流が過剰でなく
なるので寸法を拡大する必要がない。

比較器２４をより詳細に示す第３図を参照す
る。

この比較器２４は３つの直列に接続した排他的
OR６９，６９ａ及び６９ｂとインバータ７２及
び７３とから成る。比較は低電力ロジツクに於
て、好ましくはアドレスが記憶される命令アドレ
ス・レジスタに於て実施される。その結果セル内
に於ける１つの読取のみが保証され、セルTr３
０及び３１は寸法が1/3に減じられ、更に、ビツ
ト線がより短くなり、ビツト線の寄生容量が相当
減りよつてビツト線の立上り時間及び立下り時間
がそれに対応して短くなる。

上述の様に、比較回路２４は３つの排他的OR
６９，６９ａ及び６９ｂを有し、その各々がビツ
ト毎（bit−by−bit）のアドレス比較を行なう。
即ちアドレスの組Ｐ１のアドレス線５５及びアド
レスの組Ｐ２のアドレス線５５ａは交差結合され
たTr７０及び７１（これらのドレインはノード
Ａに於て相互に接続されている）のソースを介し
て第１の排他的OR６９へ接続されている。この
ノードＡは負荷Tr７４を介して電源７５へ、負
荷Tr７８及びフオロアTr７９を含む、インバー
タ回路７２のインバータTr７６及び７７のゲー
トへ接続される。Tr７６のソースは接地され、
そのドレインは第２の負荷Tr７８を介して電源
７５へ接続されている。Tr７６のドレインは更
にフオロワTr７９のゲートへも接続されている。
Tr７９のドレインは接地され、そのソースはTr
７７を介して電源７５及びノードＢへ接続されて
いる。

第３図に示す様に、次の排他的OR回路６９ａ
は、該回路の交差結合されたTr８０及び８１の
ソースに異つたアドレス線５６，５６ａが接続さ
れている点以外は回路６９とほぼ同じである。こ
れらのTr８０及び８１のドレインは共にノード
Ｂに接続され、そこから次のインバータ回路７３
へ接続される。インバータ回路７３の出力は第３
の最終的な排他的OR回路６９ｂへ接続される。
ノードＢはTr８２及び８３のゲートへ接続され、
Tr８２のソースは接地され、そのドレインはソ
ース・フオロワTr８５のゲートへ接続されてい
る。Tr８５のドレインは接地され、そのソース
はTr８３を介して電源７５及び出力線６５へ接
続されている。この排他的OR回路６９ｂは１対
の交差結合されたTr８６及び８７を有する。そ
れらのソースは夫々アドレス線５７及び５７ａに
接続され、ドレインは出力線６５に接続されてい
る。この様にしてPIアドレス入力及びＰ２アド
レス入力の間に於てアドレス対アドレス
（address by address）の比較が実施される。こ
の比較器は等しい長さの２つのアドレスを比較す
る場合、モジユール・リプル（module ripple）
法を実行する。回路は完全にスタチツク即ち静的
であるのでクロツキングは必要でない。

以下に於て回路の動作を説明する。まず第１の
アドレスの組Ｐ１が線５５，５６，５７上の信号
からなり、第２のアドレスの組Ｐ２が線５５ａ，
５６ａ及び５７ａ上の信号からなり、更に線５６
及び５６ａ上の信号（これらの信号は相互に異な
る）を除いて全ての信号が等しいと仮定する。こ
の場合、線５５及び５５ａに於ける信号が等しい
ので、Tr７０及び７１はオフであつて、ノード
Ａは負荷Tr７４によつて高電位となり、Tr７
６，７７はオンとなる。Tr７６及び７７がオン
となる事によつて、Tr７９はオフにされ、Tr７
７がオンである事によつて、Tr７９のソースは
高電位になる。しかしながら、線５６及び５６ａ
上の信号は異なるので、交差結合されたTr８０
もしくは８１の一方がオンとなり、ノードＢを低
電位にし、Tr８２及び８３のゲートを低電位に
維持する。よつてこれらのTrはオフにとどまる。
Tr８２がオフであつて、Tr８５のゲートが負荷
Tr８４を介して高電位になると、Tr８５がオン
になつて出力線６５を低電位に引く。線６５が低
電位であると、読取ヘツド２２へ信号が送られな
い。よつてそのヘツドは通常の動作を行なう。

アドレスの組Ｐ１及びＰ２間の比較が成立する
場合即ち線５５，５５ａ，５６，５６ａ，５７及
び５７ａ上の信号が全て同一である場合には、回
路は次の様に動作する。Tr７０，７１のゲート
へ印加される線５５及び５５ａ上の信号が等しい
ので、それらのTr７０，７１は両方ともオフで
あつて、ノードＡは負荷Tr７４によつて高電位
となり、Tr７６，７７はオンとなる。Tr７６が
オンであると、Tr７９はオフになり、ノードＢ
はTr７７がオンであるので高電位となる。この
場合、線５６及び５６ａに於ける信号は同一であ
り、交差結合Tr８０もしくは８１のいずれもが
オンにならず、ノードＢが高電位となつてTr８
２，８３のゲートを高電位にし、よつてこれらの
TrがオンとなつてTr８５をオフにし、Tr８３の
動作によつて出力線６５の電位が立ち上る。線５
７及び５７ａに現れる２つの信号が等しいので
Tr８６，８７もオフであり、よつて出力線６５
は高電位を維持する。出力線６５が高電位である
と、第４図に関連した禁止及び伝送回路へ信号が
送られ、よつて読取ヘツド２１及び２３は同一の
情報を読取る。

リプル（ripple）比較回路からの線６５が高電
位であると、第４図に関連して後述する様に読取
ヘツド２２を脱勢し、更にアドレス解読器５０を
脱勢する。

比較器２５も同じ様に配列されている。それは
アドレス解読器４９へ入力されたアドレスの組Ｐ
１とアドレス解読器５１へ入力されたアドレスの
組Ｐ３とを比較し、その出力線６６は読取ヘツド
２３に関連する禁止及び伝送回路へ接続されてお
り、更にワード解読器５１に於けるデバイス即ち
Tr６３への線６３ａにも接続される。

比較回路２６は同様にアドレス組Ｐ２とＰ３を
比較する。その出力線６７は読取ヘツド２３に関
連する第２の禁止及び伝送回路及びワード解読器
５１内のデバイス６４への禁止線６４ａへ接続さ
れる。線６６もしくは６７上の正の信号が読取ヘ
ツド２３及びワード線解読器５１を禁止する。

第４図を参照する。本発明において用いるのに
適した読取ヘツド２１，２２及び２３とこれらに
関連したマルチプレクサ回路を詳細に説明する。

読取ヘツド２１は１対のビツト線読取トランジ
スタ９０及び９１を有しており、それらのゲート
は夫々差動ビツト線４０及び４１へ結合されてい
る。トランジスタ９０，９１のドレインは夫々負
荷Tr９２，９３を介して電源９５へ接続され、
Tr９０，９１のソースは接地されている。更に
Tr９０，９１のドレインは出力増幅器へ結合さ
れている。この例に於ては、差動増幅器９４を用
いている。この増幅器９４は低インピーダンス源
である。この増幅器９４は公知のものを用いう
る。その出力部は出力読取線９６へ結合され、ビ
ツト線Tr３４，３５がワード線４６の付勢によ
つてオンに転じると常に付勢される。前述の様
に、これらのビツト線Trの付勢によつてセルTr
３０，３１からの差動信号が夫々ビツト線４０，
４１上に現われる。この差動信号は読取信号Tr
９０もしくは９１の一方をオンに転じ、よつて増
幅器９４は適当な信号を発する。即ち読取ヘツド
２１は公知の典型的なヘツドである。

読取ヘツド２２も同様であつて、１組の読取
Tr９８，９９を有しており、それらのゲートは
読取線４２，４３へ結合される。読取Tr９８，
９９のソースは接地される。９２ａ，９３ａは負
荷Tr，９４ａは差動増幅器である。加えて、読
取ヘツド２２にはマルチプレクサ回路が設けられ
ている。この回路は第２の組の読取Tr９０ａ，
９１ａを有する。これらのTrのゲートは夫々差
動ビツト線４０，４１へ接続され、夫々のソース
はスイツチングTr９７を介して接地され、夫々
のドレインは負荷Tr９２ａ，９３ａを介して電
源９５へ、更に差動増幅器９４ａへ、ひいては出
力読取線９６ａへ接続されている。これらのTr
に加えて、このマルチプレクサ回路は２つの禁止
Tr１００，１０１を有している。これらのTrの
ドレインは夫々ビツト線４２及び４３へ接続さ
れ、ソースは接地されている。ゲートか比較回路
２４からの禁止線６５へ接続されている。更にこ
の線６５にはスイツチングTr９７のゲートが接
続されている。Tr９７のソースは接地され、ド
レインはTr９０ａ，９１ａを介して差動増幅器
９４ａへ接続される。

もしもアドレス組Ｐ１及びＰ２が異なつている
ならば、ビツト線４０，４１及びビツト線４２，
４３の両方の組は信号（前述の様に異るセルから
の信号であるが）を有する。この場合、読取ヘツ
ド２１は前述の様に動作する。これらの信号は読
取Tr９０ａ，９１ａの一方並びにTr９８，９９
の一方をオンに転じる。読取ヘツド２２は、Tr
９８及び９９の一方がオンとなり、異なるセルか
らの情報を有する線４２及び４３のみを読取る。
読取Tr９０ａ，９１ａはスイツチングTr９７が
オンにならないのでそれらのソースが接地電位か
ら絶縁され、両者ともオンになり得ない。

即ち、読取ヘツド２２は１組より多い数のビツ
ト線を読取る事が阻止される。

両方のワード線上の情報を呼出すアドレスＰ１
及びＰ２が同一である場合、比較回路２４に於て
比較が成立し、これによつて線６５は正電位を呈
する。線６５が正電位になると、アドレス解読器
５０がオフになる（ひいてはこれがビツト線Tr
３６，３７をオフにする。）だけでなく、禁止Tr
１００，１０１のゲートが正電位となつて、これ
らのTrがオンに転じて、ビツト線４２，４３を
接地する。この接地によつて、Tr９８，９９は
オンにならない。

同時に、線６５上の正の信号によつてスイツチ
ングTr９７はオンになつて、Tr９０ａ，９１ａ
のソースを接地させる。この状態が生じると、ビ
ツト線４０，４１上の信号が読取Tr９０ａ，９
１ａの一方をオンにし、よつて増幅器９４ａがオ
ンとなつて増幅器９４が発生するのと同じ信号を
出す。

この様にして、両方の差動増幅器（読取ヘツ
ド）９４，９４ａをオンに転じる事ができ、信号
を生じる事ができる。１組のビツト線Tr３４，
３５のみがオンになるので、メモリTr３０，３
１を流れる電流は最小になる。マルチプレクサ
は、脱勢されてないワード解読器４９と同じアド
レスをもつ出力読取線９６ａへビツト線４０，４
１上に現われるセルのデータをスイツチした事に
なる。

読取ヘツド２３も同様であつて、ビツト線４
４，４５へ夫々接続された一組の読取Tr１０２，
１０３を有し、それらのソースが夫々接地されて
おり、ドレインが負荷Tr９２ｂ，９３ｂを介し
て電源９５へ及び出力線９６ｂへ接続されてい
る。

更に、読取ヘツド２３にはマルチプレクサ回路
が設けられている。第１のマルチプレクサ回路は
スイツチング回路Tr９７ａ，読取Tr９０ｂ，９
１ｂ並びに禁止Tr１０８，１０９から成る。Tr
９７ａ，１０８，１０９はゲートが比較回路２５
からの禁止線６６へ接続されている。Tr１０８，
１０９は夫々接地電位とビツト線４４，４５の間
に夫々配置される。スイツチングTr９０ｂ，９
１ｂのゲートは夫々ビツト線４０，４１に接続さ
れ、それらのドレインは差動増幅器９４ｂに接続
される。第２のマルチプレクサ回路はスイツチン
グTr１０４、１対の読取Tr９８ａ，９８ａ（こ
れらのゲートは夫々ビツト線４２，４３へ接続さ
れている）並びに禁止Tr１０６，１０７を有す
る。Tr１０４，１０６及び１０７のゲートは比
較器２６からの禁止線６７へ接続されている。
Tr１０６，１０７は夫々接地電位とビツト線４
４，４５の間に設けられている。Tr１０４は接
地電位、読取Tr９８ａ，９９ａ（ゲートが夫々線
４２，４３へ、ドレインが差動増幅器９４ｂへ接
続されている。

もしも正の信号がアドレス組Ｐ１及びＰ２の比
較によつて線６６へ与えられるならば、デバイス
１０８，１０９はオンとなつて、よつてデバイス
線４４，４５が接地され、禁止される。と同時
に、Tr９７ａがオンとなり、ビツト線４０，４
１上の信号に依存して電流がTr９０ｂ，９１ｂ
のいずれかを流れる事ができ、差動増幅器９４ｂ
が付勢される。比較器２６からの線６７上の信号
は同様の機能を行うが、この場合、線６７上の情
報が禁止Tr１０６，１０７をオンにし、ビツト
線４４，４５を接地する。同時に、Tr１０４も
オンとなり、よつてビツト線４２，４３上の信号
を検出するTr９８ａ，９９ａをオンにする。も
しも線６５上に於て比較器の信号が同時に検出さ
れているならば禁止Tr１００及び１０１によつ
て線４２，４３は接地される事に注目すべきであ
る。その様な場合に於て、Tr９８ａ，９９ａが
オンになる事は何の効果も生じないであろう。こ
れはビツト線４２，４３が禁止Tr１００及び１
０１によつて接地されたからである。

上記の様に、この読取ヘツドは２つのマルチプ
レクサ回路を有している。もしも例えば４ポート
装置を考えるならば、もちろんその装置は第４の
対のビツト線及び第４の解読器だけでなく、全入
力アドレスを比較するに十分な３つの付加的比較
回路及びそれと関連した３つのマルチプレクサ回
路を有する第４の読取ヘツドを必要とするであろ
う。即ち各々の付加的なより上位の読取ヘツドは
前段の読取ヘツドよりも１つ多いマルチプレクサ
回路を持たねばならない。

もしもアドレス組Ｐ１，Ｐ２，Ｐ３が全て異な
るならば、３つの組のビツト線４０及び４１，４
２及び４３，４４及び４５の全てがその上に信号
を有する。この場合、読取ヘツド２１，２２及び
２３は夫々そのノーマル・モードで動作するであ
ろう。即ちヘツド２１はビツト線４０，４１上の
信号を読取り、ヘツド２２はビツト線４２，４３
上の情報を読取り、ヘツド２３はビツト線４４及
び４５上の情報を読取る。

ヘツド２３に於てはビツト線４４，４５上の信
号のみが検出される。これはデバイス１０２，１
０３のみが接地電位に直接に接続され、よつてオ
ンになりうるからである。全ての他の読取デバイ
ス９８ａ，９９ａ，９０ｂ，９１ｂは接地電位か
ら絶縁され、よつてオフ状態にある。

即ち読取ヘツドは１組のビツト線よりも多い線
の読取を禁止される。

さて、アドレスＰ１及びＰ３が同一である場
合、比較器２５に於て比較が成立して、線６６は
正電位となる。線６６が正になると、アドレス解
読器５１がオフとなり、ワード線４８及びビツト
線Tr３８，３９がオフになるのみならず、禁止
Tr１０８，１０９のゲートが正となつて、これ
らのTrがオンになり、ビツト線４４，４５を接
地する。このビツト線４４，４５の接地によつて
Tr１０２，１０３はオンになり得ない。

しかしながら、これと同時にTr９７ａがオン
になり、読取Tr９０ｂ，９１ｂのための接地用
通路を与える。よつてこれらのTrは生きて、検
出したビツト線信号を増幅器９４ｂへ伝送する。

同様に、アドレスＰ２及びＰ３が比較成立する
と、ビツト線４４，４５はTr１０６，１０７を
介して接地され、Tr１０４がオンとなつて読取
Tr９８ａ，９９ａをオンにする。スイツチング
Tr９７ａはオフであつて、読取Tr９０ｂ，９１
ｂは生きない。

もしも３つのアドレス信号組が同一であるなら
ば、両方の禁止線６６，６７がオンとなり、ビツ
ト線４４，４５はTr１０６，１０７，１０８及
び１０９を介して接地され、スイツチングTr９
７ａ，１０４はオンになる。しかしながらこの場
合に於て、読取ヘツド２２に接続される禁止線６
５もまた正であつて、よつて禁止Tr１００，１
０１を介してビツト線４２，４３を接地する。こ
のビツト線４２，４３の接地の故に、読取ヘツド
２３に於いて、Tr１０４がオンになる事は何の
効果も生じない。これはTr９８ａ及び９９ａの
ゲートも何も信号を受け取らず、これらのTrが
オンにならないからである。全てのアドレス組が
同じである様にこの例に於ては全読取ヘツドがビ
ツト線４０，４１のみを読取るであろう。

本発明に於て差動ビツト線対の代りにシング
ル・エンド・ビツト線を用いうる事は云う迄もな
い。

以上に於て、アレイ寸法を顕著に減縮し、パホ
ーマンスを改良するマルチ・ポート・レジスタ・
アレイに於ける多重読取を阻止するための技術を
説明した。基本的には上記の技術はワード及び読
取ヘツド領域に於ける禁止及び伝送オペレーシヨ
ンと共にアドレス比較を付加する事によつて実施
される。典型的な回路に於て所要の回路に於ける
相当な面積の減少及びその回路の信頼度の改善が
確認された。

以上に於て比較器の実施例をマツチ・ポート装
置に於て用いる事を説明したが、他の応用に於て
も用いうる事は云うまでもない。

例えばその比較器の概念は、選択された多重並
列線に沿つて情報を伝送させる事を可能にするト
リー構成に於て用いる事ができる。

【図面の簡単な説明】

第１図は本発明を用いる装置の全体のアレイを
示す図、第２Ａ図及び第２Ｂ図は第１図を更に詳
細に説明する図、第３図は比較回路の一実施例を
示す図、第４図は読取ヘツドの一実施例を示す図
である。 １０……アレイ、１１……記憶セル、１２，１
３，１４……ワード解読器、１５，１６，１７…
…クロツク・バツフア回路、１８，１９，２０…
…書込ヘツド、２１，２２，２３……読取ヘツ
ド、２４，２５，２６……比較器。

Claims (1)

1. 【特許請求の範囲】 １ 夫々同数の複数のビツトよりなる第１のデー
   タ及び第２のデータを比較する回路において、 １対の入力端子及び出力端子を有し、上記第１
   及び第２のデータの対応する所定のビツトを上記
   １対の入力端子に受取り、該ビツト対の比較結果
   を示す信号を上記出力端子に発生する排他的OR
   回路を含む第１の比較段と、 上記第１及び第２のデータの残りの対応するビ
   ツト対の各々と対応して設けられた第２の比較段
   とを有し、 各上記第２の比較段は、入力端子及び出力端子
   を有し該入力端子の信号に応答して該出力端子に
   同相信号を発生する論理回路と、一方の通電電極
   が上記論理回路の上記出力端子に共通に接続さ
   れ、他方の通電電極及び制御電極が交差結合され
   て１対の入力端子に接続された１対のトランジス
   タよりなる排他的OR回路とを含み、 １つの上記第２の比較段の上記論理回路の上記
   入力端子は上記第１の比較段の上記出力端子に接
   続され、上記第２の比較段は前段の上記論理回路
   の上記出力端子が次段の上記論理回路の上記入力
   端子に接続されるように直列に接続されており、
   各上記第２の比較段の上記１対の入力端子に上記
   残りのビツト対のうち対応するビツト対が印加さ
   れることを特徴とする比較回路。