JPS59231792A - 多重ポ−ト・メモリ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、ランダム・アクセス読取／書込メモリ・シス
テムに係わり、更に具体的に言えば、読取のための書良
された支持回路を有する多重読取／書込システムに係わ
る。

［従来技術］ 局所メモリとして高速レジスタを必要とするものもある
、一部のマイクロ・プロセッサに於ては、各レジスタが
書込のために多重データ入力ボートから個別にアドレス
可能でありそして読取のために多重データ出力ボートへ
個別にアドレス可能であることが望ましい。上記レジス
タに置ける′データは、どのデータ入力ボートに於ても
アドレス可能であり、どのデータ出力ボートに於ても読
取可能である。そのような多重ボート装置は、例えば、
独立した読取及び書込アドレス指定を用いて配置された
、３ビツト・メモリ構成より成る。従って、書込に於て
、各構成の同一アドレス位置に同一の情報が書込まれ、
それから順次書込において、異なるボート・アドレス中
に並列に、各構成の同一アドレス位置に同一の情報が書
込まれて、上記３つの構成は各々、同一アドレス位置に
同一の情報を含む。３つの異なる位置即ち３つの異なる
アドレスに置ける３つの構成の同時読取においては、３
つの異なる出力ボートの各々において３つの異なるワー
ドが読取られる。情報をマージして即ち組合せて、それ
を単一の構成から読取ろうとすると、問題が生じる。そ
のような配置を用いた場合に置ける問題の１つは、３つ
の全ての読取ヘッドが同時に同一セルからデータを読取
ろうとすることを禁止する制限がないことである。同時
読取のために成るセルは相当により大きくなければなら
ないので、セル寸法及びアレイ寸法が２倍又は３倍にな
る。従って、多重読取を用いて各ボートにセルのデータ
を送るときに単一のセルに於ける多重読取を防ぐ満足す
べき方法が従来存在しなかったため、そのような多重ボ
ート回路はこれまで一般的に用いられていない。

米国特許第３８９６９４１７号明細書は、入力書込リン
グ・カウンタ及び入力読取リング・カウンタのＵ転位置
を比較して、一致信号が生じたときに、入力書込リング
・カウンタが禁止されるようにする比較回路とともに複
数のシフト・レジスタが配置されている装置を開示して
いる。

米国特許第４１８３０９５号明細書は、メモリ・システ
ムの動作モードを制御するために比較回路を用いること
により、順次にデータを選択されたメモリ素子から読取
りそして該素子へ書込む、高密度のメモリ・システムを
開示している。従って、読取及び書込のモードは、クロ
ック導体上の信号を比較することによって選択される。

米国特許第４０７８２６１号明細書は、書′込サイクル
の間、読取回路が禁止されるシステムを開示している。

［発明の目的及び概要］ 本発明は、多重読取を防ぐために、アドレスの一致が生
じたときに、アレイのワード・デコーダ中の選択された
ワード・デコーダを禁止して、選択されたより上位の読
取ヘッドがより上位のビット線の出力データを読取らず
に、禁止されていないワード・デコーダと同じアドレス
を有する最下位ビット線を読取る又はコピーするように
させる、メモリ・アレイのための改良された支持回路を
提供する。

本発明の目的は、任意の寸法のシステムに拡張可能であ
る、より良好な電力性能及びより小さい寸法を可能にす
る、多重ボート・メモリ・システムのための禁止及びコ
ピー回路を提供することである。

［実施例］ 一部のマイクロ・プロセッサは、多重ボート・レジスタ
・スタックを有し、それらのマイクロ・プロセッサの成
るものは、局所メモリとして１６個の高速レジスタを必
要とする。各レジスタは、３２ビツト・プロセッサの場
合、少なくとも３２ビツトの長さを有する必要があり、
パリティを要する場合には、それよりも長くなる。従っ
て、上記レジスタ・スタックは、各々３２ビツトより成
る１６個のワードを有する、５１２ビツトの静的メモリ
として考えられ、各読取又は書込は３２ビツト幅のワー
ド単位で行なわれる。

本明細書に於ける用語″多重ポート″とは、各レジスタ
が、書込の場合には多重データ人カポ−１−から個別に
アドレス可能でなければならず、読取の場合には多重デ
ータ出力ボートへ個別にアドレス可能でなけれまばなら
ないことを意味する。

用語“ボート”とは、所与のレジスタ（又はレジスタ中
のビット）がどのボートからもアドレスされ得る径路の
数を言う。

多重ボー１−・レジスタ・スタックの動作をより明確に
示すために、３つの読取を要する多重ボート・レジスタ
・スタックの実施例について考察する。独立した読取及
び書込のアドレス指定を用いた、各々単一のボート及び
５１２ビツトを有する、３つのメモリは書込に於て、各
メモリの同一アドレス位置に同一の情報が書込まれるよ
うに配置されている。それから、順次書込に於て、異な
るボート・アドレス中に並列に、各メモリの同一アドレ
ス位装置に同一の情報が書込まれて、上記３つのメモリ
は各々、同一アドレス位置に同一の情報を含む。３つの
異なるアドレスに於ける３つのメモリの同時読取に於て
は、３つの異なる出力ポートの各々に於て３つの異なる
ワードが読取られる。

上記実施例は、第１図並びに第２ａ図及び第２ｂ図に例
示されており、第１図は本発明を用いた多重ボート・メ
モリ・システムのブロック図を示す。

本発明を用いた多重ボート・メモリ・システムはメモリ
・セル１１のアレイ１０を有し、各セルは１組のワード
線及び１組の差動ビット線に結合されている。各組のワ
ード線の数及び各組の差動ビット線の数は、システムに
於けるボートの数に等しい。例を示すために、３ボート
・システムについて説明する。その場合には、各セルは
、３本のワード線、及びワード線に直角に配置された６
本のビット線、即ぢ３対の差動ビット線に結合されてい
る。それらのワード線は、３組のワード・デコーダ１２
．１３及び１４に各々結合されており、それらのワード
・デコーダは、各組の入力アドレス線Ｐ１、Ｐ２及びＰ
３によって駆動される。

従って、第１図は、３つのボート（３つの読取ボート及
び３つの書込ボート）を有する単位セル１１（各々１ビ
ツト）を示している。セル１１は、横方向に３２個反復
的に配置されて（図には、２個しか示されていない）、
レジスタ・スタックの１ワードを表わし、縦方向に１６
個反復的に配置されて（図には、３個しか示されていな
い）、レジスタ・スタックの対応するビットを表わす。

第２ｂ図に示されている如く、トランジスタ３０．３１
．３２及び３３はメモリ・セル即ちラッチを構成し、ト
ランジスタ３４及び３５は、読取及び書込のために、ビ
ット線４０及び４１を該セルに差動的に結合させる。こ
れは、基本的には、周知の６素子型セルである。

トランジスタ３６．３７．３８及び３９は、他の２つの
ボート即ち他の２対のビット線のためのビット線結合素
子を構成する。各セルは、３本のワード線４６．４７及
び４８のうちの１本によって選択され、その対応するビ
ット線対によって読取られ又は書込まれる。上記セルの
下方に縦方向に整列されている、他の２つのレジスタの
ワードに於ける、他の２つのセルも、それらのワード線
によって選択され、各々のビット線対によって各々のボ
ートから読取られ又は書込まれる。

極く最近まで、３つの全てのボートが同時に同一セルか
らデータを読取ろうとすることを禁止する制限は何ら存
在していなかった。ビット線結合素子が状態を変化させ
ずに流すことができる全ての電流を流すためには、トラ
ンジスタ３０及び３１が大きくなければならない。即ち
、それらは、多重読取により乱されて、データが失われ
ることを許してはならない。同一のセルに於て同時に３
つの読取が可能である場合には、トランジスタ３０及び
３１は、該セルに於て単一の読取しか可能でない場合の
３倍の大きさを要し、それらの寸法が３倍に増加するこ
とは、セルの寸法、従ってアレイの寸法が２倍になるこ
とを意味する。

本発明は、これらの全ての問題を解決することができ、
ワード・デコーダを禁止すると同時に、より下線の選択
されたビット線から他のより上位の選択され起ビット線
へ、従って他の読取ヘッドの出力ボート中にデータをト
ランスファさせる付加的回路を含む。この実施例に於て
、上記付加的回路はより高速度の性能を可能にする。

ビット線は適当な書込ヘッド１８．１９及び２０並びに
３つの読取ヘッド２１．２２及び２３に結合され、それ
らのうちの読取ヘッド２２及び２３は禁止及びコピー回
路にも結合されている。禁止及びコピー回路に結合され
ている読取ヘッド２２及び２３をより上位の回路と称し
、ヘッド２３はヘッド２２よりも上位であり、ヘッド２
２はヘッド２１よりも上位である。同様に、比較回路２
４．２５及び２６に結合されているワード・デコーダを
より上位の回路と称し、ワード・デコーダ１４はワード
・デコーダ１３よりも上位であり、ワード・デコーダ１
３はワード・デコーダ１２よりも上位である。又、本発
明においては、３つの比較回路２４．２５及び２６が設
けられ、それらの各回路は、ワード・デコーダの入力ア
ドレス線の選択的組合せ、上位のワード・デコーダ１３
及び１４の一方又は他方、並びに上位の読取ヘッド２２
及び２３の一方又は他方に結合されており、ワード・デ
コーダへのアドレス入力を比較して、一致の場合には選
択されたより上位のワード・デコーダの出力を、同一の
アドレスを有する選択された順位の読取りヘッドに適合
させるように変更する。このようにしてセルからの出力
データが、セルを流れる電流を増加させずに、全てのア
ドレスされた出力読取ヘッドを経て転送される。

第２ａ図及び第２ｂ図は、相互に組合されて、セル１１
の１つ及びそれに関連するワード・デコーダをより詳細
に示している。セル１１は、１対の交差結合されたトラ
ンジスタ３０及び３１を含み、それらのソースは接地さ
れ、それらドレインは各々負荷トランジスタ３２及び３
３を経て電源　　　　□２９に結合されている。トラン
ジスタ３ｏ及び３■のドレインは又、各々のビット線ト
ランジスタを経て各々のビット線に結合されている。従
って、トランジスタ３０のドレインはビット線トランジ
スタ３４．３６及び３８を経て各々のビット線４０．４
２及Ｔｊ４４に結合され、トランジスタ３１のドレイン
はビット線トランジスタ３５．３７及び３９を経て各々
のビット線４１．４３及び４５に接続されている。

そのような交差結合されたセルの動作については周知で
あり、本明細書に於ては詳述しない。基本的には、上記
セルの動作はトランジスタ３ｏ及び３１の状態に依存し
、その特定のセルに接続されているビット線対に於て差
動信号が発生される。

従って、例えば、トランジスタ３０がターン・オ　　　
　　−フされて、トランジスタ３１がターン・オンされ
ると、トランジスタ３０に結合されている能動ビット線
が高電位に保たれ、トランジスタ３１に結合されている
能動ビット線が低電位に降下されて。

能動ビット線トランジスタを経てそのセルに結合され得
る３対のビット線４０．４１：４２．４３；及び４４．
４５の各対に於て差動電圧が発生される。選択されたビ
ット線に於ける差動電圧は、書込後何時でも適当な読取
ヘッド２１．２２及び２３によって読取られることがで
きる。従って、このシステムは、時間多重の読取及び書
込を用いており、それらの読取及び書込動作は同時的で
なく、順次的に行われる。

本発明は、記載の実施例に限定されず、同時的に行われ
る読取／書込動作にも適当なことは勿論である。

ビット線トランジスタのゲートは、３４．３５；３６．
３７；及び３８．３９が各々対になるように、各々ワー
ド線４６．４７及び４８に接続されている。従って、ビ
ット線トランジスタ３４及び３５のゲートはワード線４
６に接続され、ビット線トランジスタ３６及び３７のゲ
ートはワード線４７に接続され、ビット線トランジスタ
３８及び３９のゲートはワード線４８に接続されている
。

これらのワード線は、選択されたワード・デコーダ４９
．５０及び５１の１つに各々接続されている。勿論、そ
れらのワード・デコーダは、ワード・デコーダ１２．１
３及び１４に各々含まれている各組のワード・デコーダ
の中の１つである。

各ワード・デコーダは、基本的には、複数の入力アドレ
ス・デコード・トランジスタから成り、各入力アドレス
・デコード・トランジスタのゲートは各々の入力アドレ
ス線に結合されている。この場合、説明のために、３つ
のアドレスが用いられるものと仮定する。従って、ワー
ド・デコーダ４９は、各々の入力アドレス線５５．５６
及び５７に結合されたゲートを有する３つの入力アドレ
ス・デコード・トランジスタ５２．５３及び５４を含み
、それらの入力アドレス線を全体として入力アドレスの
組Ｐ１と称する。入力アドレス・デコード・トランジス
タ５２．５３及び５４のソースは接地され、それらのド
レインは負荷トランジスタ５９を経て電源５８に結合さ
れるとともに、スイッチング・トランジスタ６０のゲー
トにも結合されている。スイッチング・トランジスタ６
ｏのドレインは電源６１に結合され、そのソースはワー
ド線４６に結合されている。

システムに於て３つ以上のアドレスが必要とされ又は用
いられる場合には、入力アドレス線の数に等しくなるよ
うに増加された数の入力アドレス・デコーダ・トランジ
スタが、そのようなワード・デコーダに於て用いられる
ことは勿論である。

そのようなワード・デコーダは、一般的には次のように
動作する。入力アドレス線５５．５６のいずれか又は全
てが正の信号を有している場合、例えば入力アドレス線
５５が高電位の場合には、入力アドレス・デコード・ト
ランジスタ５２がオンになり、スイッチング・トランジ
スタ６ｏのゲートが接地される。従って、トランジスタ
６ｏがオフになり、ワード線４６がオフになる。入力ア
ドレス線５５．５６、及び５７が全て負である場合には
、トランジスタ６０がオンになり、トランジスタ６０を
経て電源６１に結合されたワード線４６が高電位になる
。ワード線４６が高電位になると、ビン１〜線トランジ
スタ３４及び３５がオンになり、そのセルに於ける情報
即ち交差結合されたトランジスタ３１及び３２の状態が
、ビット線トランジスタ３４及び３５を経てそのセルに
結合されているビット線対４０及び４１によって差動的
に受は取られる。

他のワード・デコーダ５０及び５１も、ワード・デコー
ダ・４９と実質的に同一であり、ワード・デコーダ５０
が入力アドレス・デコード・トランジスタ５２ａ、５３
ａ及び５４ａと並列な１つの付加的トランジスタ６２を
有し、ワード・デコーダ５１が入力アドレス・デコード
・トランジスタ５２ｂ、５３ｂ及び５４ｂと並列な２つ
の付加的トランジスタ６３及び６４を有している点を除
いて、同様に動作する。ワード・デコーダ５０に於ける
付加的トランジスタ６２のゲートは第１比較回路２４の
出力に結合され、ワード・デコーダ５１に於ける第１の
付加的トランジスタ６３のゲートは第２比較回路２５の
出力に結合され、ワード・デコーダ５１に於ける第２の
付加的トランジスタ６４のゲートは第３比較回路２６の
出力に結合さけている。

便宜上、ワード・デコーダ４９への入力アドレス線５５
．５６及び５７を全体として入力アドレスの組Ｐ１と称
し、ワード・デコーダ５０への入力アドレス線５５ａ、
５６ａ及び５７ａを全体として入力アドレスの組Ｐ２と
称し、ワード・デコーダ５１への入力アドレス線５５ｂ
、５６ｂ及び５７ｂを全体として入力アドレスの組Ｐ３
と称する。

これらの入力アドレス線は、各々のワード・デコーダに
結合されているとともに、比較回路２４．２５及び２６
にも結合されている。例えば、比較回路２４にはアドレ
スの組ＰＬ及びＰ２が結合されており、比較回路２５に
はアドレスの組Ｐ１及びＰ３が結合されており、比較回
路２６にはアドレスの組Ｐ２及びＰ３が結合されている
。

これらの比較回路に於て、アドレスの組が比較され、一
致した場合には、その比較回路から適当な正の出力信号
が転送される。例えば、アドレスの組Ｐ１とＰ２とが一
致した場合には、正の信号が線６５上に生じて、比較回
路２４がらワード・デコーダに於ける付加的トランジス
タのゲートへ、この場合には線６２ａを経てワード・デ
コーダ５０に於ける付加的トランジスタ６２のゲートへ
転送される。この正の信号は、トランジスタ６２をター
ン・オンさせて、ワード線４７を減勢させる。

これは、ワード・デコーダ５ｏを禁止して、該ワード・
デコーダが入力アドレスの組Ｐ２に関して動作しないよ
うにする。同様に、アドレスの組Ｐ１とＰ３との間に一
致が生じた場合には、信号が線６６及び６３ａ上に生じ
、ワード・デコーダ５１に於けるトランジスタ６３がタ
ーン・オンされて、ワード線４８がオフになる。更に、
アドレスの組Ｉ）　２とＰ３が一致した場合には、信号
が線６７及び６４ａ上に生じ、同じくワード・デコーダ
５１に於けるトランジスタ６４がターン・オンされて、
同様にワード線４８がオフになる。閂の場合、比較回路
２５又は２６のいずれかから正の信号が生じても、ワー
ド・デコーダ５１が禁止される。

設計によっては、例えば読取又は書込サイクル中に問題
が生じないように、線６２ａ、６３ａ及び６４ａ上の信
号を、クロック・バッファ回路を経て、トランジスタ６
２．６３及び６４のゲートへ転送させるようにすること
が好ましい場合もあるわ 上記比較回路の出力は、それと同時に、タロツク・バッ
ファ回路１５及び１６を経て、より上位の読取ヘッド２
２及び２３に送られ、禁止及びコピー回路を選択的にセ
ットする２反転された信号又は反転されていない即ち中
断された信号のいずれかを供給して、それらのより上位
の読取ヘッド２２及び２３の一方又は両方が、同一のア
ドレスを有するより下位の読取ヘッドに結合されている
ビット線からの情報をコピーするように変更する。

従って、より上位の読取ヘッド２２及び２３は、比較回
路の出力の真数又は補数のいずれかを受取る。読取ヘッ
ド２２は比較回路２４の出力の真数又は補数のいずれか
を受取り、読取ヘッド２３は両方の比較回路２５及び２
６の出力の真数又は補数を受取る。例えば、アドレスの
組Ｐ１とＰ２とが一致した場合には、より上位の読取ヘ
ッド２２だけが、読取ヘッド２１により読取られた情報
をコピーするように変更され、読取ヘッド２１及び２３
は影響を受けない。同様に、アドレスの組Ｐ１とＰ３又
はアドレスＰ２とＰ３とが一致とだ場合には、より上位
の読取ヘッド２３だけが読取ヘッド２１又は読取ヘッド
２２のいずれかに於ける情報をコピーするように変更さ
れ、読取ヘッド２１及び２２は両方とも影響を受けない
。更に、これらの全てのアドレスが一致した場合には、
読取ヘッド２２及び２３の両方が、読取ヘッド２１によ
り読取られた情報を各々コピーするように変更され、単
一の読取ヘッド２１だけが影響を受けない。勿論、異な
るアドレスが指定されると、異なるセルが付勢されるこ
と、及びセルが２つ又はそれ以上の同一のアドレスによ
りアドレスされているときしか問題は生じないことを明
確に理解されたい。

従って、より上位の読取ヘッドがより上位のビット線を
経てセルから同時にデータを読取ろうとすることが阻止
され、上記セルを流れる電流が過剰にならないので、ト
ランジスタ３０及び３１を大きくする必要がない。

次に、第１図並びに第２ａ図及び第２ｂ図に於ける比較
回路２４を詳細に示している第３図を参照して、その構
成及び動作について詳述する。

基本的には、この比較回路２４は、共通のインバータ回
ｖ＠７２及び７３と交互に、直列に配置された３つの排
他的ＯＲ回路６９．６９ａ及び６９ｂを用いており、チ
ェーンの最後の排他的ＯＲ回路６９ｂが線６５に信号を
供給する。好ましくは、アドレスが記憶される命令アド
レス・レジスタに於て、低電力論理の比較回路が設けら
れている。

その結果、１つのセルに於ける単一の読取だけが保証さ
れ、セルのトランジスタ３０及び３１の寸法が３分の１
に減少される。ビット線がより短くなり、ビット線の寄
生容量が相当に減少され、それに対応してビット線の立
上り時間及び立下がり時間が減少される。

上述の如く、比較回路２４は３つの排他的ＯＲ回路６９
．６９ａ及び６９ｂを必要とし、各々の排他的ＯＲ回路
がビット毎にアドレスを比較する。

従って、アドレスの組Ｐ１のアドレス線５５及びアドレ
スの組Ｐ２のアドレス線５５ａは、ノード８Ｂに於て相
互に結合されているドレインを有する交差結合されたト
ランジスタ７０及び７１のソースを経て、第１の排他的
ＯＲ回路６９に接続されている。このノード８８は、負
荷トランジスタ７４を経て電源７５に結合されており、
又負荷トランジスタ７８及びフォロワ・トランジスタ７
９を含むインバータ回路７２のインバータ・トランジス
タ７６及び７７のゲートに結合されてい乞。

トランジスタ７６のソースは接地されており、そのドレ
インは第２の負荷トランジスタ７８を経て電源７５に結
合されている。トランジスタ７６のドレインは、フォロ
ワ・トランジスタ７９のゲートにも結合されている。ト
ランジスタ７９のドレインは接地されており、そのソー
スはトラシジスタフ７を経て電源７５に、そしてノード
８９にも結合されている。

次の排他的ＯＲ回路６９ａは、第３図に示されている如
く、異なるアドレス線５６及び５６ａがこの排他的ＯＲ
回路６９ａの交差結合されたトランジスタ８０及び８１
のソースに結合されている点以外は、回路６９と実質的
に同一である。これらのトランジスタ８０及び８１のド
レインは、ノード８９に於て相互に結合され、そこから
更に次のインバータ回路７３に結合されている。インバ
ータ回路７３の出力は、第３の最終的な排他的ＯＲ回路
６９ｂに結合されている。ノード８９はインバータ・ト
ランジスタ８２及び８３のゲートに結合されており、ト
ランジスタ８２のソースは接地されており、そのドレイ
ンは負荷トランジスタ８４を経て電源７５に結合されて
いる。トランジスタ８２のドレインは、ソース・フォロ
ワ・トランジスタ８５のゲートにも結合されている。ト
ランジスタ８５のドレインは接地されており、そのソー
スはトランジスタ８３を経て電源７５に、そして出力線
６５にも結合されている。この最終的な排他的ＯＲ回路
６９ｂは、１対の交差結合されたトランジスタ８６及び
８７を含み、それらのソースは各々アドレス線５７及び
５７ａに結合されており、それらのドレインは出力線６
５に結合されている。回路６９ａは、入力アドレス線が
アドレス線５６及び５６ａである点以外は、回路６９と
実質的に同一であり、同様に、回路６９ｂも、その入力
アドレス線がアドレス線５７及び５７ａである点以外は
、回路６９及び６９ａと同一である。このようにして、
Ｐ１アドレス入力とＰ２アドレス入力との間に於いて比
較が行なわれる。この比較回路は、等しい長さを有する
２つのアドレスを比較する場合には、モジュール・リプ
ル法（ｍｏｄｕｌｏ　ｒｉｐｐｌｅ　ｍｅｔｈｏｄ）を
実行する。該回路は完全に静的であるので、クロッキン
グは不要である。

次に上記回路の動作について説明する。初めに、第１の
アドレス組Ｐ１がアドレス線５５．５６及び５７上の（
１号より成り、第２のアドレスの組Ｐ２がアドレス線５
５ａ、５６ａ及び５７ａ上の信号より成るものと仮定し
、更に相互に異なっているアドレス線５６及び５５ａに
於ける信号を除く全ての信号が等しいものと仮定する。

この場合、アドレス線５５及び５６ａに於ける信号が等
しいので、トランジスタ７０及び７１はオフに保たれ、
ノード８８は負荷トランジスタ７４によって高電位に保
たれて、トランジスタ７６及び７７がオンに保たれる。

トランジスタ７６がオンであると、トランジスタ７９が
オフに保たれ、そのソースはトランジスタ７７がオンで
あることによって高電位に保たれる。しかしながら、ア
ドレス線５６及び５６ａに於ける信号が異なっているの
で、交差結合されたトランジスタ８０又は８１の一方が
ターン・オンされて、ノード８９が低電位になり、トラ
ンジスタ８２及び８３のゲートが低電位に保たれて、そ
れらのトランジスタがオフに保たれる。

トランジスタ８２がオフであると、トランジスタ８５の
ゲートが負荷トランジスタ８４によって高電位に保たれ
、トランジスタ８５がターン・オンされて、線６５が低
電位になる。線６５が低電位であると、クロック・バッ
ファ回路１５を経て読取ヘッド２２に禁止及びコピー信
号が送られず、該読取ヘッド２２は通常の動作を行う。

アドレスの組Ｐ１とＰ２とが一致する場合、即ちアドレ
ス線５５．５５ａ、５６．５６ａ、５７及び５７　ａ　
ＩＥ於ける信号が全て同一である場合には、回路は次の
ように動作する。トランジスタ７０及び７１のゲートに
印加される、アドレス線５５及び５５ａに於ける信号が
等しいので、トランジスタ７０及び７１はオフに保たれ
、ノード８８は負荷トランジスタ７４によって高電位に
保たれて、トランジスタ７６及び７７がオンに保たれる
。

トランジスタ７６がオンであると、トランジスタ７９が
オフに保たれ、ノード８９はトランジスタ７７がオンで
あることによって高電位になる。この場合には、アドレ
ス線５６及び５６ａに於ける信号が同一であるので、交
差結合されたトランジスタ８０又は８１のいずれもがタ
ーン・オンされず、ノード８９が高電位に保たれ、トラ
ンジスタ８２及び８３のゲートが高電位に保たれて、そ
れらのトランジスタがターン・オンされ、トランジスタ
８５がオフに保たれて、線６５はトランジスタ８３の動
作によって高電位になる。線６５は、アドレス線５７及
び５７ａに於ける２つの信号が同一であることにより、
トランジスタ８６及び８７もオフに保たれることによっ
て高電位に保たれる。線６５が高電位であると、禁止及
びコピー信号が、クロック・バッファ回路１５を経て、
読取ヘッド２２に結合されている禁止及びコピー回路に
印加される。

リプル比較回路からの線６５が高電位になって一致が示
されると、読取ヘッド２２が第４図に関連して述べられ
る如く変更され、又ワード・デコーダ５０が減勢される
。

比較回路２５も比較回路２４と同じ構成を有しているが
、比較回路２５はワード・デコーダ４９に入力されたア
ドレスの組Ｐ１とワード・デコーダ５１に入力されたア
ドレスの組Ｐ３とを比較し、その出力線６６は、クロッ
ク・バッファ回路１６を経て、読取ヘッド２３に関連す
る禁止及びコピー回路に信号を供給し、又ワード・デコ
ーダ５１に於けるトランジスタ６３に結合されている線
６３にも信号を供給する。

比較回路２６も比較回路２４及び２５と同じ構成を有し
ているが、比較回路２６は、ワード・デコーダ５０に入
力されたアドレスの組Ｐ２とワード・デコーダ５１に入
力されたアドレスの組Ｐ３とを比較し、その出力線６７
は、クロック・バッファ回路１６を経て、読取ヘッド２
３に関連する禁止及びコピー回路に信号を供給し、又ワ
ード・デコーダ５１に於けるトランジスタ６４に結合さ
れている線６４ａにも信号を供給する。線６６又は６７
のいずれに正の信号が生じても、読取ヘッド２３および
ワード・デコーダ５１に信号が送られる。

次に、第４図並びに第５ａ図及び第５ｂ図を参照して、
クロック・バッファ回路１５及び１６について詳細に説
明する。

それらのクロック・バッファ回路１５及び１６は、同一
の機能を有しており、両者は、読取ヘッド２２及び２３
に関連する禁止及びコピー回路に適当な信号が送られて
、それらの読取ヘッドが所望の時間に所望の動作を行う
ように、それらのクロック・バッファ回路が結合されて
いる各々の比較回路からの信号をクロッキングし、デコ
ードし、中継し、反転させる。

回路１５は、第４図に示されている如く、線６５に於て
、比較回路から信号を受取る。この線６５は、一連のデ
コード・トランジスタ９２．９３．９４及び９５のうち
の第１デコード・トランジスタ９２のゲートに結合され
ている。それらのデコード・トランジスタ９２．９３．
９４及び９５のソースは全て接地されており、それらの
ドレインは全て、相互に結合されており、負荷トランジ
スタ９６を経て電源１１０に結合されており、又フォロ
ワ・トランジスタ９０．９７及び１００のゲートに結合
されている。フォロワ・トランジスタ９０及び９７のソ
ースは接地されている。トランジスタ９７のドレインは
、負荷トランジスタ９９を経て電源１１０に結合されて
おり、又制御トランジスタ９１及び９８のゲートに結合
されている。

トランジスタ９８のドレインは、出力線１０９に結合さ
れており、又フォロワ・トランジスタ１００を経て電源
１１０に結合されている。トランジスタ９８のソースは
接地されている。トランジスタ９１のドレインは電源１
１０に結合されており、そのソースは出力線６５ａに結
合されている。

デコード・１ヘランジスタ９３及び９５のゲートは各々
クロック入力線１０７及び１０８に結合されているが、
トランジスタ９４のゲートはクロック・ラッチ１１１の
出力に結合されている。このラッチ１１１は１対の交差
結合されたトランジスタ１０２及び１０３を有し、それ
らのソースは接地されており、それらのドレインは各々
の負荷トランジスタ１０５及び１０６を経て電源１１０
に結合されている。交差結合されたトランジスタ１０２
及び１０３と並列に、１対のスイッチング・トランジス
タ１０１及び１０４が結合されており、それらのソース
は接地されており、それらのドレインは各々の負荷トラ
ンジスタ１０５及び１０６を経て電源」１０に結合され
ている。トランジスタ１０３及び１０４のドレインは又
、デコード。

トランジスタ９４のゲートに結合されているクロック・
ラッチのセット線に結合されている。２つのスイッチン
グ・トランジスタ１０１及び１０４のゲートは各々クロ
ック入力線１０７及び１０８に結合されている。

このクロック・バッファ回路は次のように動作する。ト
ランジスタ９０．９７及び１００が常態に於てオンであ
り、トランジスタ９１及び９８が常態に於てオフである
ことによって、出力線１０９は常態に於て高電位であり
、出力線６５ａは常態に於て低電位である。従って、線
６５ａは線６５に置ける信号と一致した信号を出力する
が、線１０９は線６５に於ける信号の反転信号を出力す
る。従って、トランジスタ９７．９８．９９及び１００
は反転回路を構成し、トランジスタ９０．９１．９７及
び９９は中継回路を構成する。トランジスタ９７及び９
９はこれらの２つの回路によって共用されていることに
注目されたい。従って、線１０９はトランジスタ１００
によって実質的に電源１１０の電位に保たれ、線６５ａ
はトランジスタ９０によって低電位に保たれる。クロッ
ク入力線１０７及び１０８の両方が信号を有していない
ものと仮定する。一致信号が線６５に於て受取られると
、トランジスタ９２のゲートが高電位になり、［・ラン
ジスタ９２がターン・オンされる。

トランジスタ９２のドレインに結合されているトランジ
スタ９０．９７及び１００のゲートが低電位になり、ト
ランジスタ９０．９７及び１００がターン・オフされる
。トランジスタ９７がターン・オフされると、トランジ
スタ９１及び９８・のゲートが負荷トランジスタ９９に
よって高電位になり、トランジスタ９１及び９８がター
ン・オンされて、線１０９に置ける電圧がその常態に置
ける高電位から接地電位へ降下し、線６５ａがトランジ
スタ９１を経て電源１１０によって高電位になる゛。ト
ランジスタ９２のゲートに於て受取られて該トランジス
タをターン・オンさせる一致信号が消滅すると、その回
路はその常態に戻って、線１０９は高電位になり、線６
５は低電位なる。

線６５に於ける一致信号の存在に関係なく、線１０９及
び６５ａが、特定期間の間、それらのセットされた状態
に保たれるように、クロック信号が線１０７及び１０８
に順次に印加される。上記回路にクロック・パルスを加
えることにより、所定期間の間、出力線１０９をそのセ
ットされた低電位状態に保たせることができ、出力線６
５ａをそのセットされ高電位状態に保たせることができ
る。これは、間隔をとった正のクロック信号を線１０７
及び１０８に印加することによって達成される。クロッ
ク入力線１０７が初めに高電位にされるものと仮定する
と、トランジスタ９３がターン・オンされ、トランジス
タ９０．９７及び１００のゲートが低電位に降下する。

それらのゲートは、線６５に於ける一致信号が消滅した
としても。

上記クロック信号の期間の間、低電位に保たれる。

それと同時に、線１０７に於けるクロック・パルスは、
トランジスタ１０１をターン・オンさせ、交差結合され
たトランジスタ１０３のゲートを低電位に降下させて、
トランジスタ１０３をターン・オフさせる。トランジス
タ１０３がターン・オフされると、トランジスタ１０２
のゲートが高電位になり、トランジスタ１０２がターン
・オンされて、トランジスタ１０３のゲートが低電位に
ラッチングされる。トランジスタ１０３がターン・オフ
されると、クロック・ラッチ１１１の出力が高電位にな
り、トランジスタ９４がターン・オンされる。クロック
・ラッチ１１１は、線１０７が低電位状態に戻った後、
線１０８上に正のクロック信号が生じるまで、この状態
に保たれる。線１０８に適当なタイミング信号が印加さ
れると、トランジスタ９５及び１０４がターン・オンさ
れる。

トランジスタ１０４がオンになると、トランジスタ９４
及び１０２のゲートが低電位に降下して。

トランジスタ９４及び１０２がオフになる。トランジス
タ１０２がオフになると、トランジスタ１０３のゲート
が高電位になり、トランジスタ１０３がターン・オンさ
れて、トランジスタ１０２及び９４の両方のゲートが低
電位に保たれる。線１０８上のタイミング・パルスが消
滅すると、トランジスタ９５がターン・オフされる。ト
ランジスタ９２．９３．９４および９６がオフになると
、トランジスタ９７及び１００がターン・オンされて、
線１０９が高電位になる。クロック・ラッチがオフにな
り、線１０７又は１０８のいずれにもクロック・パルス
が存在していないと、線１０９はトランジスタ９２によ
ってのみ制御され、トランジスタ９２のゲートが線６５
によって駆動される。

特定のタイミング・パルス及びそれらの順序はシステム
のアーキテクチャ及び設計に依存する。

例えば、所望であれば、線１０９及び６５ａの常態に於
けるセットされた状態を変える必要がある場合に、バッ
ファ回路に更にインバータ回路を設けることも可能であ
る。

第５ａ図及び第５ｂ図は、相互に組合わされて、クロッ
ク・バッファ回路１６を詳細に示している。

回路１６は、第５ａ図及び第５ｂ図に示されている如く
、各々線６６及び６７に於て比較回路２５及び２６から
信号を受取り、又クロック・ラッチ１１１ａからも信号
を受取る。必要な出方を供給するために、線６６及び６
７並びにクロック・ラッチ１ｌｌａ複数のデコード回路
１１２．１１３及び１１４に結合されている。線６６は
回路１１２に於けるインバータ・トランジスタ１２０の
ゲート、回路１１３に於けるデコード・トランジスタ１
３４及び１３８のゲート、並びに回路１１４に於けるデ
コード・トランジスタ１４２及び１４６のゲートに結合
されている。線６７は、回路１１３に於けるインバータ
・トランジスタ１３０のゲート、並びに１１４に於ける
デコード・トランジスタ１４３並び１４７のゲートに結
合されている。

回路１１２に於けるデコード・トランジスタ１２３及び
１２６のゲート、回路１１３におけるデコード・１−ラ
ンジスタ１３３及び１３７のゲート、並びに回路１１４
に於けるデコード・トランジスタ１４１及び１４５のゲ
ートは各々、クロック・ラッチ１１１ａに結合されてい
る。このクロック・ラッチ１１１ａは、第４図に於ける
クロック・ラッチ１１１と同一であり、１対の作差結合
されたトランジスタ１０２ａ及び１０３ａを有している
。

それらのソースは接地されており、それらのドレインは
各々の負荷トランジスタ１０５ａ及び１゜６ａを経て電
源１１０に結合されている。交差結合されたトランジス
タ１０２ａ及び１０３ａと並列に、１対のスイッチング
・トランジスタ１０１ａ及び１０４ａが結合されており
、それらのソースは接地されており、それらのドレイン
は各々の負荷トランジスタ１０５ａ及び１０６ａを経て
電源１１０に結合されている。トランジスタ１０３ａ及
び１０４ａのドレインは又、デコード・トランジスタ９
４ａのゲートに結合されているクロック・ラッチのセッ
ト線に結合されている。２つのスイッチング・トランジ
スタ１０１ａ及び１０４　。

ａのゲートは各々クロック入力線１０７ａ及び１０８ａ
に結合されている。

このクロック・バッファ回路は次のように動作する。デ
コード・トランジスタ９３ａ、９４ａ及び９５ａが常態
に於てオフであることによって、その出力線１１５は常
態に於て高電位である。従って、線１１５は、クロック
入力線１０７ａ又は１０８ａに於てクロック・パルスが
受取られるまで、負荷トランジスタ９６ａによって、実
質的に電源１１０の電位に保たれる。

線１１５が、特定期間の間、そのセットされた低電位常
態に保たれるように、クロック信号が線１０７ａ及び１
０８ａに順次に印加される。上記回路にクロック・パル
スを加えることにより、出力線１１５をそのセットされ
た低電位常態に保たせることができ、デコード回路１１
２．１１３及び１１４は線６６又は６７によってのみ制
御される。こＪ＋、は、間隔をとった正のクロック信号
を線［０７ａ及び１０８ａに印加することによって達成
される。クロック入力線１０７ａが初めに高電位にされ
るものと仮定すると、トランジスタ９３ａがターン・オ
ンされ、線１１５が低電位に降下して、クロック信号の
期間の間、その低電位に保たれる。それと同時に、線１
０７ａに於けるクロック・パルスは、トランジスタ１０
１ａをターン・オンさせ、交差結合されたトランジスタ
１０３ａのゲートを低電位に降下させて、トランジスタ
１０３ａをターン・オフさせる。トランジスタ１０３ａ
がターン・オフされると、トランジスタ１０２ａのゲー
トが高電位になり、トランジスタ１０２ａがターン・オ
ンされて、トランジスタ１０３ａのゲートが低電位にセ
ットされる。トランジスタ１０３ａがターン・オフされ
ると、クロック・ラッチ１１１ａのセット線が高電位に
なり、トランジスタ９４ａがターン・オンされる。クロ
ック・ラッチ１１１ａは、線１０７ａが低電位常態に戻
った後、線１０８ａ上に正のクロック信号が生じるまで
、この状態に保たれる。線１０８ａに適当なタイミング
信号が印加されると、トランジスタ９５ａ及び１０４ａ
がターン・オンされる。トランジスタ１０４ａがオンに
なると、トランジスタ９４ａ及び１０２ａのゲートが低
電位に降下して、トランジスタ９４’ａ及び１０２ａが
オフになる。

）・ランジスタ１０２ａがオフになると、トランジスタ
１．’０３ａのゲートが高電位になり、トランジスタ１
０３ａがターン・オンされて、トランジスタ１０２ａの
ゲート及びタロツク・ラッチ１１１ａセット線の両方が
低電位に保たれる。線１０８ａ上のタイミング・パルス
が消滅すると、トランジスタ９５ａがターン・オフされ
る。トランジスタ９３ａ、９４ａ及び９５ａがオフにな
ると、出力線１１５が高電位になる。クロック・ラッチ
がオフになり、線１０７ａ又は１０８ａのいずれにもク
ロック・パルスが存在していないと、デコードル回路１
１２．１１３及び１１４は線６６又は６７によってのみ
制御される。

例えば、線６６が正であるものと仮定すると、インバー
タ・１〜ランジスタ１２０、従って回路１１２は、回路
１１３に於けるデコード・トランジスター１３４及び１
３８並びに回路１１４に於けるデコード・１〜ランジス
タ１４２及び１４６とともに、オンになる。インバータ
・トランジスタ１２０、従って回路１１２がオンになる
と、トランジスタ１２４及び１２７がターン・オフされ
る。このとき、線１１５上にクロック・パルスが受取ら
−れていないものと仮定しているので、トランジスタ１
２３及び１２７はそれらの常態に於けるオフ常態にある
。従って、トランジスタ１２５のゲートは、負荷トラン
ジスタ１２２によって、高電位になる。トランジスタ１
２５のゲートが高電位になると、トランジスタ１２５が
ターン・オンされて、出力線６６ａも高電位になる。こ
のようにして、出力線６６ａ及び６６は、読取ヘッド２
３に関連する禁止及びコピー回路に単一のパルスを供給
する。勿論、それと同時に、トランジスタ１３４及び１
３８が線６６によりターン・オンされるので、出力線６
７ａは接地されて、低電位に保たれる。更に、同時に、
トランジスタ１４２及び１４６もターン・オンされるの
で、線１４９は低電位に降下する。従って、線６６に於
ける入力信号は、線６６ａ上に正の出力信号を供給し、
線６７ａ及び１４９の両方に低電位信号を供給する。

しかしながら、線６７が高電位であり、線６６が低電位
である場合には、トランジスタ１３０がターン・オンさ
れて、トランジスタ１３５及び１３９がターン・オフさ
れる。トランジスタ１３５及び１３９がオフになると、
線６７ａはトランジスタ１３２及び１３６の動作によっ
て高電位になり、線６７ａ上に正の出力パルスが供給さ
れる。

同様に、線ｄ７上のパルスはトランジスタ１４３及び１
４７のゲートに於ても受取られるので、線１４９けそれ
らのトランジスタによって低電位に降下される。　　　
− しかしながら、線６６及び６７の両方が高電位になる場
合には、読取ヘッド２３に関連する禁止及びコピー回路
を適切に動作させるために、単一の線６６ａのみを高電
位にする必要がある。実際に於て、両方の線６６ａ及び
６７ａが同時に高電位になることは、本発明に於いて、
逆効果を生じる。そのため、線６６が高電位であるとき
は必ず線６７が低電位に保たれるよう■こ、線６６がト
ランジスタ１３４及び１３８のゲートに結合されている
。

デコード回路１１２，１１３及び１１４は各々、基本的
に、２重デコード回路である。回路１１２は、２つのデ
コード・トランジスタ１２３及び１２４を含む。それら
のソースは接地されており、それらのドレインは負荷ト
ランジスタ１２２を経て電源１１０に結合されており、
又ソース・フォロワ・トランジスタ１２５のゲートに結
合されている。トランジスタ１２５のソースは電源１１
０に接続されており、そのドレインは出力線６６ａに接
続されている。回路１１２は、更に２つのデコード・ト
ランジスタ１２６及び１２７を含み、それらのトランジ
スタ１２６及び１２７は出力線６６ａに結合されている
。このようなトランジスタ１２３及び１２４とトランジ
スタ１２６及び１２７との組合せは、クロック・ラッチ
１１１ａの出力が高電位であるとき又は線６６が高電位
でないときに、確実に線６６ａを低電位に保つ。

回路１１３は、更にトランジスタ１３４及び１３８を設
けられている点以外は、回路１１２と実質的に同一であ
る。回路１１３は、デコード・トランジスタ１３３．１
３４及び１３５を含む。それらは全て負荷トランジスタ
１３２を経て電源１１０に結合されており、又ソース・
フォロワ・トランジスタ１３６のゲートに結合されてい
る。トランジスタ１３６のソースは電源１１０に結合さ
れており、そのドレインは更に３つのデコード・トラン
ジスタ１３７．１３８及び１３９のソースに結合されて
いる。トランジスタ１３３及び１３７はクロック・ラッ
チ１１１ａの出力線１１５によって駆動され、１−ラン
ジスタ１３４及び１３８は線６６によって駆動される。

デコード・トランジスタ１３５及び１３９はインバータ
・トランジスタ１３０を経て線６７によって駆動され、
トランジスタ１３０のソースは負荷トランジスタ１３１
を経て電源１１０に結合されており、そのドレインは接
地さ、１ｔている。

第３の回路１１４は、線６６又は６７のいずれかの反転
信号を供給し、この場合も、１対めデコード回路を含む
。一方のデコード回路はデコード・トランジスタ１４１
．１４２及び１４３を含み、それらのドレインは接地さ
れており、それらのソースは負荷トランジスタ１４０を
経て電源１１０に結合されており、又ソース・フォロワ
・トランジスタ１４４のゲートに結合されている。トラ
ンジスタ１４４のソースは電源１１ｏに結合されており
、そのドレインは出力線１４９に結合されている。更に
、３つのデコード・トランジスタ１４５．１４６及び１
４７を含む。他方のデコード回路が、出力線１４９に結
合されている。それらのトランジスタのドレインは接地
されており、それらのソースは線１４９に結合されてい
る。トランジスタ１４１及び１４５のゲートはクロック
・ラッチ１１１ａの出力線１１５に結合されており、ト
ランジスタ１４２及び１４６のゲートは線６６に結合さ
れており、トランジスタ１４３及び１４７のゲートは線
６７に結合されている。これは、出力線１１５又は線６
６或は６７が高電位であるときに、確実に出力線１４９
を低電位に保つ。

下位のビット線及びより上位のビット線が同時にアドレ
スされるときに、より上位の読取ヘッドが下位のピッｌ
−線に於ける情報を選択的にコピーするように、それら
の読取ヘッド２２及び２３に関連する禁止及びコピー回
路を駆動するために、線６６ａ、６７ａ及び１４９に於
ける出力信号が用いられる。

第６ａ図及び第６ｂ図は、相互に組合されて、本発明に
於そ用いられるために適している読取ヘッド２Ｌ、２２
及び２３並びにそれらに関連する禁止及びコピー回路を
詳細に示している。

読取ヘッド２１は、基本的には、差動感知増幅器であり
、１対のビット線読取トランジスタ１５０及び１５１を
有している。それらのトランジスタのゲー１−は各々差
動ビット線４０及び４１に結合されており、それらのソ
ースは各々負荷トランジスタ１５２及び１５３を経て電
源１５５に結合されており、それらのドレインは各々ス
イッチング・トランジスタ１５８及び１５９を経て接地
されている。

１ヘランジスタ１５０及び１５１のソースは又、各々ス
イッチング・トランジスタ１６４及び１６５のゲート及
び反転ソース・フォロワ・トランジスタ１６０及び１６
１のゲートに結合されている。

フォロワ・トランジスタ１６０及び１６１のドレインは
、各々ビット線トランジスタ１５０及び１５１のドレイ
ンに結合されており、それらのソースは、各々負荷トラ
ンジスタ１６２及び１６３を経て電源１５５に結合され
ている。読取線スイッチング・トランジスタ１６４のド
レインは電源１５５に結合されているが、読取線スイッ
チング・トランジスタ１６５のドレインは接地されてい
る。

両方の読取線スイッチング・トランジスタ１６４及び１
６５のソースは、相互に結合されて、出力読取線１５６
に結合されている。

前述の如く、第１ワード・デコーダがオンになると、そ
のセルに於ける差動信号がビット線対４０及び４１に生
じる。そのような差動信号は、一方の読取線スイッチン
グ・トランジスタ１６４又は１６５をターン・オンさせ
ることにより感知増幅器を付勢させて、線１５６上に正
又は負のいずれかの信号を出力させる。

例えば、セルが付勢されたときに、ビット線４０が正で
あり、ビット線４１が負であれば、トランジスタ１５０
がオンになり、トランジスタ１５１がオフになる。トラ
ンジスタ１５０がオンになると、トランジスタ１６４の
ゲートがトランジスタ１５０及び１５８によって低電位
に降下して、１〜ランジスシ１６４がターン・オフされ
る。それと同時に、トランジスタ１５１がオフになると
、］・ラランジメタ１６のゲート電圧がトランジスタ１
５３によって電源１５５の電圧に向かって上昇して、ト
ランジスタ１６６がターン・オンされ、線１５６が低電
位即ち接地電位に降下する。

ビット線４０及び４１に於ける信号が反対の場合、即ち
ピッ１−４０線が負であり、ビット線４１が正である場
合には、線１５６はトランジスタ１６４によって高電圧
になる。

読取ヘッド２２及び２３は同様であり、読取ヘッド２１
に於ける感知増幅器と同一の感知増幅器を含むが、さら
に禁止及びコピー回路を含んでいる。

読取ヘッド２１に於けるトランジスタと同一の機能を有
する、読取ヘッド２２及び２３に於けるトランジスタは
、同一の番号で示されており、即ち各ヘッドの感知増幅
器は同一であり、同一の番号で示されている。

読取ヘッド２２は、上記感知増幅器の他に、該感知増幅
器のトランジスタ１５０及び１５１のゲートに結合され
た禁止及びコピー回路を更に有している点で、読取ヘッ
ド２１と異なっている。ビット線読取トランジスタ１５
０及び１５１のゲートは各々、第１及び第２結合トラン
ジスタ１７０及び１７１によってビット線４０及び４１
に結合されており、又第３及び第４結合トランジスタ１
７２及び１７３によって、ビット線４２及び４３に結合
されている。

結合トランジスタ１７０及び１７１のゲートは。

クロック・バッファ回路１５からの線６５ａに結合され
ており、トランジスタ１７２及び１７３のゲートは、同
じクロック・バッファ回路１５からの線１０９に結合さ
れている。従って、トランジスタ］、　７０．１７１．
１７２及び１７３は、読取ヘッド２２の禁止およびコピ
ー回路を構成している。

アドレスの゛組■〕１とＰ２とが異なる場合には、第４
図に関連しと既に述べた如く、線６５は比較回路２４が
オフであるために低電位になり、線６５ａも低電位にな
るが、線１０９は高電位になる。

この場合、トランジスタ１７０及び１７１は両方ともオ
フになって、ビット線４１及び４２からの（ｉ号が感知
増幅器に達することを防ぎ、トランジスタ１．７２及び
１７３は両方ともオンになって、読取ヘッド２２の感知
増幅器をビット線対４２及び４７３に結合させる。従っ
て、このようにそれらのアドレスが一致しない場合には
、読取ヘット２２は第２ビツト線対４２及び４３を感知
するように働く。

しかしながら、アドレスの組Ｐ１とＰ２とが同一である
場合には、比較回路２４が線６５を高電位にするように
働き、クロック・バッファ回路１５を紅て線６５ａを高
電位にし、トランジスタ１７０及び１７１をターン・オ
ンさせて、読取ヘッド２２の感知増幅器をビット線４０
及び４１に導通結合させる。同時に、線１０９は低電位
に降下し、トランジスタ１７２及び１７３のゲートも低
電位に降下して、トランジスタ１７２及び１７３がター
ン・オフされ、読取ヘッド２２の感知増幅器がビット線
４２及び４３から電気的に遮断される。トランジスタ１
７０及び１７１が線６５ａ上に受取られた信号によって
オンになると、読取ヘッド２２の出力は読取ヘッド２１
の出力をコピーし、即ち読取ヘッド２１の出力と同一で
ある。

読取ヘッド２３は、感知増幅器のビット線読取トランジ
スタ１５０及び１５１の各々が３つの結合トランジスタ
によって各ビット線対に結合されている点に於て、両方
の読取ヘッド２１及び２２と異なっている。従って、読
取ヘッド２３の感知増幅器のトランジスタ１５０は、ト
ランジスタ１８０を経てビット線４０に、トランジスタ
１８２を経てビット線４２に、そしてトランジスタ１８
４を経てビット線４４に結合されている。同様に、トラ
ンジスタ１５１は、トランジスタ１８１を経てビット線
４１に、トランジスタ１８３を経てビット線４３に、そ
してトランジスタ１８５を経てビット線４５に結合され
ている。

トランジスタ１８０及び１８１のゲートは線６６ａに結
合されており、トランジスタ１８２及び１８３のゲニト
は線６７ａに結合されており、トランジスタ１８４及び
１８５のゲートは線１４９に結合されており、それらの
線は全てクロック・バッファ回路１６に接続されている
。トランジスタ１８０，１８１．１８２，１８３．１８
４及び１８５が読取ヘッド２３の禁止及びコピー回路を
構成している。

アドレスの組Ｐ１、Ｐ２及びＰ３が全て異なっている場
合には、線６６ａ及び６７ａは比較回路２５及び２６並
びにクロック・バッファ回路１６がオフになるので低電
位になるが、線１４９は高電位になる。この場合、トラ
ンジスタ１８０．１８１．１８２及び１８３は全て常態
に於てオフになり、ビット線対４０及び４１並びに４２
及び４３からの信号が読取ヘッド２３の感知増幅器に達
することを防ぐ。

線１４９は高電位であるので、読取ヘッド２３の感知増
幅器はトランジスタ１８４及び１８５によってビット線
対４４及び４５に導通接続される。

従って、この場合には、読取ヘッド２３はビット線対４
４及び４５のみを感知するように働く。

しかしながら、アドレスの組Ｐ１とＰ３とが同一である
場合には、比較回路２５及びクロック・バッファ回路１
６がオンになり、線６６ａか高電位になり、トランジス
タ１８０及び１８１がターン・オンされて、読取ヘッド
２３の感知増幅器がビット線４０及び４１に導通接続さ
れる。勿論、それと同時に、クロック・バッファ回路１
６は線１４９を低電位にして、トランジスタ１８４及び
１８５をターン・オンさせ、読取ヘッド２３の感知増幅
器をビット線対４４及び４５から電気的に遮断する。従
って、アドレスの組Ｐ１とＰ３との間に一致が生じた場
合には、読取ヘッド２３の感知増幅器の出力は読取ヘッ
ド２１の出力をコピーし、即ち読取ヘッド２１の出力と
同一である。

同様に、アドレスの組Ｐ２とＰ３とが同一である場合に
は、読取ヘッド２３は読取ヘッド２２により読取られて
いる情報をコピーする。この場合には、比較回路２６か
らの線６７が高電位になり、結合トランジスタ１８２及
び１８３がターン・オンされて、読取ヘッド２３の感知
増幅器がビット線対４２及び４３に導通接続される。そ
れと同時に、クロック・バッファ回路１６が付勢され、
線１４９が低電位になり、トランジスタ１８４及び１８
５がターン・オフされて、読取ヘッド２３の感知増幅器
がビット線４４及び４５がら電気的に遮断される。

３つのアドレスの組Ｐ１、Ｐ２及びＰ３の全てが一致す
る場合には、線６６及び６７の両方が高電位になるが、
線１０９及び１４９の両方が低電位になる。前述の如く
、線６６が高電位であって、線１０９が低電位であると
、読取ヘッド２２がビット線４０及び４１に於ける情報
をコピーする。

しかしながら、読取ヘッド２３に於ては、線６６及び６
７の両方が同時に高電位になると、トランジスタ１８０
．１８１．１８２及び１８３の全てが同時にターン・オ
ンしようとする。線１４９は低電位に降下するので、ト
ランジスタ１８４及び１８５は勿論ターン・オフされる
。全てのトランジスタ１８０．１８１．１８２及び１８
３が同時にターン・オンされた場合には、読取ヘッド２
３の感知増幅器はビット線対４０及び４１並びにビット
線対４２及び４３の両方を読取ろうとする。

これを防ぐために、更にトランジスタ１３４及び１３８
が、回路１６に於て、線６６と６７との間に結合されて
おり、前述の如く動作する。この場合には、線６６及び
６７の両方がターン・オンされても、線６７ａはそれら
のトランジスタを経て接地され、トランジスタ１８２及
び１８３はターン・オンされない。従って、読取ヘッド
２３は、ビット線対４０及び４１のみに電気的に接続さ
れる。

４つのボート以上の多重ボート・システムに於ては、所
与の時間にターン・オンされる２つ以上のビット線結合
素子が各々の側に決して存在することがないように設計
が成されねばならない。そのような常態が存在した場合
に生じる問題は、前述の説明から明らかである。

上述の本発明による技術は従来技術によって実現されな
かった多くの利点を有している。このようにして、裏動
ビット線対を読取ヘッドの感知増幅器から電気的に遮断
することにより、読取られていないビット線対が接地さ
れることがない。これは、選択されたビット線の読取後
の回復に於て、選択されたビット線だけが回復されれば
よいことを意味する。これは、従来技術の場合と比べて
、容量性回復負荷（ｃａｐａｃｉｔｉｖｅ　ｒｅｓｔｏ
ｒｅ　１ｏｒｄ）を１７４に減少させ、回復時間を１／
４に減少させる。これは又１回復電力を、従来技術の回
路に要した回復電力の略１／４に減少させる。

本発明の利点は、ヒステリシス型の差動感知増幅器を用
いていることである。この技術は更に、より迅速な差動
データの感知、雑音による影響の減少、並びにスイッチ
ング電圧及び感知増幅器の単位利得点（ｕｎｉｔｙ　ｇ
ａｉｎ　ｐｏｉｎｔ）のより厳密な制御を可能にする。

本発明のもう一つの大きな利点は、感知増幅器の出力ノ
ードに於てローディング（ｌｏａｄｉｎｇ）が行われな
いことである。入力の点からは、各感知増幅器は同一で
ある。ローディングはビット線上に行われ、その性能は
既にローディングされていることによって僅かし−か変
化しない。

最も重要な点は、３つの全ての感知増幅器の性能が均一
なことである。比較回路からの信号はデータが有効にな
る前に発生されねばならないので、３つの全ての感知増
幅器は正しい多重化データを同時に受取って、従来技術
に於けるカスケード遅延が除かれる。

以上に於ては、差動ビット線対を用いた実施例について
説明したが、シングル・エンド型ビット線の配置も容易
に用いられ、又そのようなシングル・エンド型ビット線
アレイを用いるように読取ヘッド並びに禁止及びコピー
回路を適合させることも容易に可能である。

以上に於て、３ボートの配置について説明したが１本発
明は４つ以上の任意の数のボートにも拡張される。

従って、以上に於て、アレイ寸法を著しく減少させ、性
能を著しく改良する、多重ポート・レジスタ・アレーＣ
に於ける多重読取のための技術について述べた。基本的
に、上記技術は、必要な回路面積を相当に減少させ、該
回路の信頼性を改善することが解った。

【図面の簡単な説明】

第１図は本発明を用いた多重ポート・メモリ・システム
のアレイを示す概略的ブロック図、第２ａ図及び第２ｂ
図は第１図のアレイに於けるセルの１つ及びそ九に関連
するワード・デコーダの典型的回路を詳細に示す図、第
３図は本発明に於て用いられる比較回路の好実施例を示
す図、第４図は本発明に於て用いられるクロック・バッ
ファ回路を示す図、第５ａ図及び第５ｂ図は本発明に於
て用いられる異なるクロック・バッファ回路を示す図、
第６ａ図及び第６ｂ図は本発明に於て用いられる読取ヘ
ッド及びそれらに関連する禁止及びコピー回路の好実施
例を示す図である。 Ｐｌ、Ｐ２、Ｐ３・・・・入力アドレスの組、１０°°
゛°メモリ°セルのアレイ、１１・・・・メモリ・セル
、１２．１３．１４・・・・ワード・デコーダ、１５．
１６゛・・クロック・バッファ回路、１８．１９．２０
・・・・書込ヘッド、２１．２２．２３・・・・読取ヘ
ッド、２４．２５．２６・・・・比較回路、３０．３１
　；　７０．７１　、ｉ　８０．８１；８６．８７；１
０２．１０３；１０２ａ、１０３ａ・・・・交差結合ト
ランジスタ、３４．３５　ｉ　３６．３７；３８．３９
・・・・ビット線トランジスタ、４０．４１；４２．４
３；４４．４５・・・・差動ビット線、４６．４７．４
８・・・・ワード線、４９．５０．５１・・・・選択さ
れたワード・デコーダ、５２．５３．５４；５２ａ、５
３．ａ、５４ａ　；　５２ｂ、５３ｂ、５４ｂ・・・・
入力アドレス・デコード・トランジスタ、５５．５６．
５・７ｉ５５ａ、５６ａ、５７ａ　；　５５ｂ、５６ｂ
、５７ｂ・・・・入力アドレス線、６０．６０ａ、６０
ｂ　；　１０１．１０４；１０１ａ、１０４ａ；１５８
．１５９・・・・スイッチング・トランジスタ、６２．
６３．６４・・・・付加的トランジスタ、６９．６９ａ
、６９ｂ・・・・排他的ＯＲ回路、７２．７３・・・・
インバータ回路、７６．７７；８２．８３　；　１２０
．１３０・・・・インバータ・トランジスタ、７９．８
５．９ｏ、９７．１００．１２５．１３６．１４４，１
６０，１６１・・・・フォロワ・トランジスタ、８８．
８９・・・・ノード、９１．９８・・・・制御トランジ
スタ、９２．９３．９４．９５；９３ａ、９４ａ、９５
ａ　；　１２３．１２４．１２６．１２７；１３３．１
３４．１３５．１３７．１３８．１３９　；　１４１．
１４２．１４３．１４５．１４６．１４７・・・・デコ
ード・トランジスタ、１０７．１０８　；　１０７ａ、
１０８ａ・・・・クロック入力線、１１１．１１１ａ・
・・・クロック・ラッチ、１１２．１１３．１１４・・
・・デコード回路、１５．０．１５１・・・・ビット線
読取トランジスタ、１５６・・・・出力読取線、１６４
．１６５・・・・読取線スイッチング・トランジスタ、
１７０．１７１，１７２，１７３・・・・結合トランジ
スタ（読取ヘッド２２の禁止及びコピー回路）１８０．
１８１．１８２．１８３．１８４．１８５・・・・結合
１−ランジスタ（読取ヘッド２３の禁止及びコピー回路
）。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　岡　　１）　次　　生（外１名） 手続補正書動式） 昭和５９年６月２５日 特許庁長官　若　杉　和　夫　殿 １、事件の表示 昭和５９年　特許願　第２６２１５号 ２、発明の名称 多重ポート・メモリ・システム ３、補正をする者 事件との関係　特許出願人 ４、代理人 ６、補正の対象 明細書全文 ７、補正の内容 別紙のとおり（内容に変更なし）

Claims (1)

1. 【特許請求の範囲】 複数の書込線から個別にアドレス可能であり且つ下位乃
   至上位のビット線により読取可能であるセルのアレイを
   有する多重ポート・メモリ・システムに於て、 各セルに結合されている下位乃至上位のワード・デコー
   ダと。 最下位の読取部が最下位のビット線により各セルに結合
   され、より上位の読取部がより上位のビット線により各
   々各セルに結合されており、各々ビット線読取トランジ
   スタを有している上記ワード・デコーダと同数の読取部
   と、 上記のより上位のワード・デコーダ及び上記のより上位
   の読取部に結合されているアドレス比較手段と。 上記アドレス比較手段の出力、及びその補数に結合され
   ている制御電極を各々有している結合トランジスタを含
   み、上記のより上位の読取部の各々に結合されている禁
   止及びコピー回路とを有する、 多重ポート・メモリ・システム。