JPH0335752B2 - - Google Patents
Info
- Publication number
- JPH0335752B2 JPH0335752B2 JP59024719A JP2471984A JPH0335752B2 JP H0335752 B2 JPH0335752 B2 JP H0335752B2 JP 59024719 A JP59024719 A JP 59024719A JP 2471984 A JP2471984 A JP 2471984A JP H0335752 B2 JPH0335752 B2 JP H0335752B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- switching element
- line
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 8
- 230000003068 static effect Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
〔発明の利用分野〕
本発明は半導体メモリ装置に係り、特に１アド
レス書き込み２アドレス読み出しに好適な半導体
メモリ装置に関する。 〔発明の背景〕 従来のこの種の半導体メモリ装置は、１アドレ
スで情報を書き込み、その書き込んだ情報を同一
のアドレスで読み出しを行う構成となつている。
このため、この種の半導体メモリ装置によれば、
書き込んだアドレス以外では書き込んだ情報を読
み出せないという欠点があつた。 〔発明の目的〕 本発明の目的は、書き込みアドレスとは異なつ
たアドレスでも書き込んだ情報を読み出すことの
可能な半導体メモリ装置を提供することにある。 〔発明の概要〕 本発明は、上記目的を達成するために、第１及
び第２のスイツチング素子により第１及び第２の
データ線を第１の記憶素子にそれぞれ接続し、前
記第１及び第２のスイツチング素子を駆動制御す
る第１のアドレス線をそのスイツチング素子に接
続し、第３のスイツチング素子により第３のデー
タ線を前記第１の記憶素子に接続し、前記第３の
スイツチング素子を駆動制御する第２のアドレス
線をそのスイツチング素子に接続してなる第１の
半導体メモリセルと、第４及び第５のスイツチン
グ素子により前記第１及び第２のデータ線を第２
の記憶素子にそれぞれ接続し、前記第４及び第５
のスイツチング素子を駆動制御する前記第２のア
ドレス線をそのスイツチング素子に接続し、第６
のスイツチング素子により前記第３のデータ線を
前記第２の記憶素子に接続し、前記第６のスイツ
チング素子を駆動制御する前記第１のアドレス線
をそのスイツチング素子に接続してなる半導体メ
モリセルとを備えた半導体メモリ装置を提案する
ものである。 本発明は、また、上記目的を達成するために、
ワード数が2nで、２ポート出力を持つ半導体メモ
リ装置において、アドレス入力がｘ番地のとき、
一方のポートにｘ番地の情報を出力し、他方のポ
ートに（ｘ＋2n-1）mod2n番地の情報を出力する
手段を備えた半導体メモリ装置を提案するもので
ある。 本発明の半導体メモリ装置においては、従来の
書き込みデータ線を読み出し／書き込み共用と
し、しかも２本のアドレス線を複数のRAMセル
のアドレスとして共用できるので、アドレスの本
数が半分で済み、RAMセルの面積を削減し、
LSIの集積度を上げることが可能となる。 〔発明の実施例〕 以下、本発明の実施例を図面に基づいて説明す
る。 第１図は、本発明の基礎となつたCMOSスタ
テイツク型ランダムアクセスメモリセルを示す回
路図である。 第１図において、１はランダムアクセスメモリ
であり、このランダムアクセスメモリ１は、トラ
ンジスタ２及び３と、CMOSインバーダ４及び
５とを備えており、インバータ４の入出力端子を
インバーダ５の出入力端子にそれぞれ接続し、こ
れら接続点をトランジスタ２及び３を介してデー
タ線１２及び１３にそれぞれ接続し、かつトラン
ジスタ２及び３のゲートをアドレス線１１に接続
して構成されている。尚、記憶素子としては、イ
ンバータ４，５が相当し、スイツチング素子とし
ては、トランジスタ２，３が相当する。 このように構成されたランダムアクセスメモリ
の動作を以下に説明する。 データ線１２及び１３には「高」（“High”）又
は「低」（“Low”）電圧のデータが送られてく
る。このときのデータは、データ線１２とデータ
線１３とでは反対のデータ（例えば、データ線１
２が“High”のときは、データ線１３は
“Low”）になつている。 書き込み時には、データ線１２及び１３にデー
タが送られ、かつアドレス線１１が選択されると
トランジスタ２及び３が導通し、データ線１２及
び１３の情報がメモリセル内に転送されることに
なり、データ様１２と１３の情報がメモリセル内
に書き込まれることになる。書き込まれた情報
は、別の情報が書き込まれるまで保持される。 読み出し時には、データ線１２と１３は何のデ
ータも送られていない状態になつている。そし
て、アドレス線１１が選択されることによつて、
トランジスタ２と３が導通し、メモリセル内の情
報がデータ線１２と１３に出力される。尚、読み
出しによつてメモリセル内の情報は壊されること
はなく、情報は記憶され続ける。 このように作用する本発明の基礎となつたラン
ダムアクセスメモリによれば、アドレス線１１と
は別のアドレス線によつて図示のメモリセルの情
報を読み出すことができなかつた。 第２図は、上記基礎技術の欠点を解消した本発
明に係るCMOSスタテイツク型ランダムアクセ
スメモリセルを示す回路図である。第２図に示す
実施例は２本（一対）のデータ線１２及び１３
と、スイツチング素子としての２つのトランジス
タ２及び３と、２つの記憶素子としてのインバー
タ４及び５と、第１のアドレス線１１とを備えて
回路構成されている点では上記基礎技術のランダ
ムアクセスメモリセルと同一の回路構成であるも
のの、第２のアドレス線１４と、第３の読み出し
専用のデータ線１５と、セル内の情報をデータ線
１５に転送するための第３のスイツチング素子と
してのトランジスタ７が付加されている点で上記
基礎技術と異なるものである。 このように構成された本実施例の作用を説明す
る。 まず、この実施例におけるメモリセルへの書き
込みは、第１図に示すランダムアクセスメモリ
（以下、RAMと称す）セルと同様に、データ様
１２と１３にデータが送られ、しかもアドレス線
１１が選択されることにより２つのトランジスタ
２と３が導通してメモリセル内に情報が転送され
る。このとき、アドレス線１４は選択されていな
いので、トランジスタ７は導通することはない。
書き込まれた情報は別のデータが書き込まれるま
で記憶されている。 読み出し時は、書き込みアドレスと同一のアド
レス１１を選択することにより、メモリセル内の
情報をトランジスタ２と３を介して、データ線１
２と１３に読み出すことができる。 また、書き込みアドレス１１以外の読み出し用
アドレス１４を選択することにより、トランジス
タ７を介して読み出し専用データ線１５にメモリ
セル内の情報を読み出すことも可能である。尚、
アドレス線１１，１４を同時にアクセスしないと
きは、データ線１５を設ける必要はない。 第３図は、本発明に係る2bitのRAMセルを示
す回路図である。第２図のRAMセル（1bit）を
２つ用いて2bitのRAMセル構成にしているが、
アドレス線１１と１４をそれぞれ書き込みアドレ
スと同時に、読み出しアドレスとしても使用して
いる。 書き込み時には、アドレス線１１を選択するこ
とにより、データ線１２と１３の情報がトランジ
スタ２と３を介してメモリセル６内に書き込まれ
る。 同様に、アドレス線１４を選択することによつ
て、メモリセル８内に情報を書き込むことができ
る。 このとき、データ線１２と１３の情報を任意に
変えて、所望の情報をメモリセル６あるいは８に
書き込むことが可能である。 読み出し時には、アドレス線１１を選択するこ
とによつて、メモリセル６内の情報をトランジス
タ２と３を介して、データ線１２と１３に読み出
すと同時に、メモリセル８内の情報をトランジス
タ７を介してデータ線１５に読み出すことが可能
である。 同様に、読み出し時にアドレス線１４を選択す
ると、メモリセル８内の情報をトランジスタ２と
３を介して、データ線１２と１３に読み出すと同
時に、メモリセル６内の情報をトランジスタ７を
介して、読み出し専用データ線１５に出力する。 この第２実施例によれば、2bitのRAMセルを
第３図の回路構成にすることにより、２本のアド
レス線１１と１４を、２つのRAMセル６と８の
アドレスとして、共用することができるので、ア
ドレス線の本数が半数で済み、RAMセルの面積
削減につながり、LSIの集積度向上に寄与してい
る。 第４図は、本発明の第２実施例の如き
2bitRAMセル９を64ケ用いた16word×8bit（合計
128bit）のRAM構成の実施例を示す図である。
第３図に示す2bitRAMセル９を図示ｘ方向に８
ケ、図示ｙ方向に８ケ並設し、アドレス線１１と
１４はｙ方向の８ケに対して共通に用いている。
また、データ線１２と１３及び読み出し専用デー
タ線１５は、ｘ方向の８ケの2bitRAMセル９に
共通している。したがつて、各々の2bitRAMセ
ル９に対するデータ線１２と１３へ書き込み用デ
ータを送り、任意のアドレス線を選択することに
よつて、ｙ方向の８ケのRAMセル９に、8bit並
列書き込みが可能である。読み出し時は、任意の
アドレス線を選択することにより、選択されたア
ドレス線に対するｙ方向8bitの情報をデータ線１
２と１３に出力すると共に、2bitRAMセル９の
もう一方のbitの情報を読み出し専用データ線１
５（８本）に出力する。つまり、16bit並列読み
出しが可能である。 第５図は、本発明の2bitRAMセル９を64ケ使
用した具体的なRAMブロツクの回路構成例であ
る。デコーダ１０によつて、16本（「０」〜
「Ｆ」）のアドレス線がRAMへ送られている。第
５図の実施例では、デコーダ１０から2bitRAM
セル９へ、アドレス「０」と「８」，「１」と
「９」，……，「７」と「Ｆ」の組み合わせで転送
されている。 書き込み時には、in0〜７から書き込みデー
タが転送され、かつ、ライトイネーブル信号が送
られて、書き込みデータ（in0〜７）が、各
2bitRAMセル９のデータ線１２と１３に転送さ
れる。この状態において、デコーダ１０からのア
ドレス線の任意の一本のアドレスを選択すること
により、inからのデータ8bitを選択したアドレ
スへ書き込むことができる。同様にして、書き込
みデータinを変え、別のアドレスへ所望のデー
タを書き込むことが可能である。 一方、読み出し時には、inからの書き込みデ
ータは、ライトネーブル信号１６がオフ状態であ
り、2bitRAMセル９のデータ１２と１３にはデ
ータは転送されない。この状態において、デコー
ダ１０からの任意の一本のアドレスを選択するこ
とにより、そのアドレスの8bitの情報がt0〜
７に出力され、｛（選択したアドレス）＋８｝
mod16（ここで、mod１６は16進を意味する）の
アドレスの8bitの情報がt0〜７に出力され
る。この読み出しアドレスと、出力データ（
ｔとｔ）の関係は下表に示すようになる。
レス書き込み２アドレス読み出しに好適な半導体
メモリ装置に関する。 〔発明の背景〕 従来のこの種の半導体メモリ装置は、１アドレ
スで情報を書き込み、その書き込んだ情報を同一
のアドレスで読み出しを行う構成となつている。
このため、この種の半導体メモリ装置によれば、
書き込んだアドレス以外では書き込んだ情報を読
み出せないという欠点があつた。 〔発明の目的〕 本発明の目的は、書き込みアドレスとは異なつ
たアドレスでも書き込んだ情報を読み出すことの
可能な半導体メモリ装置を提供することにある。 〔発明の概要〕 本発明は、上記目的を達成するために、第１及
び第２のスイツチング素子により第１及び第２の
データ線を第１の記憶素子にそれぞれ接続し、前
記第１及び第２のスイツチング素子を駆動制御す
る第１のアドレス線をそのスイツチング素子に接
続し、第３のスイツチング素子により第３のデー
タ線を前記第１の記憶素子に接続し、前記第３の
スイツチング素子を駆動制御する第２のアドレス
線をそのスイツチング素子に接続してなる第１の
半導体メモリセルと、第４及び第５のスイツチン
グ素子により前記第１及び第２のデータ線を第２
の記憶素子にそれぞれ接続し、前記第４及び第５
のスイツチング素子を駆動制御する前記第２のア
ドレス線をそのスイツチング素子に接続し、第６
のスイツチング素子により前記第３のデータ線を
前記第２の記憶素子に接続し、前記第６のスイツ
チング素子を駆動制御する前記第１のアドレス線
をそのスイツチング素子に接続してなる半導体メ
モリセルとを備えた半導体メモリ装置を提案する
ものである。 本発明は、また、上記目的を達成するために、
ワード数が2nで、２ポート出力を持つ半導体メモ
リ装置において、アドレス入力がｘ番地のとき、
一方のポートにｘ番地の情報を出力し、他方のポ
ートに（ｘ＋2n-1）mod2n番地の情報を出力する
手段を備えた半導体メモリ装置を提案するもので
ある。 本発明の半導体メモリ装置においては、従来の
書き込みデータ線を読み出し／書き込み共用と
し、しかも２本のアドレス線を複数のRAMセル
のアドレスとして共用できるので、アドレスの本
数が半分で済み、RAMセルの面積を削減し、
LSIの集積度を上げることが可能となる。 〔発明の実施例〕 以下、本発明の実施例を図面に基づいて説明す
る。 第１図は、本発明の基礎となつたCMOSスタ
テイツク型ランダムアクセスメモリセルを示す回
路図である。 第１図において、１はランダムアクセスメモリ
であり、このランダムアクセスメモリ１は、トラ
ンジスタ２及び３と、CMOSインバーダ４及び
５とを備えており、インバータ４の入出力端子を
インバーダ５の出入力端子にそれぞれ接続し、こ
れら接続点をトランジスタ２及び３を介してデー
タ線１２及び１３にそれぞれ接続し、かつトラン
ジスタ２及び３のゲートをアドレス線１１に接続
して構成されている。尚、記憶素子としては、イ
ンバータ４，５が相当し、スイツチング素子とし
ては、トランジスタ２，３が相当する。 このように構成されたランダムアクセスメモリ
の動作を以下に説明する。 データ線１２及び１３には「高」（“High”）又
は「低」（“Low”）電圧のデータが送られてく
る。このときのデータは、データ線１２とデータ
線１３とでは反対のデータ（例えば、データ線１
２が“High”のときは、データ線１３は
“Low”）になつている。 書き込み時には、データ線１２及び１３にデー
タが送られ、かつアドレス線１１が選択されると
トランジスタ２及び３が導通し、データ線１２及
び１３の情報がメモリセル内に転送されることに
なり、データ様１２と１３の情報がメモリセル内
に書き込まれることになる。書き込まれた情報
は、別の情報が書き込まれるまで保持される。 読み出し時には、データ線１２と１３は何のデ
ータも送られていない状態になつている。そし
て、アドレス線１１が選択されることによつて、
トランジスタ２と３が導通し、メモリセル内の情
報がデータ線１２と１３に出力される。尚、読み
出しによつてメモリセル内の情報は壊されること
はなく、情報は記憶され続ける。 このように作用する本発明の基礎となつたラン
ダムアクセスメモリによれば、アドレス線１１と
は別のアドレス線によつて図示のメモリセルの情
報を読み出すことができなかつた。 第２図は、上記基礎技術の欠点を解消した本発
明に係るCMOSスタテイツク型ランダムアクセ
スメモリセルを示す回路図である。第２図に示す
実施例は２本（一対）のデータ線１２及び１３
と、スイツチング素子としての２つのトランジス
タ２及び３と、２つの記憶素子としてのインバー
タ４及び５と、第１のアドレス線１１とを備えて
回路構成されている点では上記基礎技術のランダ
ムアクセスメモリセルと同一の回路構成であるも
のの、第２のアドレス線１４と、第３の読み出し
専用のデータ線１５と、セル内の情報をデータ線
１５に転送するための第３のスイツチング素子と
してのトランジスタ７が付加されている点で上記
基礎技術と異なるものである。 このように構成された本実施例の作用を説明す
る。 まず、この実施例におけるメモリセルへの書き
込みは、第１図に示すランダムアクセスメモリ
（以下、RAMと称す）セルと同様に、データ様
１２と１３にデータが送られ、しかもアドレス線
１１が選択されることにより２つのトランジスタ
２と３が導通してメモリセル内に情報が転送され
る。このとき、アドレス線１４は選択されていな
いので、トランジスタ７は導通することはない。
書き込まれた情報は別のデータが書き込まれるま
で記憶されている。 読み出し時は、書き込みアドレスと同一のアド
レス１１を選択することにより、メモリセル内の
情報をトランジスタ２と３を介して、データ線１
２と１３に読み出すことができる。 また、書き込みアドレス１１以外の読み出し用
アドレス１４を選択することにより、トランジス
タ７を介して読み出し専用データ線１５にメモリ
セル内の情報を読み出すことも可能である。尚、
アドレス線１１，１４を同時にアクセスしないと
きは、データ線１５を設ける必要はない。 第３図は、本発明に係る2bitのRAMセルを示
す回路図である。第２図のRAMセル（1bit）を
２つ用いて2bitのRAMセル構成にしているが、
アドレス線１１と１４をそれぞれ書き込みアドレ
スと同時に、読み出しアドレスとしても使用して
いる。 書き込み時には、アドレス線１１を選択するこ
とにより、データ線１２と１３の情報がトランジ
スタ２と３を介してメモリセル６内に書き込まれ
る。 同様に、アドレス線１４を選択することによつ
て、メモリセル８内に情報を書き込むことができ
る。 このとき、データ線１２と１３の情報を任意に
変えて、所望の情報をメモリセル６あるいは８に
書き込むことが可能である。 読み出し時には、アドレス線１１を選択するこ
とによつて、メモリセル６内の情報をトランジス
タ２と３を介して、データ線１２と１３に読み出
すと同時に、メモリセル８内の情報をトランジス
タ７を介してデータ線１５に読み出すことが可能
である。 同様に、読み出し時にアドレス線１４を選択す
ると、メモリセル８内の情報をトランジスタ２と
３を介して、データ線１２と１３に読み出すと同
時に、メモリセル６内の情報をトランジスタ７を
介して、読み出し専用データ線１５に出力する。 この第２実施例によれば、2bitのRAMセルを
第３図の回路構成にすることにより、２本のアド
レス線１１と１４を、２つのRAMセル６と８の
アドレスとして、共用することができるので、ア
ドレス線の本数が半数で済み、RAMセルの面積
削減につながり、LSIの集積度向上に寄与してい
る。 第４図は、本発明の第２実施例の如き
2bitRAMセル９を64ケ用いた16word×8bit（合計
128bit）のRAM構成の実施例を示す図である。
第３図に示す2bitRAMセル９を図示ｘ方向に８
ケ、図示ｙ方向に８ケ並設し、アドレス線１１と
１４はｙ方向の８ケに対して共通に用いている。
また、データ線１２と１３及び読み出し専用デー
タ線１５は、ｘ方向の８ケの2bitRAMセル９に
共通している。したがつて、各々の2bitRAMセ
ル９に対するデータ線１２と１３へ書き込み用デ
ータを送り、任意のアドレス線を選択することに
よつて、ｙ方向の８ケのRAMセル９に、8bit並
列書き込みが可能である。読み出し時は、任意の
アドレス線を選択することにより、選択されたア
ドレス線に対するｙ方向8bitの情報をデータ線１
２と１３に出力すると共に、2bitRAMセル９の
もう一方のbitの情報を読み出し専用データ線１
５（８本）に出力する。つまり、16bit並列読み
出しが可能である。 第５図は、本発明の2bitRAMセル９を64ケ使
用した具体的なRAMブロツクの回路構成例であ
る。デコーダ１０によつて、16本（「０」〜
「Ｆ」）のアドレス線がRAMへ送られている。第
５図の実施例では、デコーダ１０から2bitRAM
セル９へ、アドレス「０」と「８」，「１」と
「９」，……，「７」と「Ｆ」の組み合わせで転送
されている。 書き込み時には、in0〜７から書き込みデー
タが転送され、かつ、ライトイネーブル信号が送
られて、書き込みデータ（in0〜７）が、各
2bitRAMセル９のデータ線１２と１３に転送さ
れる。この状態において、デコーダ１０からのア
ドレス線の任意の一本のアドレスを選択すること
により、inからのデータ8bitを選択したアドレ
スへ書き込むことができる。同様にして、書き込
みデータinを変え、別のアドレスへ所望のデー
タを書き込むことが可能である。 一方、読み出し時には、inからの書き込みデ
ータは、ライトネーブル信号１６がオフ状態であ
り、2bitRAMセル９のデータ１２と１３にはデ
ータは転送されない。この状態において、デコー
ダ１０からの任意の一本のアドレスを選択するこ
とにより、そのアドレスの8bitの情報がt0〜
７に出力され、｛（選択したアドレス）＋８｝
mod16（ここで、mod１６は16進を意味する）の
アドレスの8bitの情報がt0〜７に出力され
る。この読み出しアドレスと、出力データ（
ｔとｔ）の関係は下表に示すようになる。
以上述べたように本発明によれば、半導体メモ
リ装置へ書き込みを行つたアドレスと、それ以外
のアドレスでも、書き込んだ情報を読み出すこと
が可能な半導対メモリ装置を提供できるという効
果がある。
リ装置へ書き込みを行つたアドレスと、それ以外
のアドレスでも、書き込んだ情報を読み出すこと
が可能な半導対メモリ装置を提供できるという効
果がある。
第１図は本発明の基礎となつたCMOSスタテ
イツク型ランダムアクセスメモリ（RAM）セル
の回路図、第２図は本発明によるCMOSスタテ
イツク型RAMセルの回路図、第３図は第２図の
RAMセルを２ケ用いた2bitRAMセルの回路図、
第４図は第３図の2bitRAMセルを64ケ用いた
128bitRAMの応用例を示す図、第５図は第４図
のRAM構成の具体的構成を示す回路図である。 ２，３，７……MOSトランジスタ、４，５…
…CMOSインバーダ、６，８……RAMセル、９
……2bitRAMセル、１０……デコーダ、１１，
１４……アドレス信号線、１２，１３……データ
線、１５……読み出し専用データ線。
イツク型ランダムアクセスメモリ（RAM）セル
の回路図、第２図は本発明によるCMOSスタテ
イツク型RAMセルの回路図、第３図は第２図の
RAMセルを２ケ用いた2bitRAMセルの回路図、
第４図は第３図の2bitRAMセルを64ケ用いた
128bitRAMの応用例を示す図、第５図は第４図
のRAM構成の具体的構成を示す回路図である。 ２，３，７……MOSトランジスタ、４，５…
…CMOSインバーダ、６，８……RAMセル、９
……2bitRAMセル、１０……デコーダ、１１，
１４……アドレス信号線、１２，１３……データ
線、１５……読み出し専用データ線。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２のスイツチング素子により第１
及び第２のデータ線を第１の記憶素子にそれぞれ
接続し、前記第１及び第２のスイツチング素子を
駆動制御する第１のアドレス線を当該スイツチン
グ素子に接続し、第３のスイツチング素子により
第３のデータ線を前記第１の記憶素子に接続し、
前記第３のスイツチング素子を駆動制御する第２
のアドレス線を当該スイツチング素子に接続して
なる第１の半導体メモリセルと、 第４及び第５のスイツチング素子により前記第
１及び第２のデータ線を第２の記憶素子にそれぞ
れ接続し、前記第４及び第５のスイツチング素子
を駆動制御する前記第２のアドレス線を当該スイ
ツチング素子に接続し、第６のスイツチング素子
により前記第３のデータ線を前記第２の記憶素子
に接続し、前記第６のスイツチング素子を駆動制
御する前記第１のアドレス線を当該スイツチング
素子に接続してなる半導体メモリセルとを備えた
ことを特徴とする半導体メモリ装置。 ２ ワード数が2nで、２ポート出力を持つ半導体
メモリ装置において、 アドレス入力がｘ番地のとき、一方のポートに
ｘ番地の情報を出力し、他方のポートに（ｘ＋
2n-1）mod2n番地の情報を出力する手段を備えた
ことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024719A JPS60170096A (ja) | 1984-02-13 | 1984-02-13 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024719A JPS60170096A (ja) | 1984-02-13 | 1984-02-13 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170096A JPS60170096A (ja) | 1985-09-03 |
| JPH0335752B2 true JPH0335752B2 (ja) | 1991-05-29 |
Family
ID=12145966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59024719A Granted JPS60170096A (ja) | 1984-02-13 | 1984-02-13 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60170096A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6412300U (ja) * | 1987-07-06 | 1989-01-23 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760586A (en) * | 1980-09-26 | 1982-04-12 | Matsushita Electric Ind Co Ltd | Random access memory |
| JPS5771574A (en) * | 1980-10-21 | 1982-05-04 | Nec Corp | Siemconductor memory circuit |
| JPS57118482A (en) * | 1981-01-14 | 1982-07-23 | Matsushita Electric Ind Co Ltd | Demodulator of television audio signal |
-
1984
- 1984-02-13 JP JP59024719A patent/JPS60170096A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760586A (en) * | 1980-09-26 | 1982-04-12 | Matsushita Electric Ind Co Ltd | Random access memory |
| JPS5771574A (en) * | 1980-10-21 | 1982-05-04 | Nec Corp | Siemconductor memory circuit |
| JPS57118482A (en) * | 1981-01-14 | 1982-07-23 | Matsushita Electric Ind Co Ltd | Demodulator of television audio signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60170096A (ja) | 1985-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4744061A (en) | Dynamic semiconductor memory device having a simultaneous test function for divided memory cell blocks | |
| US4893278A (en) | Semiconductor memory device including precharge/equalization circuitry for the complementary data lines | |
| US4758990A (en) | Resetting arrangement for a semiconductor integrated circuit device having semiconductor memory | |
| JPH0522997B2 (ja) | ||
| JPS59165294A (ja) | 複数ポ−ト・メモリ | |
| US4788457A (en) | CMOS row decoder circuit for use in row and column addressing | |
| JPH031757B2 (ja) | ||
| JPH0529991B2 (ja) | ||
| JPH0325875B2 (ja) | ||
| US4779230A (en) | CMOS static ram cell provided with an additional bipolar drive transistor | |
| JPH0335752B2 (ja) | ||
| JPS6027114B2 (ja) | メモリ装置 | |
| JP3129235B2 (ja) | 半導体記憶装置 | |
| JP2658267B2 (ja) | 半導体メモリの冗長回路 | |
| JPS6138160Y2 (ja) | ||
| JPH09232450A (ja) | 半導体装置 | |
| JP2539593B2 (ja) | 半導体メモリ回路 | |
| JP2866268B2 (ja) | ゲートアレイ方式半導体集積回路装置 | |
| JPH02185795A (ja) | 記憶装置 | |
| JPS6022798A (ja) | 半導体記憶装置 | |
| JPS63255896A (ja) | 半導体記憶装置 | |
| JPH04315894A (ja) | 半導体メモリ | |
| JPS6118832B2 (ja) | ||
| JPH0440800B2 (ja) | ||
| JPH07122990B2 (ja) | 半導体記憶装置 |