JPH02185795A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は多ビツト構成のデータ入出力を任意のビット構
成のデータ入出力に切り換える手段を備えた記憶装置に
関する。

従来の技術 近年、拡大する応用範囲に対応するため、多ビツト構成
のデータ入出力を任意のビット構成に変更できる機能を
備えた記憶装置が利用されるようになってきた。

以下に従来のデータ入出力のビット構成切換手段を備え
た記憶装置について説明する。第６図はデータ入出力の
ビット構成切換手段を備えた従来の半導体記憶装置の構
成例を示す図であり、３０はデータ入力ビット構成切換
部、８０はデータ出力ビツト構成切換部、５４，５５．
５６．５７は記憶回路部（以下ＲＡＭ部と略す）、４４
．４５゜４６．４７はデータ書込み回路部、６４，６５
゜６６．６７はデータ読出し回路部、９°はビット構成
切換制御回路部、１４．１５，１６，１７はデータ入力
端子、１０４，１０５，１０６，１０７はデータ出力端
子、３４，３５，３６．３７，８４゜８５．８６．８７
はスイッチ回路である。以上のように構成されたデータ
入出力のビット構成切換手段を備えた半導体記憶装置に
ついて、以下その動作を説明する。

第６図の例では、データ入出力のビット構成を４ビツト
構成と２ビツト構成のいずれかに切り換えることが可能
となっている。まず、４ビツト構成の場合、データ入力
ビツト構成切換部３０のスイッチ回路３４はデータ入力
１４側に、スイッチ回路３５はデータ入力端子１５側に
、スイッチ回路３６はデータ入力端子１６ｆｌｌｌに、
スイッチ回路３７はデータ入力端子１７側に接続される
状態にあり、データ出力ビツト構成切換ｆＢ８０のスイ
ッチ回路８４はデータ読出し回路部６４に、スイッチ回
路８５はデータ読出し回路部６５に、スイッチ回路８６
はデータ読出し回路部６６に、スイッチ回路８７はデー
タ読出し回路部６７に接続される状態にある。この状態
では、データ入力端子１４．１５，１６．１７に印加さ
れる情報は、それぞれＲＡＭ部５４，５５，５６．５７
に独立に書込まれて記憶される。また、ＲＡＭ部５４．
５５゜５６．５７から読出された記憶情報も、それぞれ
データ出力端子１０４，１０５，１０６．１０７から読
出しデータとして出力される。この場合、第６図の記憶
装置はデータ入出力４ビツト構成の装置として動作して
いる。次に、２ビツト構成の場合、データ入力ビツト構
成切換部３０のスイッチ回路３４，３５，３６．３７は
それぞれ第７図（ａ）に示すような接続切換動作を行な
い、データ出力ビツト構成切換部８０のスイッチ回路８
４．８５゜８６．８７はそれぞれ第７図（ｂ）に示すよ
うな接続切換動作を行なう。スイッチ回路の切換動作に
伴ない、データ書込み回路部４４，４５，４６．４７、
データ読出し回路部６４，６５．６６．６７もそれぞれ
第７図（ａ）　、　（ｂ）に示すような制御を受ける。

なお、第７図において“活性”とは回路動作を行なうこ
とを意味し、“非活性”とは回路動作を行なわず待機状
態にあることを意味する。スイッチの切り換えと回路動
作の切り換えの制御は第７図に示すようにＲＡＭ部５４
．５６或は５５．５７のどちらをアクセスするかに合わ
せて行なわれる。第６図の記憶装置をデータ入出力２ビ
ツト構成の装置として動作させる場合、ＲＡＭ部５４と
５５、また、５６と５７をアドレスが連続した１個のＲ
ＡＭと見なせるので、第６図の半導体記憶装置をアドレ
ス空間が４ビツト構成時の２倍になったように扱える。

従って、上記スイッチの切り換え２回路部作の切り換え
制御は、アドレスが上位か下位かを判定して行なわれる
。以上のようにして第６図の記憶装置をデータ入出力の
ビット構成を４ビツト構成と２ビツト構成のいずれかに
切り換えて動作させている。

発明が解決しようとする課題 しかしながら上記の従来の構成では、データ入出力のビ
ット構成を任意の構成に対応させようとした場合、 （１）　　データ入力ビット構成切換部及びデータ出力
ビツト構成切換部のスイッチ回路をデータ入出力端子数
（第６図の例では４）から１つ選択する構成となり、ス
イッチ回路の規模が太き（なってしまうこと。

（２）　　データ書込み回路部及びデータ読出し回路部
の“活性”、“非活性”の制御が複雑になること。

（３）データ入出力端子を任意の組み合わせで使用する
場合（第６図の例でデータ入力端子１４゜１６と１５．
１７を組とする２ビツト構成と上記従来の例で示した１
４．１５と１６．１７を組とする２ビツト構成の双方を
可能とする動作をさせる場合）には、ビット構成切換ｆ
＃制御回路３０に、ビット構成の組合せを指定するため
のデコーダ回路が必要になり回路規模の増大を招くこと
。

などの問題点を有していた。

本発明は上記従来の問題点を解決するもので、データ入
出力のビット構成を任意の組合せで選択可能な記憶装置
を提供することを目的とする。

課題を解決するための手段 この目的を達成するために本発明の記憶装置は、データ
入出力のビット構成を指定するためにそれぞれのデータ
入出力に対応させたレジスタを備え、レジスタの設定情
報によってデータ書込み回路部及びデータ読出し回路部
の動作制御を行なう構成を有している。

作用 この構成によれば、データ入出力ビット構成の組合せ情
報をレジスタに設定しておき、その情報によってデータ
書込み回路部及びデータ読出し回路部をそれぞれ独立に
制御することにより、任意のビット構成に対応可能な記
憶装置を実現することができる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は本発明の一実施例における記憶装置のデータ入
出力構成切換回路の構成を示すブロック図である。第１
図において、１はレジスタデータ設定制御回路、２は書
込み制御信号発生部、３はデータ出力制御信号発生部、
２１．２２．２３゜９１．９２．９３はレジスタ回路、
３１．３２゜３３．８１，８２．８３はＡＮＤゲート回
路、４１゜４２．４３はデータ書込み回路部、６１．６
２゜６３はデータ読出し回路部、５１．５２．５３はＲ
ＡＭ部、１１，１２．１３はデータ入力端子、１０１．
１０２，１０３はデータ出力端子、４゜５．６はデータ
入出力端子数ｎに対応するビット幅を持つパスライン、
７は書込み制御信号、８はデータ出力制御信号、？１，
７２．７３は３ステ一トバツフア回路である。

以上のように構成された本実施例の記憶装置について、
以下その動作を説明する。

まず、データ入力ビット構成の切換は、レジスタ２１，
２２．２３に、データ入力端子選択情報を記憶させるこ
とにより行なう。第１図の実施例ではレジスタ２１．２
２．２３に“Ｈ”レベルが記憶されている場合、それぞ
れに対応するデータ入力端子１１，１２．１３が有効と
なり、レジスタ２１，２２．２３に“Ｌ”レベルが記憶
されている場合、ＡＮＤゲート３１，３２．３３によっ
て書込み制御信号７のデータ書込み回路部４１゜４２．
４３への伝達が断たれるため、データ入力端子１１，１
２．１３から入力されたデータはＲＡＭ部５１，５２．
５３へ書き込まれない。第２図に、データ入力端子１１
に接続するデータ書き込み回路、ＲＡＭ部との接続回路
について一実施例を示す。Ｄフリップフロップ２１０は
レジスタ２１に対応し、ゲート回路３１０，３１１及び
、インバータ２５０，２５１、Ｐ型ＭＯ８ＦＥＴ２５２
，２５４、Ｎ型ＭＯ３ＦＥＴ２５３，２５５により構成
される部分が第１図のブロック３１および４１に対応す
る。２５６．２５７はＲＡＭ部のデータ線、２５８．２
５９はデータバスプリチャージ信号２６０によって制御
されるデータバスプリチャージ用回路を構成しており、
２６１゜２６２はＲＡＭ部ビット線選択信号２６３によ
って制御されるスイッチ回路、２７０，２７１はビット
線対を成し、２６５，２６６．２６７．２６８は制御信
号２６４．２６９を受けて動作するセンスアンプ回路を
構成している。２７２，２７３はメモリーセル選択信号
であり、２７４，２７５はメモリーセル選択用ゲート、
２７６．２７８はメモリーセルキャパシタである。２７
９は基準電位供給線、２８０，２８１，２８２はビット
線プリチャージ信号２８３によって制御されるビット線
プリチャージ回路である。第２図の実施例回路の主要信
号タイミングを第４図に示す。データ入力端子選択情報
５０をレジスタ設定信号５９によってＤフリップフロッ
プ２１０に記憶させる、Ｄフリップフロップ２１０の出
力５００が“Ｈ”レベルの時、ゲート回路３１０および
３１１はデータ書込み信号７０を受は付け、データ入力
端子１１からのデータを書き込み可能にさせる。即ち、
第４図のハツチング部分のデータ人力１１がデータ＄１
２５６．２５７に伝達され、更にビット線２７０゜２７
１に伝達され、メモリーセル部に書き込まれる。一方、
Ｄフリップフロップ２１０の出力５００が“Ｌ”レベル
の時は、ゲート回路３１０，３１１の出力は“Ｌ″レベ
ル固定されてしまうので、データ人力１１のデータはゲ
ート回路３１０と３１１で遮断され、メモリーセルには
書き込まれない。

次に、データ出力ビツト構成の切り換えは、レジスタ９
１，９２．９３に、データ出力端子選択情報を記憶させ
ることにより行なう。第１図の実施例ではレジスタ９１
．９２．９３に“Ｈ”レベルが記憶されている時に、そ
れぞれに対応するデータ出力端子１０１，１０２，１０
３が有効となり、また、レジスタ９１，９２．９３に“
Ｌ”レベルが記憶されている時には、それぞれ８１，８
２゜８３のＡＮＤゲートによってデータ出力制御信号８
が遮断され、３ステ一トバツフア回路７１，７２゜７３
のバッファ出力は高インピーダンス状態となり、データ
出力は行なわれない。即ち、データ出力端子が非活性の
状態になる。

第３図に、データ出力端子１０１に接続するデータ出力
回路部の一実施例を示す。Ｄフリップフロップ９１０は
レジスタ９１に対応し、ＡＮＤゲート回路８１０がＡＮ
Ｄゲート回路８１に対応し、７１０，７１１，７１２，
７１３，７１４で構成される回路が３ステ一トバツフア
回路７１に対応する。第３図の実施例回路の主要信号タ
イミングを第５図に示す。データ出力端子選択情報６０
をレジスタ設定信号６９によってＤフリップフロップ９
１０に記憶させる。Ｄフリップフロップ９１０の出力６
００が“Ｈ”レベルの時、ＡＮＤゲート回路８１０はデ
ータ出力制御信号８０を受けつけ、データ出力端子１０
１からのデータ出力を可能にさせる。即ち、第５図でハ
ツチング部分として示したＲＡＭ部からの読出しデータ
６１０が、データ出力端子１０１から出力される。−方
、Ｄフリップフロップ９１０の出力６００が“Ｌ”レベ
ルの時は、ＡＮＤゲート回路８１０の出力は“Ｌ”レベ
ルに固定されてしまうので、データ出力端子１０１は高
インピーダンス状態になり、データ読み出し動作として
は非活性状態になる。

以上、一系統の入力、出力回路について動作説明を行な
ったが、複数入力及び出力になった場合も個別の回路動
作は同様なものになる。従って、レジスタ２１，２２．
２３，９１．９２．９３の設定値の組合せによって、任
意のデータ入出力のビット構成を実現することが可能に
なる。また、データ入出力ビット構成を切換えた時にメ
モリーのアドレス空間を増やしたい場合には、例えば、
データ入力端子１１と１２を互いに接続し、データ出力
端子１０１と１０２を接続し、データ入出力端子選択信
号を切換えることにより、アドレス空間を２倍にした使
用も可能である。

なお、第１図、第２図、第３図の実施例では、データ入
出力端子選択信号の極性を“Ｈ”レベルで活性、“Ｌ”
レベルで非活性に対応させたが、この極性を反対にして
もよい事は言うまでもない。

発明の効果 本発明によれば、データ入出力のビット構成を指定する
ために、各端子に対応する選択情報を記憶させるレジス
タを設けることにより、任意の組合せのデータ入出力ビ
ット構成を可能にすることができる優れた記憶装置を実
現できる。

【図面の簡単な説明】

第１図は本発明の一実施例における記憶装置の回路ブロ
ック図、第２図はデータ入力部回路例を示す回路部、第
３図はデータ出力部回路例を示す回路図、第４図は第２
図回路例の動作タイミング波形図、第５図は第３図回路
例の動作タイミング波形図、第６図は従来の記憶装置の
回路ブロック図、第７図は第６図の動作タイミング説明
図である。 ２１．２２，２３．９１，９２，９３・・・・・・レジ
スタ回路、３１．３２，３３，８１．８２．８３・・・
・・・ＡＮＤゲート回路、４１．４２，４３．４４゜４
５．４６．４７・・・・・・データ書込み回路部、６１
゜６２．６３，６４，６５，６６．６７・・・・・・デ
ータ読出し回路部、５１，５２，５３，５４，５５゜５
６．５７・・・・・・記憶回路部（ＲＡＭ部）、７１゜
７２．７３・・・・・・バッファ回路。 代理人の氏名　弁理士　粟野重孝　ほか１名第 図 第 図 第 図 ２が３ 第 書込−１ｉ１１１：’、２１−層！ど 逆言姓“ ′ＪＦ：右？ ″虐複″ 纂 図 斃臣！３区 ブへオ作” ゛活栓” 海；を覆パ 虐姓′ 嬉 図

Claims (1)

【特許請求の範囲】
1. 第一のレジスタ回路と、前記第一のレジスタ回路の記憶
   情報を一つの入力としたデータ書込み回路と、第二のレ
   ジスタ回路と、前記第二のレジスタ回路の記憶情報を一
   つの入力としたデータ出力回路とを備え、前記データ書
   込み回路は、第一の制御信号と前記第一のレジスタ回路
   の記憶情報によって書込み動作を行なうための手段から
   成り、前記データ出力回路は、第二の制御信号と前記第
   二のレジスタ回路の記憶情報によってデータ出力端子の
   インピーダンス状態を決定する手段とから成ることを特
   徴とする記憶装置。