JPS6286600A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に係わり、特にメモリセル
のデス１一時間を短縮できるようにした半導体記憶装置
に関するものである。

〔従来の技術〕

従来の半導体記憶装置として、例えば×１ビット構成（
データの１ワードが１ビツトで表現されている構成）の
ＳＲＡＭ　（スタティックＲＡＭ）を例にとって説明す
る。

第５回は×１ビット構成ＳＲＡＭの回路構成図を示して
いる。同図において、（ロ）はメモリセルを行および列
方向にマトリクス状に配置したメモリセルマトリクスで
ある。（６）は行アドレスデコーダであり、メモリセル
マトリクス（ロ）の中の行アドレスに対応したワード線
を指定する。（４２）は行アドレスデコーダであり、メ
モリセルマトリクス（ロ）の中の列アドレスに対応した
ビット線を指定する。

行アドレスデコーダ（６）および列アドレスデコーダ（
４２）は、行アドレス入力端子（９）〜（川から入力さ
れる信号（×１）〜（χ３）と、列アドレス入力端子（
＋２）〜（１４）から入力されろ信号（ｙｌ）〜（ｙ３
）によって、メモリセルマトリクス（財）中の特定のメ
モリセルを選択する。（１５）はデータを入出力するた
めの端子であり、（樽はメモリセルにデータを書き込む
か、あるいは読み出すかを制御するための信号（ａ、）
を入力する端子である。（１７）はメモリセルにデータ
を書き込む動作および読み出す動作を行うか行わないか
を制御するための信号（ａ２）を入力する端子であり、
（１＋＋）はメモリセルのデータを読み出す動作を行う
か行わないかを制御するための信号（ａ３）を入力する
端子である。＠はメモリセルにデータを書き込む動作を
行うか行わないかを制御する入力データ制御回路である
。（２）はメモリセルから読み出されるデータを増幅す
るためのセンスアンプであり、（９）はセンスアンプ（
イ）で増幅されたデータをデータ入出力端子（１５）に
出力するための出力バッファである。

上記のように構成された従来のＳＲＡＭは以下に示すよ
うに動作する。刷部信号（＆２）がＨ”の状態では、メ
モリセルにデータを書き込む動作および読み出す動作は
行われない。制御信号（ａ２）がパＬ’、ｆｔ１Ｊ癩信
号（ａｓ）　カ“Ｌ　”　ｆ）　状ｆｌｆ　テ＋！、行
アドレス信号（×□）〜（Ｘ、）と列アドレス信号（ｙ
ｌ）〜（ｙ、）で選択されたメモリセルに、入力データ
制御回路（１９）を通してデータを書き込む動作を行う
。制ｔｊｓ信号（ａ、）がＩＩ　Ｌ”、制御信号（ａ、
）が“Ｈ”、制御信号（λ３）がＬ“の状態では、行ア
ドレス信号（χ１）〜（χ３）と列アドレス信号（ｙ、
）〜（ｙ、）で選択されたメモリセルから、センスアン
プ（至）と出力バッファ（２）を通してデータを読み出
す動作を行う。メモリセルの記憶保持特性等のテストを
行う場合には、行アドレス信号（Ｘｌ）〜（ｘ３）と列
アドレス信号（ｙ、）〜（ｙ、）を連続的に変化させな
がら、制御信号を変化して全てのメモリセルに対してデ
ータの書き込み動作および読み出し動作を行い、エラー
の検出を行うものである。メモリセルのテストを行う場
合において、メモリセルを選択するアドレスがメモリセ
ルマトリクス（ロ）の中の全ての領域を連続的に選択し
ていく回路構成をとっている。

〔゛発明が解決しようとする問題点〕

このように、従来のＳＲＡＭにおいては、メモリセルの
テストを行う場合において、入出力データのアドレスが
メモリセルマトリクスの全領域を連続的に選択していく
回路構成をとっており、長時間のテストが必要となる。

この発明は、上記のような問題点を解消するためになさ
れたもので、あらたにデータ入出力端子を付加すること
なしに、メモリセルのテスト時間の短縮を図ることを目
的とするものである。

〔問題点を解決するための手段〕

この発明に係わる半導体記憶装置は、メモリセルマトリ
クスを複数に分割してアドレス指定するための第１のス
イッチ手段と、複数に分割したメモリセルマトリクスの
各メモリセルに対して、データを書き込むための回路と
、読み出したデータを演算して１つにまとめて出力する
ための回路とを切り換えるための第２のスイッチ手段を
有したものである。

〔作　用〕

この発明における第１のスイッチ手段は、行アドレスデ
コーダまたは列アドレスデコーダを複数に分割して並列
動作させる並列アドレスモードと、行アドレスデコーダ
および列アドレスデコーダを分割しないで一括動作させ
る通常の動作モードとを切り換える。第２のスイッチ手
段は、行方向または列方向に複数に分割したメモリセル
マトリクスの各メモリセルに対してデータを並列的に読
み書きし、かつ上記各メモリセルから読み出したデータ
を出力データ演算回路を通してデータ入出力端子に出力
するか、あるいはメモリセルマトリクスを分割しないで
メモリセルに対し一括してデータを読み書きするかを切
り換える。出力データ演算回路は、上記分割したメモリ
セルマトリクスの各メモリセルから読み出したデータを
演算して、データを１つにまとめる。

〔発明の実施例〕

以下、この発明を図に示す実施例に基づいて説明する。

第１図はこの発明の一実施例による半導体記憶装置を示
す回路構成図であり、×１ビット構成ＳＲＡＭのメモリ
セルマトリクスを列方向に２分割する場合の例を示すも
のである。同図において、従来のＳＲＡＭと異なる点を
以下に示す。メモリセルマトリクス（財）はメモリセル
フ１−リクス（Ｍｌ）とメモリセルマトリクス（Ｍｌ）
に分割され、メモリセルマトリクス（Ｍｌ）には列アド
レスデコーダ（７）が接続され、メモリセルマトリクス
（Ｍｌ）には列アドレスデコーダ（８）を接続されてい
る。（１）はスイッチ（２）〜（４）を制御するための
スイッチ制御回路であり、制御信号（ａｌ）〜（ａ３）
により動作する。スイッチ（２）は、列アドレスデコー
ダ（７）と列アドレスデコーダ（８）とを並列に動作さ
せるか、あるいは２つの列アドレスデコーダ（７）、（
８）を合せて１つの列アドレスデコーダとして一括に動
作させるかを切り換えるためのスイッチである。スイッ
チ（２）の具体的な回路を列は第２（ａ）図に示され、
同図において、（至）はゲート電圧が“Ｈ”の状態でオ
ンするＮチャネルＭＯ３）ランジスタであり、（財）は
ゲート電圧が“Ｌ″の状態でオンするＰチャネルＭＯ３
＋−ランジスタである。スイッチ（３）は、メモリセル
マトリクス（Ｍ８）のビット線を線（ｌ、）に接続し、
メモリセルマトリクス（Ｍｌ）のビット線をｍ（１ｇ）
接続するか、あるいはメモリセルマトリクス（ｌＪｔ）
、　（Ｍｔ）のビット線を共に線（１４）に接続するか
を切り換えるスイッチである。スイッチ（３）の具体的
な回路の例は第３（ａ）図に示され、同図において、（
２７）、（２８）は共にＮチャネルＭＯ３）ランジスタ
であり、＠ν０Φは共にＰチャネルＭＯＳトランジスタ
である。

スイッチ（４）は、線（ｌ、）を線（１８）に接続する
か、線（１７）を１ｌＣ４’４）に接続するかを切り換
えるスイッチである。スイッチ（４）の具体的な回路の
例は第４（ａ）図に示され、同図において、（３７）は
ＮチャネルＭＯＳトランジスタであり、（３８）はＰチ
ャネルＭＯ３）ランジスタである。（５１はメモリセル
マトリクス（Ｌ）中のメモリセルから読み出されたデー
タと、メモリセルマトリクス（Ｌ）中のメモリセルから
読み出されたデータとを演算し、１つのデータとして出
力するための出力データ演算回路である。この出力デー
タ演算回路（５］は、メモリセルマトリクス（Ｍ８）中
のメモリセルから読み出されたデータと、メモリセルマ
トリクス（Ｌ）中のメモリセルから読み出されたデータ
とが同じレベルであればそのレベルを出力し、異なるレ
ベルであればこのデータの前にデータ入出力端子（ＩＳ
）に出力したデータのレベルの否定を出力するようにし
た回路である。また、制御信号（ａｌ）〜（ａ３）は従
来のメモリセルに対する読み書きの制御に加えて、スイ
ッチ制御回路を制御する信号としても使用される。

次に上記実施例の動作について説明する。第１図におい
て、メモリセルのテストを行う場合には以下の用に動作
させる。線（ｌ、）のレベルが“Ｌ”の状態である通常
の動作モードにおいて、制御信号（ａ８）〜（ａ、）を
全て′Ｈ″にすると、スイッチ制御回路により線（１，
）のレベルがＩＩ　Ｌ　１１からＨ”に変化し、スイッ
チ（２）が第２（ｂ）図に示すように、第１図に示す状
態となす！＊　（１、）と線（ｌ、）が接続される。こ
れにより、列アドレスデコーダ（７）と列アドレスデコ
ーダ（８）とが並列に動作するようになり、行アドレス
信号（ｘｌ）〜（Ｘ３）と列アドレス信号（ｙｘ）〜（
ｙ−）によって、メモリセルマトリクス（Ｍｌ）中の特
定のメモリセルと、メモリセルマトリクス（Ｍ２）中の
特定のメモリセルが選択される。すなわち、メモリセル
マトリクス（ロ）中の２つのメモリセルを選択している
状態になる。この状態で、メモリセルからデータを読み
出す場合は、読み出し動作の状態すなわち制御信号（ａ
ｌ）が“Ｈ”の状態で、Ｒ（１ｍ）のレベルが“Ｈ１１
であるので、線ｃ１１゜）のレベルが“Ｌ　Ｉ＋から“
Ｈ”に変化し、スイッチｆ３１ｉ４１が、第３（ｂ）図
、第４（ｂ）図に示すように、第１図に示す状態となり
メモリセルマトリクス（Ｍｌ）のビット線が線（４，）
に、メモリセルマトリクス（Ｍユ）のビット線が線（１
，）にそれぞれ接続され、さらに線（１７）が線（１８
）に接続されるようになる。

すなわち、データを読み出す経路に出力データ演算＠路
（５）が接続されることになる。次に、メモリセルにデ
ータを書き込む場合は、書き込み動作の状態すなわち制
御信号（１）”Ｌ”の状態であるので、Ｒ（ｌ□。）の
レベルが″Ｈ′から“Ｌ”に変化し、スイッチ＋３１．
（４１が、第３（Ｃ）図、第４（Ｃ）図に示すように動
作して、メモリセルマトリクス（Ｍｌ）。

（Ｍ２）のビット線がそれぞれ線（１４）に接続され、
線（１７）も線（１４）に接続される。すなわち、メモ
リセルにデータを書き込む場合には、データ入出力端子
０５）から入力されたデータが、入力データ制御回路を
通してメモリセルマトリクス（Ｍｌ）−（Ｍ２）に書き
込まれることになり、その書き込まれるデータは共に同
じレベルとなる。上記スイッチ（２）〜（４）の動作に
より、並列アドレスモードに設定されたことになる。す
なわち、この状態においては、メモリセルマトリクス（
Ｍｌ）中に選択されたメモリセルと、メモリセルマトリ
クス（Ｍ２）中に選択されたメモリセルとがそれぞれ同
じレベルのデータの入出力を行い、メモリセルを選択す
るアドレスの変化する領域が従来の半分になるため、メ
モリセルのテスト時間が短縮されることになる。次に、
上記並列アドレスモードの状態において、制御信号（ａ
ｌ）〜（ａ３）を全て”Ｈ″にすると、スイッチ制ｆＩ
！Ｊ回路（１）により線（ｌ、）のレベルが“Ｈ”から
“Ｌ”に変化し、スイッチ（２）が働き、第２（ｃ）図
に示すように線（１２）と線Ｃ１１）が接続される。こ
れにより、２つの列アドレスデコーダ（７１，（８１が
一括動作を行うようになる。同時に、Ｒ（１ｍ）のレベ
ルがＬ″であるので、ＲＣ４ｔｏ）のレベルが“Ｌ″に
固定され、スイッチｆ３１．（４１が働き、第３（ｃ）
図。

第４（ｃ）図に示すように２つのメモリセルマトリクス
（Ｍｌ）、（Ｌ）のビット線が線（１４）に接続され、
また線（１７）が線（ｌ、）に接続される。上記スイッ
チ（２）〜（４）の動作により、並列アドレスモードが
解除され、第５図に示す従来装置と同じ接続関係となり
、通常の動作モードに復帰することになる。

ただし、通常の動作モードと並列アドレスモードにおい
て、メモリセルに対するデータの書き込み動作と読み出
し動作を行えるようにするため、制御信号（ａ２）がＬ
”の状態では線（１８）のレベルが変化しないように、
スイッチ制御回路（１）を設計した。このように上記実
施例によれば、制御信号（ａｌ）〜（ａ、）を全て′Ｈ
′′の状態にして、通常の動作モードから並列アドレス
モードに変換すれば、メモリセルに対するデータの書き
込み動作と読み出し動作を並列に行えるので、メモリセ
ルのテスト時間が短縮が実現できる。

なお、上記実施例ではメモリセルマトリクスを２分割し
た場合について示したが、スイッチ（２）〜（４）を増
やしてメモリセルマトリクスを３分割以上に分割しても
よく、上記実施例以上の効果が可能となる。

また、第１図における実施例ではメモリセルマトリクス
を列方向に分割したが、行アドレスデコーダを分割して
メモリセルマトリクスを帯方向に分割してもよ（、上記
実施例と同様の効果を奏する。

さらに、第１図における実施例ではメモリセルマトリク
スを列方向のみに分割したが、メモリセルマトリクスを
行方向に分割し、かつ列方向に分別してもよく、上記実
施例以上の効果が可能となる。

また、第１図における実施例ではスイッチＭＯＳトラン
ジスタを用いたが、他の形式のトランジスタ等のスイッ
チ手段を月いてもよく、上記実施例と同様の効果を奏す
る。

以上のように、この発明によれば、従来の半導体記憶装
置と同様の動作が行え、かつ２つのスイッチ手段を切り
換えることにより、メモリセルマトリクスを複数に分割
し、各メモリセルに対するアドレス指定とデータ入出力
を並列に行えるように構成したので、メモリセルのテス
トを行う場合に時間の９！ｉ縮が実現できる効果がある
。また、上記各メモリセルからのデータを演算し、１つ
にまとめる回路を設けたので、あらたにデータ入出力端
子を付加する乙となしに、上記テスト時間短縮が実現で
きる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置を示
す回路構成図である。第２図は上記第１図のスイッチ（
２）の具体的な回路を示す回路図、第３図は上記第１図
のスイッチ（３）の具体的な回路を示す回路図であり、
第４図は上記第１図のスイッチ（４）の具体的な回路を
示す回路図である。第５図は従来の半導体記憶装置を示
す回路構成図である。 （１）はスイッチ制御回路、（２）〜（４）はスイッチ
、（５）は出力データ演算回路、（６）は行アドレスデ
コーダ、（７）、　（８）、　（４２）は列アドレスデ
コーダ、０９）は入力データ制御回路、に）はセンスア
ンプ、（９）は出力バッファ、（ロ）はメモリセルマト
リクス、（、、）〜（Ｘ、）は行アドレス信号、（ｙ＋
）〜（ｙ３）は列アドレス信号、（ａ８）〜（ａ、）は
制御信号である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）メモリセルを行および列方向にマトリクス状に配
   置して成るメモリセルマトリクス、行アドレス信号に応
   じて上記メモリセルマトリクスの行方向のアドレスを選
   択する行アドレスデコーダ、列アドレス信号に応じて上
   記メモリセルマトリクスの列方向のアドレスを選択する
   列アドレスデコーダ、上記行アドレスデコーダまたは列
   アドレスデコーダを複数に分割して、並列動作させるか
   、あるいは一括動作させるかを切り換える第１のスイッ
   チ手段、上記メモリセルマトリクスを行方向または列方
   向に複数に分割して、メモリセルに対しデータを並列的
   に読み書きさせ、かつ分割したメモリセルマトリクスの
   各メモリセルからのデータを演算し、１つのにまとめて
   出力させるか、あるいはメモリセルマトリクスを分割せ
   ずに、一括してメモリセルに対しデータを読み書きさせ
   るかを切り換える第２のスイッチ手段、上記分割したメ
   モリセルマトリクスの各メモリセルからのデータを演算
   し、１つにまとめるための出力データ演算回路、上記第
   １および第２１のスイッチ手段を制御するスイッチ制御
   回路、および上記メモリセルマトリクスに対し読み書き
   されたデータを入出力するデータ入出力回路を備えたこ
   とを特徴とする半導体記憶装置。
2. （２）行アドレスデコーダおよび列アドレスデコーダを
   共に複数に分割して並列動作させ、かつメモリセルマト
   リクスを行方向および列方向に複数に分割して、メモリ
   セルに対しデータを並列的に読み書きさせるようにした
   ことを特徴とする特許請求の範囲第１項記載の半導体記
   憶装置。
3. （３）データ入出力回路は制御信号によってデータの入
   出力が制御され、その制御信号によってスイッチ制御回
   路を制御することを特徴とする特許請求の範囲第１項ま
   たは第２項記載の半導体記憶装置。