JPH01294299A - 半導体メモリの組込み検査方式及び回路 - Google Patents
半導体メモリの組込み検査方式及び回路Info
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- JPH01294299A JPH01294299A JP63123146A JP12314688A JPH01294299A JP H01294299 A JPH01294299 A JP H01294299A JP 63123146 A JP63123146 A JP 63123146A JP 12314688 A JP12314688 A JP 12314688A JP H01294299 A JPH01294299 A JP H01294299A
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- test
- semiconductor memory
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- circuit
- memory cells
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000012360 testing method Methods 0.000 claims abstract description 44
- 230000015654 memory Effects 0.000 claims abstract description 32
- 238000010998 test method Methods 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims description 6
- 230000007547 defect Effects 0.000 abstract description 6
- 238000007796 conventional method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体メモリの組込み検査方式と組込み検査回
路に関する。
路に関する。
（従来の技術）
メモリが大容量になるほど、それに比例してチップのテ
スト時間が増加し、大幅なテストコストの上昇を招く。
スト時間が増加し、大幅なテストコストの上昇を招く。
このようなテストコストの削減方法の一つとして、ワー
ド線上の全メモリセル全単位としたテストパターンの書
込み、比較、不良検出機能を持つ小規模な検査回路をチ
ップ上に搭載し、ワード線単位の同時テスト（並列テス
ト）を行う半導体メモリの組込み検査方式がある。本方
式は、電子情報通信学会技術研究報告（Ｖｏｌ、８７、
Ｎｏ、２６６、ＩＤＣ８７−７５）で松村他が詳細に論
じている。
ド線上の全メモリセル全単位としたテストパターンの書
込み、比較、不良検出機能を持つ小規模な検査回路をチ
ップ上に搭載し、ワード線単位の同時テスト（並列テス
ト）を行う半導体メモリの組込み検査方式がある。本方
式は、電子情報通信学会技術研究報告（Ｖｏｌ、８７、
Ｎｏ、２６６、ＩＤＣ８７−７５）で松村他が詳細に論
じている。
以下、本方式の従来例について述べる。
本方式の一構成例を第２図に示す。また、ワード線ＷＯ
上のメモリセルＭＯを１情報により並列テスト（書込み
、比較）するときの各部の動作波形を第３図に示す。た
だし、メモリセルＭＯは０情報を記憶しているものとし
、ビット線プリチャージレベルは電源電圧の半分（ｖｃ
ｃ／２）を仮定する。
上のメモリセルＭＯを１情報により並列テスト（書込み
、比較）するときの各部の動作波形を第３図に示す。た
だし、メモリセルＭＯは０情報を記憶しているものとし
、ビット線プリチャージレベルは電源電圧の半分（ｖｃ
ｃ／２）を仮定する。
初めのサイクルは、データの並列書込み時の動作を示し
ている。まず、プリチャージ信号Ｐにより検出回路ＤＣ
をリセットし、待機状態を保つ。チップが選択されてテ
ストモードに入ると、プリチャージ信号ＰをＬ（低レベ
ル）とし、続いてワード線ＷＯを選択する。このとき、
メモリセルＭＯからビット線ＢＯ上に０情報が読み出さ
れるが、これを無視してデータ線ＤＯ１Ｄ１に所望の試
験データ（１情報）を印加する。そして、書込み線ＷＧ
を立ち上げて書込み・比較回路ＷＣＣ出出ビット線ＢＯ
，Ｂｌに試験データが現れた後、センスアンプＳＡを動
作させ、ワード線ＷＯにつながる全メモリセルに試験デ
ータを同時に書き込む。その後、書込み線ＷＧとワード
線ＷＯをＬにしてメモリセルＭＯをビット線ＢＯから切
り放し、１情報を記憶させるとともにプリチャージ信号
ＰをＨ（高レベル）として節点すとビット線ＢＯ。
ている。まず、プリチャージ信号Ｐにより検出回路ＤＣ
をリセットし、待機状態を保つ。チップが選択されてテ
ストモードに入ると、プリチャージ信号ＰをＬ（低レベ
ル）とし、続いてワード線ＷＯを選択する。このとき、
メモリセルＭＯからビット線ＢＯ上に０情報が読み出さ
れるが、これを無視してデータ線ＤＯ１Ｄ１に所望の試
験データ（１情報）を印加する。そして、書込み線ＷＧ
を立ち上げて書込み・比較回路ＷＣＣ出出ビット線ＢＯ
，Ｂｌに試験データが現れた後、センスアンプＳＡを動
作させ、ワード線ＷＯにつながる全メモリセルに試験デ
ータを同時に書き込む。その後、書込み線ＷＧとワード
線ＷＯをＬにしてメモリセルＭＯをビット線ＢＯから切
り放し、１情報を記憶させるとともにプリチャージ信号
ＰをＨ（高レベル）として節点すとビット線ＢＯ。
Ｂ１を初期状態に戻し、データ線Ｄｏ、 ＤｉをＬにす
る。
る。
次のサイクルはデータの並列比較時の動作を示す。プリ
チャージ信号ＰをＬにした後、書込み線ＷＧがＬの状態
でワード線ＷＯをＨにしてメモリセルＭＯから先のサイ
クルで書き込んだ１情報をビット線ＢＯ上に読み出し、
センスアンプＳＡでそれを増幅する。このとき、メモリ
セルＭＯが正常（１情報を記憶している）ならビット線
ＢＯ１Ｂ１のレベルはそれぞれＨ，Ｌになるが、不良（
１情報が０情報に変化している）ならビット線ＢＯ１Ｂ
１のレベルはそれぞれＬ、Ｈになる。ここで、データ線
Ｄｏ、 Ｄｉから上記試験データと逆のデータ（０情報
）を期待値として印加する。すなわちデータ線ＤＯＳＤ
Ｉのレベルをそれぞれり、 Ｈとする。すると、書込み
・比較回路ＷＣでビット線ＢＯ，Ｂｌ上の情報とデータ
線Ｄｏ、Ｄｉ上の情報の排他的論理和の否定が取られ、
この結果が節点ａを経由して検出回路ＤＣに加えられる
。従って、節点ａのレベルはメモリセルＭＯに不良が無
いとＬのままであるが、不良が有るとＨになり節点すを
放電するので、検出回路ＤＣの出力端子ＦがＨとなり、
良ｌ不良の検出が可能となる。
チャージ信号ＰをＬにした後、書込み線ＷＧがＬの状態
でワード線ＷＯをＨにしてメモリセルＭＯから先のサイ
クルで書き込んだ１情報をビット線ＢＯ上に読み出し、
センスアンプＳＡでそれを増幅する。このとき、メモリ
セルＭＯが正常（１情報を記憶している）ならビット線
ＢＯ１Ｂ１のレベルはそれぞれＨ，Ｌになるが、不良（
１情報が０情報に変化している）ならビット線ＢＯ１Ｂ
１のレベルはそれぞれＬ、Ｈになる。ここで、データ線
Ｄｏ、 Ｄｉから上記試験データと逆のデータ（０情報
）を期待値として印加する。すなわちデータ線ＤＯＳＤ
Ｉのレベルをそれぞれり、 Ｈとする。すると、書込み
・比較回路ＷＣでビット線ＢＯ，Ｂｌ上の情報とデータ
線Ｄｏ、Ｄｉ上の情報の排他的論理和の否定が取られ、
この結果が節点ａを経由して検出回路ＤＣに加えられる
。従って、節点ａのレベルはメモリセルＭＯに不良が無
いとＬのままであるが、不良が有るとＨになり節点すを
放電するので、検出回路ＤＣの出力端子ＦがＨとなり、
良ｌ不良の検出が可能となる。
（発明が解決しようとする課題）
以上述べたような従来の半導体メモリの組込み検査方式
では、１組のデータ線ＤＯ１Ｄ１だけでワード線上の全
メモリセルに情報を書き込むために、メモリセルへの書
込みパターンが固定され、パターンセンシティブ不良の
検出が充分に行えないという半導体メモリのテストとし
ては重大な欠点を持っている。
では、１組のデータ線ＤＯ１Ｄ１だけでワード線上の全
メモリセルに情報を書き込むために、メモリセルへの書
込みパターンが固定され、パターンセンシティブ不良の
検出が充分に行えないという半導体メモリのテストとし
ては重大な欠点を持っている。
本発明の目的は、上記欠点を解決し、複数のビット線グ
ループ、すなわちメモリセルグループにそれぞれ独立な
データを書き込むことにより、メモリセルへの書込みパ
ターンを複雑にすることが可能となり、パターンセンシ
ティブ不良の検査漏れをなくした半導体メモリの組込み
検査方式と回路を提供することにある。
ループ、すなわちメモリセルグループにそれぞれ独立な
データを書き込むことにより、メモリセルへの書込みパ
ターンを複雑にすることが可能となり、パターンセンシ
ティブ不良の検査漏れをなくした半導体メモリの組込み
検査方式と回路を提供することにある。
（課題を解決するための手段）
本発明の半導体メモリの組込み検査方式は、行をなすワ
ード線と当該ワード線で選択される複数のメモリセルが
接続された列をなすビット線を備える半導体メモリに組
み込まれた当該ワード線で選択されるすべてのメモリセ
ルを単位として同時に一括テストする半導体メモリの組
込み検査方式において、前記ビット線を異なる複数のグ
ループに分割して、テストすることにより構成される。
ード線と当該ワード線で選択される複数のメモリセルが
接続された列をなすビット線を備える半導体メモリに組
み込まれた当該ワード線で選択されるすべてのメモリセ
ルを単位として同時に一括テストする半導体メモリの組
込み検査方式において、前記ビット線を異なる複数のグ
ループに分割して、テストすることにより構成される。
また、本発明の半導体メモリの組込み検査回路は、行を
なすワード線と当該ワード線で選択される複数のメモリ
セルが接続された列をなすビット線を備える半導体メモ
リ、前記半導体メモリに組み込まれたデータ線と、当該
データ線上の情報を前記ビット線を経由して前記メモリ
セルに書込み当該データ線上の情報と前記ビット線上の
情報を比較する前記ビット線対と同数の書込み、比較回
路と、当該１込み・比較回路の比較結果を検出する倹出
回路とを備え、前記ワード線で選択されるすべてのメモ
リセルを単位として同時にテストする半導体メモリの組
込み検査回路において、前記データ線と前記書込み・比
較回路を複数のグループに分割することにより構成され
る。
なすワード線と当該ワード線で選択される複数のメモリ
セルが接続された列をなすビット線を備える半導体メモ
リ、前記半導体メモリに組み込まれたデータ線と、当該
データ線上の情報を前記ビット線を経由して前記メモリ
セルに書込み当該データ線上の情報と前記ビット線上の
情報を比較する前記ビット線対と同数の書込み、比較回
路と、当該１込み・比較回路の比較結果を検出する倹出
回路とを備え、前記ワード線で選択されるすべてのメモ
リセルを単位として同時にテストする半導体メモリの組
込み検査回路において、前記データ線と前記書込み・比
較回路を複数のグループに分割することにより構成され
る。
（実施例）
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明の一実施例の半導体メモリの組込み検査
方式のブロック図である。ただし、ここではビット線対
を２つのグループに分割した場合を示している。第１図
においてＷＣｌ、ＷＣ２はビット線対の２つのプループ
に対応して分けられた書込み・比較回路である、具体的
な回路構成は第２図に示した従来例の書込み・比較回路
ＷＣと同じである。また、書込み・比較回路の分割に伴
い、データ線と書込み線も２グループに分けられる。他
の構成ブロックは第２図に示した従来例のものとまった
く同じである。
方式のブロック図である。ただし、ここではビット線対
を２つのグループに分割した場合を示している。第１図
においてＷＣｌ、ＷＣ２はビット線対の２つのプループ
に対応して分けられた書込み・比較回路である、具体的
な回路構成は第２図に示した従来例の書込み・比較回路
ＷＣと同じである。また、書込み・比較回路の分割に伴
い、データ線と書込み線も２グループに分けられる。他
の構成ブロックは第２図に示した従来例のものとまった
く同じである。
従ってビット線対を書込み・比較回路ＷＣ１に属する第
１のグループと書込み・比較回路ＷＣ２に属する第２の
グループに分割して駆動する点を除いては第３図に示し
た従来例と同様な動作をする。
１のグループと書込み・比較回路ＷＣ２に属する第２の
グループに分割して駆動する点を除いては第３図に示し
た従来例と同様な動作をする。
以上の構成において、第１グループに属するメモリセル
へのテストデータＴＤＩと第２グループに属するメモリ
セルへのテストデータＴＤ２の関係をＴＤ１＝ＴＤ２と
すれば、従来例と同様なテストパターンになるが、ＴＤ
１＝ＴＤ２とすれば、ストライブパターンやチエッカ−
ボードパターンが簡単に発生できる。さらに、例えば奇
数番目のワード線に加えるテストデータをＴＤ１＝ＴＤ
２とし、偶数番目のワード線に加えるそれをＴＤ １
＝■冗にすると、０情報と１情報の分布が従来では成し
得なかったパターン、すなわち０情報でまわりをすべて
囲まれた１情報というパターンを取ることが可能である
。これは逆に奇数番目のワード線にＴＤ１＝ＴＤ２、偶
数番目のワード線にＴＤ１＝ＴＤ２を加えても同様であ
る。また、書込み線ＷＧＩ、ＷＣ２に同一信号を印加し
て第１、第２グループへのテストデータ書込みを同時に
行うことが一般的であるが、第１グループのみへの書込
みや第２グループのみへの書込みも可能である。このよ
うに、本実施例ではテストデータＴＤＩ、ＴＤ２の組合
せを任意に取ることができるので、複雑なテストパター
ンが発生でき、高性能なパタ−ンセンシティブテストが
可能になる。
へのテストデータＴＤＩと第２グループに属するメモリ
セルへのテストデータＴＤ２の関係をＴＤ１＝ＴＤ２と
すれば、従来例と同様なテストパターンになるが、ＴＤ
１＝ＴＤ２とすれば、ストライブパターンやチエッカ−
ボードパターンが簡単に発生できる。さらに、例えば奇
数番目のワード線に加えるテストデータをＴＤ１＝ＴＤ
２とし、偶数番目のワード線に加えるそれをＴＤ １
＝■冗にすると、０情報と１情報の分布が従来では成し
得なかったパターン、すなわち０情報でまわりをすべて
囲まれた１情報というパターンを取ることが可能である
。これは逆に奇数番目のワード線にＴＤ１＝ＴＤ２、偶
数番目のワード線にＴＤ１＝ＴＤ２を加えても同様であ
る。また、書込み線ＷＧＩ、ＷＣ２に同一信号を印加し
て第１、第２グループへのテストデータ書込みを同時に
行うことが一般的であるが、第１グループのみへの書込
みや第２グループのみへの書込みも可能である。このよ
うに、本実施例ではテストデータＴＤＩ、ＴＤ２の組合
せを任意に取ることができるので、複雑なテストパター
ンが発生でき、高性能なパタ−ンセンシティブテストが
可能になる。
また、本実施例では、隣接するビット線対の属するグル
ープが互いに異なる第１と第２のグループになるように
分割配置したが、隣接する２対以上のビット線を組とし
て同一グループに割り付け、この組のグループと隣接す
る他の組のグループを違え、テスト回路の配置に融通性
を待たせることも可能である。また異なるグループの中
のビット線対の孜は互いに異なっていてもよい。以上の
説明はビット線対（メモリセル）を２つのグループに分
割した場合を考えたが、３つ以上のグループに分割した
構成にすることも可能である。
ープが互いに異なる第１と第２のグループになるように
分割配置したが、隣接する２対以上のビット線を組とし
て同一グループに割り付け、この組のグループと隣接す
る他の組のグループを違え、テスト回路の配置に融通性
を待たせることも可能である。また異なるグループの中
のビット線対の孜は互いに異なっていてもよい。以上の
説明はビット線対（メモリセル）を２つのグループに分
割した場合を考えたが、３つ以上のグループに分割した
構成にすることも可能である。
（発明の効果）
以上説明したように本発明の半導体メモリの組込み検査
方式と回路では、従来では成し得ないような複雑なテス
トパターンが発生でき、高性能なパターンセンシティブ
テストを可能にするという効果がある。また、このため
テスト効率が良くなり、テストコストを低くできるとい
う効果もある。
方式と回路では、従来では成し得ないような複雑なテス
トパターンが発生でき、高性能なパターンセンシティブ
テストを可能にするという効果がある。また、このため
テスト効率が良くなり、テストコストを低くできるとい
う効果もある。
第１図は本発明の一実施例を示す半導体メモリの組込み
検査方式のブロック図、第２図は組込み検査方式の一従
来例を示す回路図、第３図は第２図に示す従来例の動作
波形図である。 ＢＯ，Ｂｌ・・・ビット線、ＷＯｌＷｌ・・・ワード線
、ＤＯｌＤＩ、、ＤＯＩ、ＤＩＬ ＤＣ２、ＤＩ２・・
・データ線、ＷＧ、ＷＧｌ、ＷＣ２・・・書込み線、Ｍ
ＯｌＭｌ・・・メモリセル、ＷＣ，ＷＣＩ、ＷＣ２・・
・書込み・比較回路、ＤＣ・・・検出回路。
検査方式のブロック図、第２図は組込み検査方式の一従
来例を示す回路図、第３図は第２図に示す従来例の動作
波形図である。 ＢＯ，Ｂｌ・・・ビット線、ＷＯｌＷｌ・・・ワード線
、ＤＯｌＤＩ、、ＤＯＩ、ＤＩＬ ＤＣ２、ＤＩ２・・
・データ線、ＷＧ、ＷＧｌ、ＷＣ２・・・書込み線、Ｍ
ＯｌＭｌ・・・メモリセル、ＷＣ，ＷＣＩ、ＷＣ２・・
・書込み・比較回路、ＤＣ・・・検出回路。
Claims (1)
- 【特許請求の範囲】 １）行をなすワード線と当該ワード線で選択される複数
のメモリセルが接続された列をなすビット線を備える半
導体メモリに組み込まれた当該ワード線で選択されるす
べてのメモリセルを単位として同時に一括テストする半
導体メモリの組込み検査方式において、前記ビット線を
複数のグループに分割してテストすることを特徴とする
半導体メモリの組込み検査方式。 ２）行をなすワード線と当該ワード線で選択される複数
のメモリセルが接続された列をなすビット線を備える半
導体メモリ、前記半導体メモリに組込まれたデータ線と
、当該データ線上の情報を前記ビット線を経由して前記
メモリセルに書込み当該データ線上の情報と前記ビット
線上の情報を比較する前記ビット線対と同数の書込み・
比較回路と、当該書込み・比較回路の比較結果を検出す
る検出回路とを備え、前記ワード線で選択されるすべて
のメモリセルを単位として同時にテストする半導体メモ
リの組込み検査回路において、前記データ線と前記書込
み・比較回路を複数のグループに分割したことを特徴と
する半導体メモリの組込み検査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63123146A JPH01294299A (ja) | 1988-05-20 | 1988-05-20 | 半導体メモリの組込み検査方式及び回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63123146A JPH01294299A (ja) | 1988-05-20 | 1988-05-20 | 半導体メモリの組込み検査方式及び回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01294299A true JPH01294299A (ja) | 1989-11-28 |
Family
ID=14853331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63123146A Pending JPH01294299A (ja) | 1988-05-20 | 1988-05-20 | 半導体メモリの組込み検査方式及び回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01294299A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03290899A (ja) * | 1990-04-06 | 1991-12-20 | Toshiba Corp | 半導体不揮発性メモリ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286600A (ja) * | 1985-10-11 | 1987-04-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63102094A (ja) * | 1986-10-20 | 1988-05-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
-
1988
- 1988-05-20 JP JP63123146A patent/JPH01294299A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286600A (ja) * | 1985-10-11 | 1987-04-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63102094A (ja) * | 1986-10-20 | 1988-05-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03290899A (ja) * | 1990-04-06 | 1991-12-20 | Toshiba Corp | 半導体不揮発性メモリ装置 |
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