JPS63102094A

JPS63102094A - 半導体メモリ

Info

Publication number: JPS63102094A
Application number: JP61247641A
Authority: JP
Inventors: Tsuneo Matsumura; 常夫松村; Tsuneo Mano; 真野　恒夫; Junzo Yamada; 順三山田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1986-10-20
Filing date: 1986-10-20
Publication date: 1988-05-06
Anticipated expiration: 2011-02-21
Also published as: JPH0817040B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリに関するものであり、特に、試験
時間の大幅な短縮が可能な半導体メモリに関するもので
ある。

〔従来の技術〕

従来のこの種の半導体メモリは、試験時に複数個のメモ
リセルに一括して情報を書き込む手段と、試験時に入力
する期待値情報と前記複数個のメモリセルからの読出し
情報を一括して比較する手段とを有していなかった。従
って、従来のこの種の半導体メモリの試験では、メモリ
セルアレイ内の各メモリセルに対して情報の書込みと読
出しを行ない、読み出された情報と期待値情報の一致検
出に係る比較をメモリテスタ側で行なっていた。このこ
とは、例えば［熊野谷正樹著、マルチビットテストモー
ド付９０ナノ秒１メガビットＤＲＡＭ、アイ・イー・イ
ー・イー、固体回路国際会議、２４０〜２４１頁、　１
９８５年Ｊ　（１９８５１ＥＥＥ、Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ　Ｓｏｌｉｄ５ｔａｔｅ　Ｃ４ｒｃｕｉｔｓ　
　Ｃｏｎｆｅｒｅｎｃｅ、ｐｐ、２４０〜２４１．Ａ　
９０ｎｓＩＭｂｉｔ　　ＤＲＡＭ　　ｗｉｔｈ　　ｍｕ
ｌｔｉ　　ｂｉｔ　　ｔｅｓｔ　　ｍｏｄｅ、ＫＵＭＡ
ＮＯ−ＹＡ）に記載されている。

また、従来の半導体メモリにおいては、試験は各メモリ
セル毎の比較動作で行なわれるため、半導体メモリの大
容量化による試験時間の著しい増加を伴うことになる。

例えば、最も簡単な試験パターンのひとつであるｒＭＳ
ＣＡＮＪや隣接間干渉障害の検出に有効なｒＣＨＥＣＫ
ＥＲＢＯＡＲＤ」を用いてサイクル時間３００ｎｓで試
験を行なった場合、メモリ容量が２５６ｋｂ　（キロビ
ット）の半導体メモリの試験時間は各々０．３秒で済む
。

〔発明が解決しようとする問題点〕

しかし、メモリ容量が１６Ｍｂ（メガビット）に増大す
ると、その試験時間は各々２０秒にも達する。これら試
験時間の増加は半導体メモリのコスト増加を引き起こし
、ひいては量産化を阻害させるという問題を有していた
。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、半導体メモリが大容量化しても
、試験時間の増加を伴わず、コスト増加とならず、従っ
て量産化を阻害させない半導体メモリを得ることにある
。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、情報を記憶
する複数個のメモリセルをマトリクス状に配置し、前記
複数個のメモリセルの情報のやりとりを行なう複数本の
ビット線と前記複数個のメモリセルを選択する複数本の
ワード線とを有する半導体メモリにおいて、選択された
ワード線に接続された複数個のメモリセルに一括して外
部端子から「０」又は「１」の試験情報を書き込む一括
書込手段と、前記選択されたワード線に接続された複数
個のメモリセルに書き込まれた試験情報と前記選択され
たワード線に接続された複数個のメモリセルに外部端子
から印加された「０」又は「１」の期待値情報との比較
を一括して行なう一括比較手段とを有するようにしたも
のである。

〔作用〕

本発明においては、半導体メモリ試験時、特定の数種類
の試験パターンに関してワード線対応又はワード線の一
部対応の一括書込みおよび一括比較を行なうことができ
る。

〔実施例〕

第１図は本発明の第１の実施例の構成を示したものであ
る。第１図は、同一メモリセルアレイ内のビット線対が
センス回路に接続する折返し形ビット線構成を対象に、
一括書込みおよび一括比較の単位がワード線の場合の例
である。図中、１はメモリセルアレイ、２．２１はワー
ド線、３ａ。

３ｂ、３ａ’、３ｂ’はメモリセルで、例えばワード線
２に接続された全メモリセルを簡略化して２個で表わし
ている。４，４′はビット綿で、同様に簡略化して２対
で表わしている。なおここで、ＢＬＩとπＬｌ、ＢＬ２
とＢＬ２が各々ビット線対を形成し、ダミーセル（図示
せず）とセンス回路７の作用により、ＢＬＩとＢＬゴに
は反対の情報が住しる。また、５はロウデコーダ、６は
ワードドライバ、７はセンス回路、８はビット線対応の
試験パターン書込み制御ゲート、９は試験パターン書込
み制御線、１０は試験パターン書込み制御端子、１１．
１２は試験パターン書込み線、１３．１４は試験パター
ン書込み端子で、試験パターン書込み線１１．１２に互
いに反転した試験パターンが印加される。さらに、Ｉ５
はビット線対対応の比較回路、１６は複数個の比較回路
１５の出力情報をもとにワード線対応の一致検出を行な
うＮＯＲ回路、１７はＮＯＲ回路１６の出力ノード、１
８は一括比較結果の出力端子、１９は比較回路１５の出
力ノードである。

このような構成において、試験パターン書込み制御ゲー
ト８、試験パターン書込み制御線９、試験パターン書込
み制御端子ＩＯ１試験パターン書込み線１１，１２、試
験パターン書込み端子１３．１４等は一括書込手段を構
成し、試験パターン書込み制御線９、試験パターン書込
み制御端子１０、試験パターン書込み線１１，１２、試
験パターン書込み端子１３．１４、比較回路１５、ＮＯ
Ｒ回路１６、出力端子１８等は一括比較手段を構成する
。

ここで、試験パターン書込み制御端子１０は、試験パタ
ーン書込み時のみｒＨＪレベルが印加され、それ以外の
場合はｒＬＪレベルになっている。

試験パターン書込み端子１３．１４は、試験時のみ「Ｈ
」レベル又は「Ｌ」レベルが印加され、それ以外の場合
はオープン状態になっている。図中、抵抗を介しての電
源電圧Ｖ　（（の供給は、このオープン状態で試験パタ
ーン書込み線１１．１２を共にｌｔｊレベルにするため
のものである。一括比較結果の出力端子１８は、プリチ
ャージ時および一括比較結果として全ピット良が得られ
た場合にｒＬＪレベル、一括比較結果として不良ビット
が得られた場合にｒＨＪレベルとなる。またワードトラ
イハロに印加されるΦヮはワード線駆動クロック、セン
ス回路７に印加されるΦ、Ａはセンス回路駆動クロック
、ＮＯＲ回路１６内のΦ、はプリチャージクロックであ
る。

次に第１の実施例による試験の一例を第２図に示すタイ
ミング図を用いて説明する。まずワード線対応の試験パ
ターン一括書込みは以下の通りに行なう。第２図（ａ）
に示すプリチャージクロックΦ。

をｒＬＪレベルとし、ロウデコーダ５を動作させて唯一
のワード線２を選択する。次に第２図（ｂｌに示すワー
ド線駆動クロックΦ、をＩＩ−ＩＪレレベとし、ワード
ドライハロを動作させて選択されたワード線２をｒＨＪ
レベルに立ち上げる。ワード線２につながる全メモリセ
ルの情報がビット線上に現れた後、第２図（Ｃ）に示す
センス回路駆動クロックΦ、ＡをｒＨＪレヘレベしてセ
ンス回路７を動作させる。センス回路７の動作によりビ
ット線の電圧レベルが確定した後、第２図（ｄｌに示す
ように、試験パターン書込み端子１３．１４に試験パタ
ーンに応じたｒＨＪレヘレベは「Ｌ」レベルを印加する
。次に第２図ｔｅｌに示すように、試験パターン書込み
制御端子１０に「Ｈ」レベルを印加して、上記試験パタ
ーンに応じた電圧レベルをビット線上に伝達させる。こ
の時点でワード線２はｒＨＪレヘレベ保持しており、ワ
ード線対応の試験パターン一括書込みが行なわれる。次
に試験パターン書込み制御端子１０を「Ｌ」レベル、さ
らに試験パターン書込み端子１３．１４をｒＨＪレベル
にした後、通常のメモリ動作と同様なタイミングでワー
ド線駆動クロックΦ１．センス回路駆動クロックΦ、Ａ
を「ＬＪレベルとして一連の書込み動作を終了する。

このようにして、ワード線を２．２“と順次選択し、試
験パターン書込み端子１３．１４に印加する「Ｈ」レベ
ル、「Ｌ」レベルを順次入れ換えることにより、ｒＭｓ
ｃＡＮＪの試験パターンが一括して書き込める。つまり
第１図では、全メモリセル３ａ、３ｂ、３ａ’、３ｂ’
に「Ｈ」レベル又はｒＬＪレベルの情報が書き込まれる
。またワード線を２．２°と順次選択して、試験パター
ン書込み端子１３．１４に印加するｒＨＪレヘレベ「Ｌ
」レベルを固定することにより、ｒＣＨＥＣＫＥＲＢＯ
ＡＲＤＪの試験パターンが一括して書き込める。つまり
第１図では、メモリセル３ａ、３ｂにｒＨＪレベル又は
ｒＬＪレベル、メモリセル３ａ１．３ｂ＋に「Ｌ」レベ
ル又はｒＨＪレベルの情報が書き込まれる。

また、上記の書込み動作の説明から明らかなように、第
１の実施例の試験によれば、メモリセルアレイ内のメモ
リセルの物理的配置が論理アドレス配置と異なる半導体
メモリにおいでも、これらの試験パターンを正しく書き
込むことができる。

なおこの一括書込みを容易にするため、試験パターン書
込み制御端子１０にｒＨＪレベルを印加する際、センス
回路駆動クロックΦ５Ａを一時ｒＬＪレベルとし、セン
ス回路７のランチを解除してもよい。また試験パターン
書込み制御端子１０からの電圧印加により十分ビット線
の電圧レベルカ喝育定する場合は、必ずしもセンス回路
７を動作させる必要はない。

次にワード線対応の一括比較のシーケンスについて説明
する。まずプリチャージ期間中はプリチャージクロック
Φ、がｒＨＪレヘレベあり、一括比較結果の出力ノード
１７をｒＨＪレベルにプリチャージしている。その後セ
ンス回路７を動作させるタイミングまでは前記書込み動
作と同様に行なう。次にビット線の電圧レベル確定後、
試験パターン書込み端子１３．１４に前記書込み動作の
試験パターンとは反対の電圧レベルを印加する。

なおこの時、試験パターン書込み制御端子１０は「Ｌ」
レベルを保持させておく。その結果、比較動作時に試験
パターン書込み端子１３．１４に印加した試験パターン
の電圧レベルとメモリセルから読み出されてビット線上
に現れた電圧レベルとが一致した場合、すなわちメモリ
セルから読み出されたデータが誤っている場合、比較回
路１５の出力ノード１９がｒＨＪレベルとなり、ＮＯＲ
回路１６の出力ノード１７をｒＨＪレベルから「Ｌ」レ
ベルに変化させる。従って、一括比較結果の出力端子１
８の「Ｌ」レベルから「Ｈ」レベルへの変化を観測する
ことにより、選択ワード線に接続された全メモリセルの
中に不良ビットが存在していることが検出される。これ
を第２図（ｆｌに示す。

第２図（ｆｌにおいて実線のｒＨＪレベルは不良ビット
がある場合を示し、点線のｒＬＪレベルは全ピット良又
は書込み中の場合を示す。

次に、上記試験パターンの電圧レベルとメモリセルから
の読出しデータとが一致する動作の具体例について説明
する。一括書込みにおいて、試験パターン書込み端子１
３からｒＨＪレベルのデータをメモリセル３ａに書き込
んだ場合を例として説明する。この場合、一括比較にお
いては、試験パターン書込み端子１３には「Ｌ」レベル
、試験パターン書込み端子１４にはｒＨＪレベルが印加
され、メモリセル３ａからのデータと比較される。

一括比較においてメモリセル３ａから読み出されたデー
タのレベルが誤ってｒＬＪレベルであった場合、ビット
線ＢＬＩすなわち比較回路１５の上段のトランジスタ１
５ａのゲートはｌｔＪレベルとなり、トランジスタ１５
ａはオフとなる。この場合、ビット線ＢＬＩのレベルは
ダミーセルとセンス回路７の作用により「Ｈ」レベルと
なり、比較回路１５の下段のトランジスタ１５ｂのゲー
トはｒＨＪレヘレベなる。これによりトランジスタ１５
ｂはオンとなり、試験パターン書込み端子１４のレベル
であるｒＨＪレヘレベ出力ノード１９に現れ、ＮＯＲ回
路１６の出力ノード１７を「Ｈ」レベルから「Ｌ」レベ
ルに変化させる。なお、以上の動作は試験パターン書込
み端子１３．１４が書込み時においてｒＨＪレベル、「
Ｌ」レベルの場合について説明したが、試験パターン書
込み端子１３．１４が書込み時において「Ｌ」レベル、
「Ｈ」レベルの場合も同様の動作となる。

以上述べてきたように、第１の実施例の試験方法によれ
ばワード線対応に一括書込みおよび一括比較が行なえる
ため、試験時間を従来の半導体メモリの１／ｎに短縮す
ることができる。ただし、ここでｎはワード線に接続さ
れる一括書込み・一括比較が行なわれるメモリセル数で
あり、通常５００又は１０００以上の大きな値を採る。

第３図は本発明の第２の実施例の構成を示したものであ
る。第３図は、センス回路を挟んで異なったメモリセル
アレイ内のビット線でビット線対を形成するオープンビ
ット線構成を対象に、一括書込みおよび一括比較の単位
がワード線の場合の例である。図中、１′はメモリセル
アレイ、４Ｌ．４Ｌ’、４Ｒ，４Ｒ’はビット線で、４
Ｌと４Ｒ，４Ｌ’と４Ｒ’が各々ビット線対を形成する
。

１６“はワード線対応の一致検出を行なうＮＯＲ回路、
１７′はＮＯＲ回路１６″の出力ノード、２０．２０°
はビット線対応の試験パターン書込み制御ゲート、２１
．２１’はビット線対応の比較回路、２２．２３，２４
．２５は試験パターン書込み線、２６はＮＯＲ回路１６
．１６’の出力情報をもとにワード線対応の一致検出を
行なうＯＲ回路、２７．２８．２９．３０は試験パター
ン書込み端子、３１．３１’は比較回路２１，２１１の
出力ノードである。第３図において第１図と同一部分又
は相当部分には同一符号が付しである。

ここで試験パターン書込み端子２７，２８，２９．３０
は試験時のみ「Ｈ」レベル又は「Ｌ」レベルが印加され
、それ以外の場合はオープン状態になっている。なお、
第１図に示したロウデコーダ５．ワードドライバ６、ワ
ード線駆動クロ・ツクΦ８およびセンス回路駆動クロッ
クΦ３．はこの第２の実施例においても同様に必要であ
るが、第３図では省略している。

第２の実施例による試験は、試験パターンの一括書込み
および一括比較の制御方法が異なる点等を除けば、第１
の実施例と同様である。第２の実施例において、ｒｃＨ
ＥｃＫＥＲＢＯＡＲＤＪの試験パターン一括書込みは、
試験パターン書込み端子２７．２９にｒＨＪレベル又は
ｒＬＪレベル、試験パターン書込み端子２８．３０にｌ
ｔＪレベル又はｒＨＪレベルを印加し、ワード線の順次
選択とともに、これら端子に印加するｒＨＪレベル、「
Ｌ」レベルを順次入れ換えることにより達成される。ｒ
ＭｓｃＡＮＪの試験パターン一括書込みは、試験パター
ン書込み端子２７．２８に「Ｈ」レベル又はｒＬＪレヘ
レベ２９．３０にｒＬＪレヘレベは「Ｈ」レベルを印加
し、これら端子に印加された電圧レベルを固定してワー
ド線を順次選択することにより達成される。

一方、これら試験パターンの一括比較は上記と反対の電
圧レベルを各々の端子に印加し、通常の読出し動作でビ
ット線上に現れる電圧レベルと比較することで行なわれ
る。また、ＮＯＲ回路１６および１６°の出力情報のＯ
Ｒ処理結果を用いて不良ビットの検出を行なっている点
が第１の実施例と異なる。一括比較結果の出力端子１８
はプリチャージ時および一括比較結果として全ピット良
が得られた場合にｒＬＪレベル、一括比較結果として不
良ビットが得られた場合に「Ｈ」レベルとなる。

第２の実施例の試験によれば、メモリセルアレイ内のメ
モリセルの物理的配置が論理アドレス配置と異なる半導
体メモリにおいても、これらの試験パターンを正しく書
き込むことができる。また第１の実施例の場合に述べた
センス回路７に係るランチの解除等はこの第２の実施例
の場合も同様に成り立つ。この第２の実施例の試験によ
れば、ワード線対応に一括書込みおよび一括比較が行な
えるため、試験時間を従来の半導体メモリにおける時間
の１／ｎに短縮することができる。ただし、ここでｎば
ワード線に接続される一括書込みおよび一括比較が行な
われるメモリセル数であり、通常５００又は１０００以
上の大きな値を採る。

第４図は、第３図における試験パターン書込み制御ゲー
ト２０と比較回路２１および試験パターン書込み制御ゲ
ート２０′と比較回路２１°に挾まれた試験パターン書
込み部分および試験パターン書込み端子を含む回路系の
別の構成例を抜粋したものである。この構成の特徴は第
３図の構成に比べ、試験パターン選択端子を新設するこ
とにより試験パターン書込み端子数を半分に減少させた
点にある。図中、３２，３２°、３３，３３“は試験パ
ターン書込み綿、３４．３４’、３５．３５′は試験パ
ターン選択線、３６．３７は試験パターン書込み端子、
３８は試験パターン選択端子、３９は試験パターン選択
ゲートで、ビット線１本おきに設けられる。また第４図
において第３図と同一部分又は相当部分には同一符号が
付しである。

ここで試験パターン書込み端子３６．３７は試験時のみ
ｒＨＪレベル又はｒＬＪレヘレベ印加され、それ以外の
場合はオープン状態になっている。

第４図の構成による試験方法は、試験パターンの一括書
込みおよび一括比較の制御方法が異なる点を除けば、第
２の実施例と同様である。この構成において、ｒｃＨＥ
ｃＫＥＲＢＯＡＲＤＪの試験パターン一括書込みは、試
験パターン書込み端子３６にｒＨＪレベル又は「Ｌ」レ
ベル、試験パターン書込み端子３７に「Ｌ」レベル又は
ｒＨＪレヘレベ試験パターン選択端子３８にｒＨＪレヘ
レベ印加し、ワード線の順次選択とともに、端子３６．
３７に印加するｒＨＪレヘレベ「Ｌ」レベルを順次入れ
換えることにより達成される。［ＭＳＣＡＮＪの試験パ
ターン一括書込みは、試験パターン書込み端子３６にｒ
ＨＪレヘレベはｒＬＪレヘレベ試験パターン書込み端子
３７にｌｔＪレベル又はｒＨＪレベル、試験パターン選
択端子３８にｒＬＪレベルを印加し、これら端子に印加
された電圧レベルを固定してワード線を順次選択するこ
とにより達成される。

一方、これら試験パターンの一括比較は、前記と反対の
電圧レベルを端子３６．３７に印加し、通常の読出し動
作でビット線上に現れる電圧レヘルと比較することで行
なわれる。第４図の構成による試験方法を用いることに
よる試験時間の短縮効果等は第１および第２の実施例と
同様である。

なお、第３図に示したオープンビット線構成において、
センス回路ピンチ内にメモリセルアレイ１１から１への
通過ビット線が配置可能で且つ第１図における試験パタ
ーン書込み制御ゲート８および比較回路１５が配置可能
な場合、メモリセルアレイ１側のＮＯＲ回路１６のみを
設ければよいことは明らかである。また、この構成を採
ることによる試験時間の短縮効果等は第１および第２の
実施例と同様である。

第５図は本発明の第３の実施例の構成を示しており、超
大容量の半導体メモリを対象とした高密度メモリセルア
レイ構成に適用したものである。

このメモリセルアレイ構成の特徴は次の通りである。

■　メモリセル面積の縮小に伴うセンス回路ピンチの減
少を緩和させるために、センス回路をメモリセルアレイ
の両側に分散配置させた。

■　ビット線容量を減少さセるためにビット線を分割し
た。

■　メモリセルが接続せず且つビット線と異なった配Ｂ
層で形成したメインビット線を設け、このメインビット
線と上記ピント線を電気的に接続させた。

第５図は折返し形ビット線構成を基本とし、メモリセル
アレイ１を２つのサブアレイ４０．４０’に分割した構
成例をメインビット線対一部分のみ表わしたものである
。この構成により、センス回路７をメモリセルアレイ１
の左右に配置させることでセンス回路ピンチをメモリセ
ルピッチの４倍にまで拡げることができる。図中、８１
はビット線対対応の試験パターン書込み制御ゲート、１
５゜はビット線対対応の比較回路、１９゛は比較回路１
５′の出力ノード、４１．４１’、４２．４２’はメイ
ンビット線、４３．４４．４５はメインビット線に係る
スイッチ、４６．４７．４８．４９はビット線とメイン
ビット線をつなくスイッチである。また第５図において
第１図、第３図と同一部分又は相当部分には同一符号が
付しである。なお第１図に示したロウデコーダ５．ワー
ドドライバ６、ワード線駆動クロックΦ８およびセンス
回路駆動クロックΦ、Ａはこの第３の実施例においても
同様に必要であるが、第５図では省略している。

第５図の構成による通常のメモリ動作として、図中のワ
ード線２選択時の読出し動作を例として以下に述べる。

まず、ワード線２の選択とほぼ同じタイミングでスイッ
チ４３．４５．４６．４７のみをオンさせる。その結果
、メモリセル３ａの情報がスイッチ４６．４３を経由し
て左側のセンス回路７に伝達され、増幅される。また、
メモリセル３ｂの情報はスイッチ４７．４５を経由して
右側のセンス回路７に伝達され、増幅される。その後、
マルチプレクサおよびデータ出力回路（共に図示せず）
を動作させ、読出し対象のメモリセル情報のみを読み出
す。

次に第３の実施例による試験の一例について説明する。

まず、ワード線対応の試験パターン一括書込みを、対象
となるワード線が図中２の場合を例として以下に説明す
る。ワード線２の選択と共にスイッチ４３，４５，４６
．４７をオンさせる。

メモリセル３ａの情幸Ｒがスイッチ４６，４３、メモリ
セル３ｂの情報がスイッチ４７．４５を経てメインビッ
ト線４１．４１’上に現れた後、左右のセンス回路７を
動作させる。ここでスイッチ４４がオフ状態にあるため
、メモリセル３ａの情報およびメモリセル３ｂの情報が
現れるメインビット線４１および４１′は電気的にしゃ
断されている。センス回路７の動作によりそれぞれのメ
インビット線の電圧レベルが確定した後、試験パターン
書込み端子１３．１４に試験パターンに応じた「Ｈ」レ
ベル又は「Ｌ」レベルを印加する。次に試験パターン書
込み制御端子１０にｒＨＪレベルを印加して、上記試験
パターンに応じた電圧レベルをそれぞれ試験パターン書
込み制御ゲート８゜スイッチ４３．４６および試験パタ
ーン書込み制御ゲート８“、スイッチ４５．４７経由で
ビット線４．４゛上に伝達させる。この時点でワード線
２はｒＨＪレベルを保持しているため、ワード線対応の
試験パターン一括書込みが行なわれる。次に、試験パタ
ーン書込み制御端子１０をｒＬＪレベル、さらに試験パ
ターン書込み端子１３．１４を「Ｈ」レベルにした後、
通常のメモリ動作と同様のタイミングでワード線を非選
択状態にして一連の書込み動作を終了する。このように
して、ワード線を２．２“と順次選択し、試験パターン
書込み端子１３．１４に印加するｒＨＪレベル、「Ｌ」
レベルを順次入れ換えることによりｒＭｓｃＡＮＪの試
験パターンが一括して書き込める。つまり第５図では、
全メモリセル３ａ、３ｂ、３ａ’、３ｂ’にｒＨＪレヘ
レベは「Ｌ」レベルの情報が書き込まれる。またワード
線を２．２゛と順次選択して、試験パターン書込み端子
１３．１４に印加する「Ｈ」レベル、「Ｌ」レベルを固
定することによりｒｃＨＥｃＫＥＲＢＯＡＲＤＪの試験
パターンが一括して書き込める。つまり第５図では、メ
モリセル３ａと３ｂに「Ｈ」レベル又はｒｌｌレベル、
メモリセル３ａ′、３ｂ′に「Ｌ」レベル又はｒＨＪレ
ヘレベ情報が書き込まれる。

また、前記の書込み動作の説明から明らかなように、第
３の実施例の試験によれば、メモリセルアレイ内のメモ
リセルの物理的配置が論理アドレス配置と異なる半導体
メモリにおいても、これらの試験パターンを正しく書き
込むことができる。

なおこの一括書込みを容易にするため、試験パターン書
込み制御端子１０にｒＨＪレヘレベ印加する際、センス
回路７のランチを解除してもよい。

また、試験パターン書込み制御端子１０からの電圧印加
により充分ビット線４．４“の電圧レベルが確定する場
合は必ずしもセンス回路７を動作させる必要はない。

次にワード線対応の一括比較のシーケンスについて説明
する。まず、プリチャージ期間中は一括比較結果の出力
ノード１７，１７”をｒＨＪレベルにプリチャージして
いる。その後センス回路７を動作させるタイミングまで
は前記書込み動作と同様に行なう。次に、メインビット
線の電圧レベル確定後、試験パターン書込み端子１３．
１４に前記書込み動作の試験パターンとは反対の電圧し
ヘルを印加する。その結果、比較動作時に試験パターン
書込み端子１３．１４に印加した試験パターンの電圧レ
ベルとメモリセルから読み出されてメインビット線上に
現れた電圧レベルとが一致した場合、比較回路１５．１
５“の出力ノード１９．１９゛が「Ｈ」レベルとなり、
ＮＯＲ回路１６．１６”の出力ノード１７．１７“をｒ
ＨＪレベルからｒＬＪレベルに変化させる。従って、一
括比較結果の出力端子１８のｒＬＪレベルから「Ｈ」レ
ベルへの変化を観測することにより、選択ワード線に接
続された全メモリセルの中に不良ビットが存在している
ことが検出される。以上述べてきたように、第３の実施
例の試験によればワード線対応に一括書込みおよび一括
比較が行なえるため、試験時間を従来の半導体メモリの
１　／　ｎに短縮することができる。ただし、ここでｎ
はワード線に接続される一括書込み・一括比較が行なわ
れるメモリセル数であり、通常５００又は１０００以上
の大きな値を採る。

なお、第５図における試験パターン書込み制御ゲート８
．比較回路１５．ＮＯＲ回路１６等をセンス回路対応に
設けず、いずれか一方のセンス回路側にのみ設け、さら
にＯＲ回路２６を介さずに出力ノード１７を直接一括比
較結果の出力端子１８と接続する構成も同様に本発明の
範晴に属する。

この場合、ワード線に接続するメモリセルの半分が一括
書込みおよび一括比較の対象となるため、試験時間は従
来の半導体メモリの２／ｎに短縮する。ただし、ここで
ｎはワード線に接続される一括書込み・一括比較が行な
われるメモリセル数である。

また本発明は第５図におけるセンス回路７の配置に限定
されない。従って例えば、センス回路７をサブアレイ４
０．４０’対応に設けた構成も本発明の範陰に属する。

さらに本発明は第５図におけるメインビット線とピッｌ
−＆１の接続関係にも限定されない。従って例えば、試
験パターン書込み制御ゲート８等を一方のセンス回路側
にのみ設けた前記メモリセルアレイ構成では、第５図中
のメインビット線に係るスイッチ４３．４４．４５が不
要となるが、本発明はそのようなメモリセルアレイ構成
に関しても有効である。

さらに本発明は第５図で示したような折返し形ビット線
構成を基本とした高密度メモリセルアレイ構成にも限定
されない。例えばオープンビット線構成を基本とした高
密度メモリセルアレイ構成への適用例を第６図に示す。

第６図では第５図と同様に、メモリセルアレイ１を２つ
のサブアレイ４０．４０’に分割した構成例をメインビ
ット線対一部分のみ表わしている。また図面を簡略化す
るため、各種スイッチはトランジスタの代わりにバース
イッチで表わしている。図中、５０．５０’、５１．５
１’、５３．５３’、５４．５４″はビット線とメイン
ピント線をつなぐスイッチ、５２．５２“はメインビッ
ト線に係るスイッチである。また第６図において第１図
、第３図、第５図と同一部分又は相当部分には同一符号
が付しである。なお第１図に示した口うデコーダ５．ワ
ードドライバ６、ワード線駆動クロックΦいおよびセン
ス回路駆動クロックΦ、Ａはこの実施例においても同様
に必要であるが、第６図では省略している。

第６図の構成による試験方法を前記第３の実施例（第５
図）に準じて説明すると以下の通りとなる。まず、ワー
ド線対応の試験パターン一括書込みを、対象となるワー
ド線が図中２の場合を例に説明する。ワード線２の選択
と共にスイッチ５０．５１゛をオンさせる。メモリセル
３ａの情報がスイッチ５０、メモリセル３ｂの情報がス
イッチ５１′を経てメインビット線４１．４２’上に現
れた後、左右のセンス回路７を動作させる。ここでスイ
ッチ５２．５２’がオフ状態にあるため、メインビット
線４１と４１′および４２と４２′は電気的にしゃ断さ
れている。センス回路７の動作によりそれぞれのメイン
ビット線の電圧レベルが確定した後、試験パターン書込
み端子２７．２８．２９．３０に試験パターンに応じた
ｒＨＪレベル又はｒＬＪレベルを印加する。次に、試験
パターン書込み制御端子１０にｒＨＪレヘレベ印加して
、前記試験パターンに応した電圧レベルをそれぞれ試験
パターン書込み制御ゲート８．スイッチ５０および試験
パターン書込み制御ゲート８“、スイッチ５１゛経由で
ビット線４，４゛上に伝達させる。この時点でワード線
２はｒＨＪレヘレベ保持しているため、ワード線対応の
試験パターン一括書込みが行なわれる。次に、試験パタ
ーン書込み制御端子１０をｒＬＪレベル、さらに試験パ
ターン書込み端子２７〜３０をすべて「Ｈ」レベルにし
た後、通常のメモリ動作と同様のタイミングでワード線
を非選択状態にして一連の書込み動作を完了する。この
ようにして、試験パターン書込み端子２７．３０にｒＨ
Ｊレベル又は「Ｌ」レベル、２８．２９に「Ｌ」レベル
又は「Ｈ」レベルを印加し、ワード線の順次選択と共に
これら端子に印加する「Ｈ」レベル、「Ｌ」レベルを順
次入れ換えることによりｒｃＨＥｃＫＥＲＢＯＡＲＤ」
の試験パターンが一括して書き込める。また、試験パタ
ーン書込み端子２７．２９にｒＨＪレベル又はｒＬＪレ
ヘレベ２８．３０にｒＬＪレヘレベはｒＨＪレベルを印
加し、これら端子に印加された電圧レベルを固定してワ
ード線を順次選択することによりｒＭｓｃＡＮＪの試験
パターンが一括して書き込める。また前記の説明から明
らかなように、第６図の実施例の試験によれば、メモリ
セルアレイ内のメモリセルの物理的配置が論理アドレス
配置と異なる半導体メモリにおいても、これらの試験パ
ターンを正しく書き込むことができる。なおこの一括書
込みを容易にするため、試験パターン書込み制御端子１
０にｒＨＪレベルを印加する際、センス回路７のランチ
を解除してもよい。また、試験パターン書込み制御端子
１０からの電圧印加により充分ビット線４，４′の電圧
レベルが確定する場合は必ずしもセンス回路７を動作さ
せる必要はない。

次にワード線対応の一括比較のシーケンスについて説明
する。まず、センス回路７を動作させるタイミングまで
は前記書込み動作と同様に行なう。

次に、メインビット線の電圧レベル確定後、試験パター
ン書込み端子２７〜３０に前記書込み動作の試験パター
ンとは反対の電圧レベルを印加する。

その結果、上記印加された反対の電圧レベルと通常の読
出し動作でメインビット線上に現れた電圧レベルとが一
致した場合、比較回路１５．１５“の出力ノード１９，
１９’が「Ｈ」レベルとなり、ＮＯＲ回路１６．１６’
の出力ノード１７，１７’をｒＨＪレベルからｌｔＪレ
ベルに変化させる。

従って、一括比較結果の出力端子１８のｒＬＪレベルか
ら「Ｈ」レベルへの変化を観測することにより、選択ワ
ード線に制御された全メモリセルの中に不良ビットが存
在していることが検出される。

以上述べてきたように、第６図に示す実施例の試験によ
ればワード線対応に一括書込みおよび一括比較が行なえ
るため、試験時間を従来の半導体メモリの１　／　ｎに
短縮することができる。ただし、ここでｎはワード線に
接続される一括書込み・一括比較が行なわれるメモリセ
ル数であり、通常５００又は１０００以上の大きな値を
採る。

なお、第６図における試験パターン書込み制御ゲート８
．比較回路１５．ＮＯＲ回路１６．試験パターン書込み
線２２および２３．試験パターン書込み端子２７および
２８等をいずれか一方のセンス回路側にのみ設け、さら
にＯＲ回路２６を介さずに出力ノード１７を直接一括比
較結果の出力端子１８と接続する構成も同様に本発明の
範祷に属する。この場合、ワード線に接続するメモリセ
ルの半分が一括書込みおよび一括比較の対象となるため
、試験時間は従来の半導体メモリの２　／　ｎに短縮す
る。ただし、ここでｎはワード線に接続される一括書込
み・一括比較が行なわれるメモリセル数である。

また本発明は第６図におけるメインビット線とビット線
の接続関係にも限定されない。従って例えば、ビット線
の両端に設けられたスイッチのいずれか一組のみを用い
てメインビット線と電気的に接続させたメモリセルアレ
イ構成に関しても本発明は有効である。

第７図は、第１図、第５図、第６図における比較回路１
５とビット線４．４“又はメインビットｖＡ４１，４２
の接続関係を変えた別の回路構成例である。この構成の
特徴は、比較回路１５内のトランジスタのゲートに対し
てビット線４，４“又はメインビット線４１．４２を交
差接続させた点である。この構成をとることにより、ワ
ード線対応の一括比較時に、書込み動作時の試験パター
ンと同一の（反転情報でない）電圧レベルを試験パター
ン書込み端子に印加することができる。従って、試験時
に一括書込み動作と一括比較動作を意識することなく所
望の試験パターンが印加できるという利点がある。また
さらに、第１図、第３図、第５図、第６図、第７図にお
ける試験パターン書込み制御ゲート８．８’、２０．２
０′、試験パターン書込み制御線９、試験パターン書込
み制御端子１０、試験パターン書込み線１１．１２゜２
２．２３，２４．２５および試験パターン書込み端子１
３．１４．２７〜３０は図中の構成に限定されない。従
って例えば、第１図における試験パターン書込み線１１
．１２を１本に、試験パターン書込み端子１３．１４を
１個にまとめ、代わりに試験パターン書込み制御線９を
２本に、試験パターン書込み制御端子１０を２個にし、
かつ試験パターン書込み制御ゲート８．８“内の２個の
トランジスタをこの２本の試験パターン書込み制御線９
で別個に制御してもよい。

なお本発明の実施例はすべてワード線対応の一括書込み
および一括比較の方法について採り上げたが、例えば複
数のワード線をまとめて多重選択することにより、数回
の書込み動作でメモリセルアレイ内の全メモリセルに試
験パターンを書き込むことも可能である。従って本発明
は一括書込みおよび一括比較の単位がワード線対応には
限定されない。単数または複数のワード線単位あるいは
ワード線の一部単位でもよい。また本発明は半導体メモ
リとしてダイナミックＲＡＭに限定されることなく、ス
タティックＲＡＭ、ＲＯＭ等へも全く同様に適用できる
ことは言うまでもない。

〔発明の効果〕

以上説明したように本発明は、選択されたワード線に接
続された複数個のメモリセルに一括して外部端子から１
０」又は「１」の試験情報を書き込み、上記選択された
ワード線に接続された複数個のメモリセルに書き込まれ
た試験情報と上記選択されたワード線に接続された複数
個のメモリセルに外部端子から印加された「０」又は「
１」の期待値情報との比較を一括して行なうことにより
、書込み・比較の時間を大幅に短縮することができるの
で、試験時間の大幅な短縮が可能な半導体メモリを実現
できる効果がある。

また、複数のワード線を多重選択させることにすれば、
１回又は数回の書込み動作で特定の試験パターンを全メ
モリセルに書き込むことができるので、上記と同様の効
果を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す構成図、第２図は
試験時におけるタイミングを示すタイミング図、第３図
は本発明の第２の実施例を示す構成図、第４図はその変
形例を示す構成図、第５図は本発明の第３の実施例を示
す構成図、第６図はその変形例を示す構成図、第７図は
第１図、第５図、第６図における比較回路とビット線又
はメインビット線の接続関係を変えた別の回路構成例を
示す構成図である。１．１′・・・メモリセルアレイ、２．２′・・・ワー
ド線、３ａ、３ｂ、３ａ’、３ｂ’・・・メモリセル、
４．４“・・・ビット線、５・・・ロウデコーダ、６・
・・ワードドライバ、７・・・センス回路、８・・・試
験パターン書込み制御ゲート、９・・・試験パターン書
込み制御線、１０・・・試験パターン書込み制御端子、
１１．１２・・・試験パターン書込み線、１３．１４・
・・試験パターン書込み端子、１５・・・比較回路、１
５ａ、１５ｂ・・・トランジスタ、１６・・・ＮＯＲ回
路、１７．１９・・・出力ノード、１８・・・出力端子
。

Claims

【特許請求の範囲】

（１）情報を記憶する複数個のメモリセルをマトリクス
状に配置し、前記複数個のメモリセルの情報のやりとり
を行なう複数本のビット線と前記複数個のメモリセルを
選択する複数本のワード線とを有する半導体メモリにお
いて、選択されたワード線に接続された複数個の前記メ
モリセルに一括して外部端子から「０」又は「１」の試
験情報を書き込む一括書込手段と、前記選択されたワー
ド線に接続された複数個の前記メモリセルに書き込まれ
た試験情報と前記選択されたワード線に接続された複数
個の前記メモリセルに外部端子から印加された「０」又
は「１」の期待値情報との比較を一括して行なう一括比
較手段とを有することを特徴とする半導体メモリ。
（２）期待値情報は、試験情報またはその反転情報であ
ることを特徴とする特許請求の範囲第１項記載の半導体
メモリ。