JPS63102094A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS63102094A JPS63102094A JP61247641A JP24764186A JPS63102094A JP S63102094 A JPS63102094 A JP S63102094A JP 61247641 A JP61247641 A JP 61247641A JP 24764186 A JP24764186 A JP 24764186A JP S63102094 A JPS63102094 A JP S63102094A
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Landscapes
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関するものであり、特に、試験
時間の大幅な短縮が可能な半導体メモリに関するもので
ある。
時間の大幅な短縮が可能な半導体メモリに関するもので
ある。
従来のこの種の半導体メモリは、試験時に複数個のメモ
リセルに一括して情報を書き込む手段と、試験時に入力
する期待値情報と前記複数個のメモリセルからの読出し
情報を一括して比較する手段とを有していなかった。従
って、従来のこの種の半導体メモリの試験では、メモリ
セルアレイ内の各メモリセルに対して情報の書込みと読
出しを行ない、読み出された情報と期待値情報の一致検
出に係る比較をメモリテスタ側で行なっていた。このこ
とは、例えば[熊野谷正樹著、マルチビットテストモー
ド付90ナノ秒1メガビットDRAM、アイ・イー・イ
ー・イー、固体回路国際会議、240〜241頁、 1
985年J (19851EEE、Internati
onal Solid5tate C4rcuits
Conference、pp、240〜241.A
90nsIMbit DRAM with mu
lti bit test mode、KUMA
NO−YA)に記載されている。
リセルに一括して情報を書き込む手段と、試験時に入力
する期待値情報と前記複数個のメモリセルからの読出し
情報を一括して比較する手段とを有していなかった。従
って、従来のこの種の半導体メモリの試験では、メモリ
セルアレイ内の各メモリセルに対して情報の書込みと読
出しを行ない、読み出された情報と期待値情報の一致検
出に係る比較をメモリテスタ側で行なっていた。このこ
とは、例えば[熊野谷正樹著、マルチビットテストモー
ド付90ナノ秒1メガビットDRAM、アイ・イー・イ
ー・イー、固体回路国際会議、240〜241頁、 1
985年J (19851EEE、Internati
onal Solid5tate C4rcuits
Conference、pp、240〜241.A
90nsIMbit DRAM with mu
lti bit test mode、KUMA
NO−YA)に記載されている。
また、従来の半導体メモリにおいては、試験は各メモリ
セル毎の比較動作で行なわれるため、半導体メモリの大
容量化による試験時間の著しい増加を伴うことになる。
セル毎の比較動作で行なわれるため、半導体メモリの大
容量化による試験時間の著しい増加を伴うことになる。
例えば、最も簡単な試験パターンのひとつであるrMS
CANJや隣接間干渉障害の検出に有効なrCHECK
ERBOARD」を用いてサイクル時間300nsで試
験を行なった場合、メモリ容量が256kb (キロビ
ット)の半導体メモリの試験時間は各々0.3秒で済む
。
CANJや隣接間干渉障害の検出に有効なrCHECK
ERBOARD」を用いてサイクル時間300nsで試
験を行なった場合、メモリ容量が256kb (キロビ
ット)の半導体メモリの試験時間は各々0.3秒で済む
。
しかし、メモリ容量が16Mb(メガビット)に増大す
ると、その試験時間は各々20秒にも達する。これら試
験時間の増加は半導体メモリのコスト増加を引き起こし
、ひいては量産化を阻害させるという問題を有していた
。
ると、その試験時間は各々20秒にも達する。これら試
験時間の増加は半導体メモリのコスト増加を引き起こし
、ひいては量産化を阻害させるという問題を有していた
。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、半導体メモリが大容量化しても
、試験時間の増加を伴わず、コスト増加とならず、従っ
て量産化を阻害させない半導体メモリを得ることにある
。
の目的とするところは、半導体メモリが大容量化しても
、試験時間の増加を伴わず、コスト増加とならず、従っ
て量産化を阻害させない半導体メモリを得ることにある
。
このような目的を達成するために本発明は、情報を記憶
する複数個のメモリセルをマトリクス状に配置し、前記
複数個のメモリセルの情報のやりとりを行なう複数本の
ビット線と前記複数個のメモリセルを選択する複数本の
ワード線とを有する半導体メモリにおいて、選択された
ワード線に接続された複数個のメモリセルに一括して外
部端子から「0」又は「1」の試験情報を書き込む一括
書込手段と、前記選択されたワード線に接続された複数
個のメモリセルに書き込まれた試験情報と前記選択され
たワード線に接続された複数個のメモリセルに外部端子
から印加された「0」又は「1」の期待値情報との比較
を一括して行なう一括比較手段とを有するようにしたも
のである。
する複数個のメモリセルをマトリクス状に配置し、前記
複数個のメモリセルの情報のやりとりを行なう複数本の
ビット線と前記複数個のメモリセルを選択する複数本の
ワード線とを有する半導体メモリにおいて、選択された
ワード線に接続された複数個のメモリセルに一括して外
部端子から「0」又は「1」の試験情報を書き込む一括
書込手段と、前記選択されたワード線に接続された複数
個のメモリセルに書き込まれた試験情報と前記選択され
たワード線に接続された複数個のメモリセルに外部端子
から印加された「0」又は「1」の期待値情報との比較
を一括して行なう一括比較手段とを有するようにしたも
のである。
本発明においては、半導体メモリ試験時、特定の数種類
の試験パターンに関してワード線対応又はワード線の一
部対応の一括書込みおよび一括比較を行なうことができ
る。
の試験パターンに関してワード線対応又はワード線の一
部対応の一括書込みおよび一括比較を行なうことができ
る。
第1図は本発明の第1の実施例の構成を示したものであ
る。第1図は、同一メモリセルアレイ内のビット線対が
センス回路に接続する折返し形ビット線構成を対象に、
一括書込みおよび一括比較の単位がワード線の場合の例
である。図中、1はメモリセルアレイ、2.21はワー
ド線、3a。
る。第1図は、同一メモリセルアレイ内のビット線対が
センス回路に接続する折返し形ビット線構成を対象に、
一括書込みおよび一括比較の単位がワード線の場合の例
である。図中、1はメモリセルアレイ、2.21はワー
ド線、3a。
3b、3a’、3b’はメモリセルで、例えばワード線
2に接続された全メモリセルを簡略化して2個で表わし
ている。4,4′はビット綿で、同様に簡略化して2対
で表わしている。なおここで、BLIとπLl、BL2
とBL2が各々ビット線対を形成し、ダミーセル(図示
せず)とセンス回路7の作用により、BLIとBLゴに
は反対の情報が住しる。また、5はロウデコーダ、6は
ワードドライバ、7はセンス回路、8はビット線対応の
試験パターン書込み制御ゲート、9は試験パターン書込
み制御線、10は試験パターン書込み制御端子、11.
12は試験パターン書込み線、13.14は試験パター
ン書込み端子で、試験パターン書込み線11.12に互
いに反転した試験パターンが印加される。さらに、I5
はビット線対対応の比較回路、16は複数個の比較回路
15の出力情報をもとにワード線対応の一致検出を行な
うNOR回路、17はNOR回路16の出力ノード、1
8は一括比較結果の出力端子、19は比較回路15の出
力ノードである。
2に接続された全メモリセルを簡略化して2個で表わし
ている。4,4′はビット綿で、同様に簡略化して2対
で表わしている。なおここで、BLIとπLl、BL2
とBL2が各々ビット線対を形成し、ダミーセル(図示
せず)とセンス回路7の作用により、BLIとBLゴに
は反対の情報が住しる。また、5はロウデコーダ、6は
ワードドライバ、7はセンス回路、8はビット線対応の
試験パターン書込み制御ゲート、9は試験パターン書込
み制御線、10は試験パターン書込み制御端子、11.
12は試験パターン書込み線、13.14は試験パター
ン書込み端子で、試験パターン書込み線11.12に互
いに反転した試験パターンが印加される。さらに、I5
はビット線対対応の比較回路、16は複数個の比較回路
15の出力情報をもとにワード線対応の一致検出を行な
うNOR回路、17はNOR回路16の出力ノード、1
8は一括比較結果の出力端子、19は比較回路15の出
力ノードである。
このような構成において、試験パターン書込み制御ゲー
ト8、試験パターン書込み制御線9、試験パターン書込
み制御端子IO1試験パターン書込み線11,12、試
験パターン書込み端子13.14等は一括書込手段を構
成し、試験パターン書込み制御線9、試験パターン書込
み制御端子10、試験パターン書込み線11,12、試
験パターン書込み端子13.14、比較回路15、NO
R回路16、出力端子18等は一括比較手段を構成する
。
ト8、試験パターン書込み制御線9、試験パターン書込
み制御端子IO1試験パターン書込み線11,12、試
験パターン書込み端子13.14等は一括書込手段を構
成し、試験パターン書込み制御線9、試験パターン書込
み制御端子10、試験パターン書込み線11,12、試
験パターン書込み端子13.14、比較回路15、NO
R回路16、出力端子18等は一括比較手段を構成する
。
ここで、試験パターン書込み制御端子10は、試験パタ
ーン書込み時のみrHJレベルが印加され、それ以外の
場合はrLJレベルになっている。
ーン書込み時のみrHJレベルが印加され、それ以外の
場合はrLJレベルになっている。
試験パターン書込み端子13.14は、試験時のみ「H
」レベル又は「L」レベルが印加され、それ以外の場合
はオープン状態になっている。図中、抵抗を介しての電
源電圧V ((の供給は、このオープン状態で試験パタ
ーン書込み線11.12を共にltjレベルにするため
のものである。一括比較結果の出力端子18は、プリチ
ャージ時および一括比較結果として全ピット良が得られ
た場合にrLJレベル、一括比較結果として不良ビット
が得られた場合にrHJレベルとなる。またワードトラ
イハロに印加されるΦヮはワード線駆動クロック、セン
ス回路7に印加されるΦ、Aはセンス回路駆動クロック
、NOR回路16内のΦ、はプリチャージクロックであ
る。
」レベル又は「L」レベルが印加され、それ以外の場合
はオープン状態になっている。図中、抵抗を介しての電
源電圧V ((の供給は、このオープン状態で試験パタ
ーン書込み線11.12を共にltjレベルにするため
のものである。一括比較結果の出力端子18は、プリチ
ャージ時および一括比較結果として全ピット良が得られ
た場合にrLJレベル、一括比較結果として不良ビット
が得られた場合にrHJレベルとなる。またワードトラ
イハロに印加されるΦヮはワード線駆動クロック、セン
ス回路7に印加されるΦ、Aはセンス回路駆動クロック
、NOR回路16内のΦ、はプリチャージクロックであ
る。
次に第1の実施例による試験の一例を第2図に示すタイ
ミング図を用いて説明する。まずワード線対応の試験パ
ターン一括書込みは以下の通りに行なう。第2図(a)
に示すプリチャージクロックΦ。
ミング図を用いて説明する。まずワード線対応の試験パ
ターン一括書込みは以下の通りに行なう。第2図(a)
に示すプリチャージクロックΦ。
をrLJレベルとし、ロウデコーダ5を動作させて唯一
のワード線2を選択する。次に第2図(blに示すワー
ド線駆動クロックΦ、をII−IJレレベとし、ワード
ドライハロを動作させて選択されたワード線2をrHJ
レベルに立ち上げる。ワード線2につながる全メモリセ
ルの情報がビット線上に現れた後、第2図(C)に示す
センス回路駆動クロックΦ、AをrHJレヘレベしてセ
ンス回路7を動作させる。センス回路7の動作によりビ
ット線の電圧レベルが確定した後、第2図(dlに示す
ように、試験パターン書込み端子13.14に試験パタ
ーンに応じたrHJレヘレベは「L」レベルを印加する
。次に第2図telに示すように、試験パターン書込み
制御端子10に「H」レベルを印加して、上記試験パタ
ーンに応じた電圧レベルをビット線上に伝達させる。こ
の時点でワード線2はrHJレヘレベ保持しており、ワ
ード線対応の試験パターン一括書込みが行なわれる。次
に試験パターン書込み制御端子10を「L」レベル、さ
らに試験パターン書込み端子13.14をrHJレベル
にした後、通常のメモリ動作と同様なタイミングでワー
ド線駆動クロックΦ1.センス回路駆動クロックΦ、A
を「LJレベルとして一連の書込み動作を終了する。
のワード線2を選択する。次に第2図(blに示すワー
ド線駆動クロックΦ、をII−IJレレベとし、ワード
ドライハロを動作させて選択されたワード線2をrHJ
レベルに立ち上げる。ワード線2につながる全メモリセ
ルの情報がビット線上に現れた後、第2図(C)に示す
センス回路駆動クロックΦ、AをrHJレヘレベしてセ
ンス回路7を動作させる。センス回路7の動作によりビ
ット線の電圧レベルが確定した後、第2図(dlに示す
ように、試験パターン書込み端子13.14に試験パタ
ーンに応じたrHJレヘレベは「L」レベルを印加する
。次に第2図telに示すように、試験パターン書込み
制御端子10に「H」レベルを印加して、上記試験パタ
ーンに応じた電圧レベルをビット線上に伝達させる。こ
の時点でワード線2はrHJレヘレベ保持しており、ワ
ード線対応の試験パターン一括書込みが行なわれる。次
に試験パターン書込み制御端子10を「L」レベル、さ
らに試験パターン書込み端子13.14をrHJレベル
にした後、通常のメモリ動作と同様なタイミングでワー
ド線駆動クロックΦ1.センス回路駆動クロックΦ、A
を「LJレベルとして一連の書込み動作を終了する。
このようにして、ワード線を2.2“と順次選択し、試
験パターン書込み端子13.14に印加する「H」レベ
ル、「L」レベルを順次入れ換えることにより、rMs
cANJの試験パターンが一括して書き込める。つまり
第1図では、全メモリセル3a、3b、3a’、3b’
に「H」レベル又はrLJレベルの情報が書き込まれる
。またワード線を2.2°と順次選択して、試験パター
ン書込み端子13.14に印加するrHJレヘレベ「L
」レベルを固定することにより、rCHECKERBO
ARDJの試験パターンが一括して書き込める。つまり
第1図では、メモリセル3a、3bにrHJレベル又は
rLJレベル、メモリセル3a1.3b+に「L」レベ
ル又はrHJレベルの情報が書き込まれる。
験パターン書込み端子13.14に印加する「H」レベ
ル、「L」レベルを順次入れ換えることにより、rMs
cANJの試験パターンが一括して書き込める。つまり
第1図では、全メモリセル3a、3b、3a’、3b’
に「H」レベル又はrLJレベルの情報が書き込まれる
。またワード線を2.2°と順次選択して、試験パター
ン書込み端子13.14に印加するrHJレヘレベ「L
」レベルを固定することにより、rCHECKERBO
ARDJの試験パターンが一括して書き込める。つまり
第1図では、メモリセル3a、3bにrHJレベル又は
rLJレベル、メモリセル3a1.3b+に「L」レベ
ル又はrHJレベルの情報が書き込まれる。
また、上記の書込み動作の説明から明らかなように、第
1の実施例の試験によれば、メモリセルアレイ内のメモ
リセルの物理的配置が論理アドレス配置と異なる半導体
メモリにおいでも、これらの試験パターンを正しく書き
込むことができる。
1の実施例の試験によれば、メモリセルアレイ内のメモ
リセルの物理的配置が論理アドレス配置と異なる半導体
メモリにおいでも、これらの試験パターンを正しく書き
込むことができる。
なおこの一括書込みを容易にするため、試験パターン書
込み制御端子10にrHJレベルを印加する際、センス
回路駆動クロックΦ5Aを一時rLJレベルとし、セン
ス回路7のランチを解除してもよい。また試験パターン
書込み制御端子10からの電圧印加により十分ビット線
の電圧レベルカ喝育定する場合は、必ずしもセンス回路
7を動作させる必要はない。
込み制御端子10にrHJレベルを印加する際、センス
回路駆動クロックΦ5Aを一時rLJレベルとし、セン
ス回路7のランチを解除してもよい。また試験パターン
書込み制御端子10からの電圧印加により十分ビット線
の電圧レベルカ喝育定する場合は、必ずしもセンス回路
7を動作させる必要はない。
次にワード線対応の一括比較のシーケンスについて説明
する。まずプリチャージ期間中はプリチャージクロック
Φ、がrHJレヘレベあり、一括比較結果の出力ノード
17をrHJレベルにプリチャージしている。その後セ
ンス回路7を動作させるタイミングまでは前記書込み動
作と同様に行なう。次にビット線の電圧レベル確定後、
試験パターン書込み端子13.14に前記書込み動作の
試験パターンとは反対の電圧レベルを印加する。
する。まずプリチャージ期間中はプリチャージクロック
Φ、がrHJレヘレベあり、一括比較結果の出力ノード
17をrHJレベルにプリチャージしている。その後セ
ンス回路7を動作させるタイミングまでは前記書込み動
作と同様に行なう。次にビット線の電圧レベル確定後、
試験パターン書込み端子13.14に前記書込み動作の
試験パターンとは反対の電圧レベルを印加する。
なおこの時、試験パターン書込み制御端子10は「L」
レベルを保持させておく。その結果、比較動作時に試験
パターン書込み端子13.14に印加した試験パターン
の電圧レベルとメモリセルから読み出されてビット線上
に現れた電圧レベルとが一致した場合、すなわちメモリ
セルから読み出されたデータが誤っている場合、比較回
路15の出力ノード19がrHJレベルとなり、NOR
回路16の出力ノード17をrHJレベルから「L」レ
ベルに変化させる。従って、一括比較結果の出力端子1
8の「L」レベルから「H」レベルへの変化を観測する
ことにより、選択ワード線に接続された全メモリセルの
中に不良ビットが存在していることが検出される。これ
を第2図(flに示す。
レベルを保持させておく。その結果、比較動作時に試験
パターン書込み端子13.14に印加した試験パターン
の電圧レベルとメモリセルから読み出されてビット線上
に現れた電圧レベルとが一致した場合、すなわちメモリ
セルから読み出されたデータが誤っている場合、比較回
路15の出力ノード19がrHJレベルとなり、NOR
回路16の出力ノード17をrHJレベルから「L」レ
ベルに変化させる。従って、一括比較結果の出力端子1
8の「L」レベルから「H」レベルへの変化を観測する
ことにより、選択ワード線に接続された全メモリセルの
中に不良ビットが存在していることが検出される。これ
を第2図(flに示す。
第2図(flにおいて実線のrHJレベルは不良ビット
がある場合を示し、点線のrLJレベルは全ピット良又
は書込み中の場合を示す。
がある場合を示し、点線のrLJレベルは全ピット良又
は書込み中の場合を示す。
次に、上記試験パターンの電圧レベルとメモリセルから
の読出しデータとが一致する動作の具体例について説明
する。一括書込みにおいて、試験パターン書込み端子1
3からrHJレベルのデータをメモリセル3aに書き込
んだ場合を例として説明する。この場合、一括比較にお
いては、試験パターン書込み端子13には「L」レベル
、試験パターン書込み端子14にはrHJレベルが印加
され、メモリセル3aからのデータと比較される。
の読出しデータとが一致する動作の具体例について説明
する。一括書込みにおいて、試験パターン書込み端子1
3からrHJレベルのデータをメモリセル3aに書き込
んだ場合を例として説明する。この場合、一括比較にお
いては、試験パターン書込み端子13には「L」レベル
、試験パターン書込み端子14にはrHJレベルが印加
され、メモリセル3aからのデータと比較される。
一括比較においてメモリセル3aから読み出されたデー
タのレベルが誤ってrLJレベルであった場合、ビット
線BLIすなわち比較回路15の上段のトランジスタ1
5aのゲートはltJレベルとなり、トランジスタ15
aはオフとなる。この場合、ビット線BLIのレベルは
ダミーセルとセンス回路7の作用により「H」レベルと
なり、比較回路15の下段のトランジスタ15bのゲー
トはrHJレヘレベなる。これによりトランジスタ15
bはオンとなり、試験パターン書込み端子14のレベル
であるrHJレヘレベ出力ノード19に現れ、NOR回
路16の出力ノード17を「H」レベルから「L」レベ
ルに変化させる。なお、以上の動作は試験パターン書込
み端子13.14が書込み時においてrHJレベル、「
L」レベルの場合について説明したが、試験パターン書
込み端子13.14が書込み時において「L」レベル、
「H」レベルの場合も同様の動作となる。
タのレベルが誤ってrLJレベルであった場合、ビット
線BLIすなわち比較回路15の上段のトランジスタ1
5aのゲートはltJレベルとなり、トランジスタ15
aはオフとなる。この場合、ビット線BLIのレベルは
ダミーセルとセンス回路7の作用により「H」レベルと
なり、比較回路15の下段のトランジスタ15bのゲー
トはrHJレヘレベなる。これによりトランジスタ15
bはオンとなり、試験パターン書込み端子14のレベル
であるrHJレヘレベ出力ノード19に現れ、NOR回
路16の出力ノード17を「H」レベルから「L」レベ
ルに変化させる。なお、以上の動作は試験パターン書込
み端子13.14が書込み時においてrHJレベル、「
L」レベルの場合について説明したが、試験パターン書
込み端子13.14が書込み時において「L」レベル、
「H」レベルの場合も同様の動作となる。
以上述べてきたように、第1の実施例の試験方法によれ
ばワード線対応に一括書込みおよび一括比較が行なえる
ため、試験時間を従来の半導体メモリの1/nに短縮す
ることができる。ただし、ここでnはワード線に接続さ
れる一括書込み・一括比較が行なわれるメモリセル数で
あり、通常500又は1000以上の大きな値を採る。
ばワード線対応に一括書込みおよび一括比較が行なえる
ため、試験時間を従来の半導体メモリの1/nに短縮す
ることができる。ただし、ここでnはワード線に接続さ
れる一括書込み・一括比較が行なわれるメモリセル数で
あり、通常500又は1000以上の大きな値を採る。
第3図は本発明の第2の実施例の構成を示したものであ
る。第3図は、センス回路を挟んで異なったメモリセル
アレイ内のビット線でビット線対を形成するオープンビ
ット線構成を対象に、一括書込みおよび一括比較の単位
がワード線の場合の例である。図中、1′はメモリセル
アレイ、4L.4L’、4R,4R’はビット線で、4
Lと4R,4L’と4R’が各々ビット線対を形成する
。
る。第3図は、センス回路を挟んで異なったメモリセル
アレイ内のビット線でビット線対を形成するオープンビ
ット線構成を対象に、一括書込みおよび一括比較の単位
がワード線の場合の例である。図中、1′はメモリセル
アレイ、4L.4L’、4R,4R’はビット線で、4
Lと4R,4L’と4R’が各々ビット線対を形成する
。
16“はワード線対応の一致検出を行なうNOR回路、
17′はNOR回路16″の出力ノード、20.20°
はビット線対応の試験パターン書込み制御ゲート、21
.21’はビット線対応の比較回路、22.23,24
.25は試験パターン書込み線、26はNOR回路16
.16’の出力情報をもとにワード線対応の一致検出を
行なうOR回路、27.28.29.30は試験パター
ン書込み端子、31.31’は比較回路21,211の
出力ノードである。第3図において第1図と同一部分又
は相当部分には同一符号が付しである。
17′はNOR回路16″の出力ノード、20.20°
はビット線対応の試験パターン書込み制御ゲート、21
.21’はビット線対応の比較回路、22.23,24
.25は試験パターン書込み線、26はNOR回路16
.16’の出力情報をもとにワード線対応の一致検出を
行なうOR回路、27.28.29.30は試験パター
ン書込み端子、31.31’は比較回路21,211の
出力ノードである。第3図において第1図と同一部分又
は相当部分には同一符号が付しである。
ここで試験パターン書込み端子27,28,29.30
は試験時のみ「H」レベル又は「L」レベルが印加され
、それ以外の場合はオープン状態になっている。なお、
第1図に示したロウデコーダ5.ワードドライバ6、ワ
ード線駆動クロ・ツクΦ8およびセンス回路駆動クロッ
クΦ3.はこの第2の実施例においても同様に必要であ
るが、第3図では省略している。
は試験時のみ「H」レベル又は「L」レベルが印加され
、それ以外の場合はオープン状態になっている。なお、
第1図に示したロウデコーダ5.ワードドライバ6、ワ
ード線駆動クロ・ツクΦ8およびセンス回路駆動クロッ
クΦ3.はこの第2の実施例においても同様に必要であ
るが、第3図では省略している。
第2の実施例による試験は、試験パターンの一括書込み
および一括比較の制御方法が異なる点等を除けば、第1
の実施例と同様である。第2の実施例において、rcH
EcKERBOARDJの試験パターン一括書込みは、
試験パターン書込み端子27.29にrHJレベル又は
rLJレベル、試験パターン書込み端子28.30にl
tJレベル又はrHJレベルを印加し、ワード線の順次
選択とともに、これら端子に印加するrHJレベル、「
L」レベルを順次入れ換えることにより達成される。r
MscANJの試験パターン一括書込みは、試験パター
ン書込み端子27.28に「H」レベル又はrLJレヘ
レベ29.30にrLJレヘレベは「H」レベルを印加
し、これら端子に印加された電圧レベルを固定してワー
ド線を順次選択することにより達成される。
および一括比較の制御方法が異なる点等を除けば、第1
の実施例と同様である。第2の実施例において、rcH
EcKERBOARDJの試験パターン一括書込みは、
試験パターン書込み端子27.29にrHJレベル又は
rLJレベル、試験パターン書込み端子28.30にl
tJレベル又はrHJレベルを印加し、ワード線の順次
選択とともに、これら端子に印加するrHJレベル、「
L」レベルを順次入れ換えることにより達成される。r
MscANJの試験パターン一括書込みは、試験パター
ン書込み端子27.28に「H」レベル又はrLJレヘ
レベ29.30にrLJレヘレベは「H」レベルを印加
し、これら端子に印加された電圧レベルを固定してワー
ド線を順次選択することにより達成される。
一方、これら試験パターンの一括比較は上記と反対の電
圧レベルを各々の端子に印加し、通常の読出し動作でビ
ット線上に現れる電圧レベルと比較することで行なわれ
る。また、NOR回路16および16°の出力情報のO
R処理結果を用いて不良ビットの検出を行なっている点
が第1の実施例と異なる。一括比較結果の出力端子18
はプリチャージ時および一括比較結果として全ピット良
が得られた場合にrLJレベル、一括比較結果として不
良ビットが得られた場合に「H」レベルとなる。
圧レベルを各々の端子に印加し、通常の読出し動作でビ
ット線上に現れる電圧レベルと比較することで行なわれ
る。また、NOR回路16および16°の出力情報のO
R処理結果を用いて不良ビットの検出を行なっている点
が第1の実施例と異なる。一括比較結果の出力端子18
はプリチャージ時および一括比較結果として全ピット良
が得られた場合にrLJレベル、一括比較結果として不
良ビットが得られた場合に「H」レベルとなる。
第2の実施例の試験によれば、メモリセルアレイ内のメ
モリセルの物理的配置が論理アドレス配置と異なる半導
体メモリにおいても、これらの試験パターンを正しく書
き込むことができる。また第1の実施例の場合に述べた
センス回路7に係るランチの解除等はこの第2の実施例
の場合も同様に成り立つ。この第2の実施例の試験によ
れば、ワード線対応に一括書込みおよび一括比較が行な
えるため、試験時間を従来の半導体メモリにおける時間
の1/nに短縮することができる。ただし、ここでnば
ワード線に接続される一括書込みおよび一括比較が行な
われるメモリセル数であり、通常500又は1000以
上の大きな値を採る。
モリセルの物理的配置が論理アドレス配置と異なる半導
体メモリにおいても、これらの試験パターンを正しく書
き込むことができる。また第1の実施例の場合に述べた
センス回路7に係るランチの解除等はこの第2の実施例
の場合も同様に成り立つ。この第2の実施例の試験によ
れば、ワード線対応に一括書込みおよび一括比較が行な
えるため、試験時間を従来の半導体メモリにおける時間
の1/nに短縮することができる。ただし、ここでnば
ワード線に接続される一括書込みおよび一括比較が行な
われるメモリセル数であり、通常500又は1000以
上の大きな値を採る。
第4図は、第3図における試験パターン書込み制御ゲー
ト20と比較回路21および試験パターン書込み制御ゲ
ート20′と比較回路21°に挾まれた試験パターン書
込み部分および試験パターン書込み端子を含む回路系の
別の構成例を抜粋したものである。この構成の特徴は第
3図の構成に比べ、試験パターン選択端子を新設するこ
とにより試験パターン書込み端子数を半分に減少させた
点にある。図中、32,32°、33,33“は試験パ
ターン書込み綿、34.34’、35.35′は試験パ
ターン選択線、36.37は試験パターン書込み端子、
38は試験パターン選択端子、39は試験パターン選択
ゲートで、ビット線1本おきに設けられる。また第4図
において第3図と同一部分又は相当部分には同一符号が
付しである。
ト20と比較回路21および試験パターン書込み制御ゲ
ート20′と比較回路21°に挾まれた試験パターン書
込み部分および試験パターン書込み端子を含む回路系の
別の構成例を抜粋したものである。この構成の特徴は第
3図の構成に比べ、試験パターン選択端子を新設するこ
とにより試験パターン書込み端子数を半分に減少させた
点にある。図中、32,32°、33,33“は試験パ
ターン書込み綿、34.34’、35.35′は試験パ
ターン選択線、36.37は試験パターン書込み端子、
38は試験パターン選択端子、39は試験パターン選択
ゲートで、ビット線1本おきに設けられる。また第4図
において第3図と同一部分又は相当部分には同一符号が
付しである。
ここで試験パターン書込み端子36.37は試験時のみ
rHJレベル又はrLJレヘレベ印加され、それ以外の
場合はオープン状態になっている。
rHJレベル又はrLJレヘレベ印加され、それ以外の
場合はオープン状態になっている。
第4図の構成による試験方法は、試験パターンの一括書
込みおよび一括比較の制御方法が異なる点を除けば、第
2の実施例と同様である。この構成において、rcHE
cKERBOARDJの試験パターン一括書込みは、試
験パターン書込み端子36にrHJレベル又は「L」レ
ベル、試験パターン書込み端子37に「L」レベル又は
rHJレヘレベ試験パターン選択端子38にrHJレヘ
レベ印加し、ワード線の順次選択とともに、端子36.
37に印加するrHJレヘレベ「L」レベルを順次入れ
換えることにより達成される。[MSCANJの試験パ
ターン一括書込みは、試験パターン書込み端子36にr
HJレヘレベはrLJレヘレベ試験パターン書込み端子
37にltJレベル又はrHJレベル、試験パターン選
択端子38にrLJレベルを印加し、これら端子に印加
された電圧レベルを固定してワード線を順次選択するこ
とにより達成される。
込みおよび一括比較の制御方法が異なる点を除けば、第
2の実施例と同様である。この構成において、rcHE
cKERBOARDJの試験パターン一括書込みは、試
験パターン書込み端子36にrHJレベル又は「L」レ
ベル、試験パターン書込み端子37に「L」レベル又は
rHJレヘレベ試験パターン選択端子38にrHJレヘ
レベ印加し、ワード線の順次選択とともに、端子36.
37に印加するrHJレヘレベ「L」レベルを順次入れ
換えることにより達成される。[MSCANJの試験パ
ターン一括書込みは、試験パターン書込み端子36にr
HJレヘレベはrLJレヘレベ試験パターン書込み端子
37にltJレベル又はrHJレベル、試験パターン選
択端子38にrLJレベルを印加し、これら端子に印加
された電圧レベルを固定してワード線を順次選択するこ
とにより達成される。
一方、これら試験パターンの一括比較は、前記と反対の
電圧レベルを端子36.37に印加し、通常の読出し動
作でビット線上に現れる電圧レヘルと比較することで行
なわれる。第4図の構成による試験方法を用いることに
よる試験時間の短縮効果等は第1および第2の実施例と
同様である。
電圧レベルを端子36.37に印加し、通常の読出し動
作でビット線上に現れる電圧レヘルと比較することで行
なわれる。第4図の構成による試験方法を用いることに
よる試験時間の短縮効果等は第1および第2の実施例と
同様である。
なお、第3図に示したオープンビット線構成において、
センス回路ピンチ内にメモリセルアレイ11から1への
通過ビット線が配置可能で且つ第1図における試験パタ
ーン書込み制御ゲート8および比較回路15が配置可能
な場合、メモリセルアレイ1側のNOR回路16のみを
設ければよいことは明らかである。また、この構成を採
ることによる試験時間の短縮効果等は第1および第2の
実施例と同様である。
センス回路ピンチ内にメモリセルアレイ11から1への
通過ビット線が配置可能で且つ第1図における試験パタ
ーン書込み制御ゲート8および比較回路15が配置可能
な場合、メモリセルアレイ1側のNOR回路16のみを
設ければよいことは明らかである。また、この構成を採
ることによる試験時間の短縮効果等は第1および第2の
実施例と同様である。
第5図は本発明の第3の実施例の構成を示しており、超
大容量の半導体メモリを対象とした高密度メモリセルア
レイ構成に適用したものである。
大容量の半導体メモリを対象とした高密度メモリセルア
レイ構成に適用したものである。
このメモリセルアレイ構成の特徴は次の通りである。
■ メモリセル面積の縮小に伴うセンス回路ピンチの減
少を緩和させるために、センス回路をメモリセルアレイ
の両側に分散配置させた。
少を緩和させるために、センス回路をメモリセルアレイ
の両側に分散配置させた。
■ ビット線容量を減少さセるためにビット線を分割し
た。
た。
■ メモリセルが接続せず且つビット線と異なった配B
層で形成したメインビット線を設け、このメインビット
線と上記ピント線を電気的に接続させた。
層で形成したメインビット線を設け、このメインビット
線と上記ピント線を電気的に接続させた。
第5図は折返し形ビット線構成を基本とし、メモリセル
アレイ1を2つのサブアレイ40.40’に分割した構
成例をメインビット線対一部分のみ表わしたものである
。この構成により、センス回路7をメモリセルアレイ1
の左右に配置させることでセンス回路ピンチをメモリセ
ルピッチの4倍にまで拡げることができる。図中、81
はビット線対対応の試験パターン書込み制御ゲート、1
5゜はビット線対対応の比較回路、19゛は比較回路1
5′の出力ノード、41.41’、42.42’はメイ
ンビット線、43.44.45はメインビット線に係る
スイッチ、46.47.48.49はビット線とメイン
ビット線をつなくスイッチである。また第5図において
第1図、第3図と同一部分又は相当部分には同一符号が
付しである。なお第1図に示したロウデコーダ5.ワー
ドドライバ6、ワード線駆動クロックΦ8およびセンス
回路駆動クロックΦ、Aはこの第3の実施例においても
同様に必要であるが、第5図では省略している。
アレイ1を2つのサブアレイ40.40’に分割した構
成例をメインビット線対一部分のみ表わしたものである
。この構成により、センス回路7をメモリセルアレイ1
の左右に配置させることでセンス回路ピンチをメモリセ
ルピッチの4倍にまで拡げることができる。図中、81
はビット線対対応の試験パターン書込み制御ゲート、1
5゜はビット線対対応の比較回路、19゛は比較回路1
5′の出力ノード、41.41’、42.42’はメイ
ンビット線、43.44.45はメインビット線に係る
スイッチ、46.47.48.49はビット線とメイン
ビット線をつなくスイッチである。また第5図において
第1図、第3図と同一部分又は相当部分には同一符号が
付しである。なお第1図に示したロウデコーダ5.ワー
ドドライバ6、ワード線駆動クロックΦ8およびセンス
回路駆動クロックΦ、Aはこの第3の実施例においても
同様に必要であるが、第5図では省略している。
第5図の構成による通常のメモリ動作として、図中のワ
ード線2選択時の読出し動作を例として以下に述べる。
ード線2選択時の読出し動作を例として以下に述べる。
まず、ワード線2の選択とほぼ同じタイミングでスイッ
チ43.45.46.47のみをオンさせる。その結果
、メモリセル3aの情報がスイッチ46.43を経由し
て左側のセンス回路7に伝達され、増幅される。また、
メモリセル3bの情報はスイッチ47.45を経由して
右側のセンス回路7に伝達され、増幅される。その後、
マルチプレクサおよびデータ出力回路(共に図示せず)
を動作させ、読出し対象のメモリセル情報のみを読み出
す。
チ43.45.46.47のみをオンさせる。その結果
、メモリセル3aの情報がスイッチ46.43を経由し
て左側のセンス回路7に伝達され、増幅される。また、
メモリセル3bの情報はスイッチ47.45を経由して
右側のセンス回路7に伝達され、増幅される。その後、
マルチプレクサおよびデータ出力回路(共に図示せず)
を動作させ、読出し対象のメモリセル情報のみを読み出
す。
次に第3の実施例による試験の一例について説明する。
まず、ワード線対応の試験パターン一括書込みを、対象
となるワード線が図中2の場合を例として以下に説明す
る。ワード線2の選択と共にスイッチ43,45,46
.47をオンさせる。
となるワード線が図中2の場合を例として以下に説明す
る。ワード線2の選択と共にスイッチ43,45,46
.47をオンさせる。
メモリセル3aの情幸Rがスイッチ46,43、メモリ
セル3bの情報がスイッチ47.45を経てメインビッ
ト線41.41’上に現れた後、左右のセンス回路7を
動作させる。ここでスイッチ44がオフ状態にあるため
、メモリセル3aの情報およびメモリセル3bの情報が
現れるメインビット線41および41′は電気的にしゃ
断されている。センス回路7の動作によりそれぞれのメ
インビット線の電圧レベルが確定した後、試験パターン
書込み端子13.14に試験パターンに応じた「H」レ
ベル又は「L」レベルを印加する。次に試験パターン書
込み制御端子10にrHJレベルを印加して、上記試験
パターンに応じた電圧レベルをそれぞれ試験パターン書
込み制御ゲート8゜スイッチ43.46および試験パタ
ーン書込み制御ゲート8“、スイッチ45.47経由で
ビット線4.4゛上に伝達させる。この時点でワード線
2はrHJレベルを保持しているため、ワード線対応の
試験パターン一括書込みが行なわれる。次に、試験パタ
ーン書込み制御端子10をrLJレベル、さらに試験パ
ターン書込み端子13.14を「H」レベルにした後、
通常のメモリ動作と同様のタイミングでワード線を非選
択状態にして一連の書込み動作を終了する。このように
して、ワード線を2.2“と順次選択し、試験パターン
書込み端子13.14に印加するrHJレベル、「L」
レベルを順次入れ換えることによりrMscANJの試
験パターンが一括して書き込める。つまり第5図では、
全メモリセル3a、3b、3a’、3b’にrHJレヘ
レベは「L」レベルの情報が書き込まれる。またワード
線を2.2゛と順次選択して、試験パターン書込み端子
13.14に印加する「H」レベル、「L」レベルを固
定することによりrcHEcKERBOARDJの試験
パターンが一括して書き込める。つまり第5図では、メ
モリセル3aと3bに「H」レベル又はrllレベル、
メモリセル3a′、3b′に「L」レベル又はrHJレ
ヘレベ情報が書き込まれる。
セル3bの情報がスイッチ47.45を経てメインビッ
ト線41.41’上に現れた後、左右のセンス回路7を
動作させる。ここでスイッチ44がオフ状態にあるため
、メモリセル3aの情報およびメモリセル3bの情報が
現れるメインビット線41および41′は電気的にしゃ
断されている。センス回路7の動作によりそれぞれのメ
インビット線の電圧レベルが確定した後、試験パターン
書込み端子13.14に試験パターンに応じた「H」レ
ベル又は「L」レベルを印加する。次に試験パターン書
込み制御端子10にrHJレベルを印加して、上記試験
パターンに応じた電圧レベルをそれぞれ試験パターン書
込み制御ゲート8゜スイッチ43.46および試験パタ
ーン書込み制御ゲート8“、スイッチ45.47経由で
ビット線4.4゛上に伝達させる。この時点でワード線
2はrHJレベルを保持しているため、ワード線対応の
試験パターン一括書込みが行なわれる。次に、試験パタ
ーン書込み制御端子10をrLJレベル、さらに試験パ
ターン書込み端子13.14を「H」レベルにした後、
通常のメモリ動作と同様のタイミングでワード線を非選
択状態にして一連の書込み動作を終了する。このように
して、ワード線を2.2“と順次選択し、試験パターン
書込み端子13.14に印加するrHJレベル、「L」
レベルを順次入れ換えることによりrMscANJの試
験パターンが一括して書き込める。つまり第5図では、
全メモリセル3a、3b、3a’、3b’にrHJレヘ
レベは「L」レベルの情報が書き込まれる。またワード
線を2.2゛と順次選択して、試験パターン書込み端子
13.14に印加する「H」レベル、「L」レベルを固
定することによりrcHEcKERBOARDJの試験
パターンが一括して書き込める。つまり第5図では、メ
モリセル3aと3bに「H」レベル又はrllレベル、
メモリセル3a′、3b′に「L」レベル又はrHJレ
ヘレベ情報が書き込まれる。
また、前記の書込み動作の説明から明らかなように、第
3の実施例の試験によれば、メモリセルアレイ内のメモ
リセルの物理的配置が論理アドレス配置と異なる半導体
メモリにおいても、これらの試験パターンを正しく書き
込むことができる。
3の実施例の試験によれば、メモリセルアレイ内のメモ
リセルの物理的配置が論理アドレス配置と異なる半導体
メモリにおいても、これらの試験パターンを正しく書き
込むことができる。
なおこの一括書込みを容易にするため、試験パターン書
込み制御端子10にrHJレヘレベ印加する際、センス
回路7のランチを解除してもよい。
込み制御端子10にrHJレヘレベ印加する際、センス
回路7のランチを解除してもよい。
また、試験パターン書込み制御端子10からの電圧印加
により充分ビット線4.4“の電圧レベルが確定する場
合は必ずしもセンス回路7を動作させる必要はない。
により充分ビット線4.4“の電圧レベルが確定する場
合は必ずしもセンス回路7を動作させる必要はない。
次にワード線対応の一括比較のシーケンスについて説明
する。まず、プリチャージ期間中は一括比較結果の出力
ノード17,17”をrHJレベルにプリチャージして
いる。その後センス回路7を動作させるタイミングまで
は前記書込み動作と同様に行なう。次に、メインビット
線の電圧レベル確定後、試験パターン書込み端子13.
14に前記書込み動作の試験パターンとは反対の電圧し
ヘルを印加する。その結果、比較動作時に試験パターン
書込み端子13.14に印加した試験パターンの電圧レ
ベルとメモリセルから読み出されてメインビット線上に
現れた電圧レベルとが一致した場合、比較回路15.1
5“の出力ノード19.19゛が「H」レベルとなり、
NOR回路16.16”の出力ノード17.17“をr
HJレベルからrLJレベルに変化させる。従って、一
括比較結果の出力端子18のrLJレベルから「H」レ
ベルへの変化を観測することにより、選択ワード線に接
続された全メモリセルの中に不良ビットが存在している
ことが検出される。以上述べてきたように、第3の実施
例の試験によればワード線対応に一括書込みおよび一括
比較が行なえるため、試験時間を従来の半導体メモリの
1 / nに短縮することができる。ただし、ここでn
はワード線に接続される一括書込み・一括比較が行なわ
れるメモリセル数であり、通常500又は1000以上
の大きな値を採る。
する。まず、プリチャージ期間中は一括比較結果の出力
ノード17,17”をrHJレベルにプリチャージして
いる。その後センス回路7を動作させるタイミングまで
は前記書込み動作と同様に行なう。次に、メインビット
線の電圧レベル確定後、試験パターン書込み端子13.
14に前記書込み動作の試験パターンとは反対の電圧し
ヘルを印加する。その結果、比較動作時に試験パターン
書込み端子13.14に印加した試験パターンの電圧レ
ベルとメモリセルから読み出されてメインビット線上に
現れた電圧レベルとが一致した場合、比較回路15.1
5“の出力ノード19.19゛が「H」レベルとなり、
NOR回路16.16”の出力ノード17.17“をr
HJレベルからrLJレベルに変化させる。従って、一
括比較結果の出力端子18のrLJレベルから「H」レ
ベルへの変化を観測することにより、選択ワード線に接
続された全メモリセルの中に不良ビットが存在している
ことが検出される。以上述べてきたように、第3の実施
例の試験によればワード線対応に一括書込みおよび一括
比較が行なえるため、試験時間を従来の半導体メモリの
1 / nに短縮することができる。ただし、ここでn
はワード線に接続される一括書込み・一括比較が行なわ
れるメモリセル数であり、通常500又は1000以上
の大きな値を採る。
なお、第5図における試験パターン書込み制御ゲート8
.比較回路15.NOR回路16等をセンス回路対応に
設けず、いずれか一方のセンス回路側にのみ設け、さら
にOR回路26を介さずに出力ノード17を直接一括比
較結果の出力端子18と接続する構成も同様に本発明の
範晴に属する。
.比較回路15.NOR回路16等をセンス回路対応に
設けず、いずれか一方のセンス回路側にのみ設け、さら
にOR回路26を介さずに出力ノード17を直接一括比
較結果の出力端子18と接続する構成も同様に本発明の
範晴に属する。
この場合、ワード線に接続するメモリセルの半分が一括
書込みおよび一括比較の対象となるため、試験時間は従
来の半導体メモリの2/nに短縮する。ただし、ここで
nはワード線に接続される一括書込み・一括比較が行な
われるメモリセル数である。
書込みおよび一括比較の対象となるため、試験時間は従
来の半導体メモリの2/nに短縮する。ただし、ここで
nはワード線に接続される一括書込み・一括比較が行な
われるメモリセル数である。
また本発明は第5図におけるセンス回路7の配置に限定
されない。従って例えば、センス回路7をサブアレイ4
0.40’対応に設けた構成も本発明の範陰に属する。
されない。従って例えば、センス回路7をサブアレイ4
0.40’対応に設けた構成も本発明の範陰に属する。
さらに本発明は第5図におけるメインビット線とピッl
−&1の接続関係にも限定されない。従って例えば、試
験パターン書込み制御ゲート8等を一方のセンス回路側
にのみ設けた前記メモリセルアレイ構成では、第5図中
のメインビット線に係るスイッチ43.44.45が不
要となるが、本発明はそのようなメモリセルアレイ構成
に関しても有効である。
−&1の接続関係にも限定されない。従って例えば、試
験パターン書込み制御ゲート8等を一方のセンス回路側
にのみ設けた前記メモリセルアレイ構成では、第5図中
のメインビット線に係るスイッチ43.44.45が不
要となるが、本発明はそのようなメモリセルアレイ構成
に関しても有効である。
さらに本発明は第5図で示したような折返し形ビット線
構成を基本とした高密度メモリセルアレイ構成にも限定
されない。例えばオープンビット線構成を基本とした高
密度メモリセルアレイ構成への適用例を第6図に示す。
構成を基本とした高密度メモリセルアレイ構成にも限定
されない。例えばオープンビット線構成を基本とした高
密度メモリセルアレイ構成への適用例を第6図に示す。
第6図では第5図と同様に、メモリセルアレイ1を2つ
のサブアレイ40.40’に分割した構成例をメインビ
ット線対一部分のみ表わしている。また図面を簡略化す
るため、各種スイッチはトランジスタの代わりにバース
イッチで表わしている。図中、50.50’、51.5
1’、53.53’、54.54″はビット線とメイン
ピント線をつなぐスイッチ、52.52“はメインビッ
ト線に係るスイッチである。また第6図において第1図
、第3図、第5図と同一部分又は相当部分には同一符号
が付しである。なお第1図に示した口うデコーダ5.ワ
ードドライバ6、ワード線駆動クロックΦいおよびセン
ス回路駆動クロックΦ、Aはこの実施例においても同様
に必要であるが、第6図では省略している。
のサブアレイ40.40’に分割した構成例をメインビ
ット線対一部分のみ表わしている。また図面を簡略化す
るため、各種スイッチはトランジスタの代わりにバース
イッチで表わしている。図中、50.50’、51.5
1’、53.53’、54.54″はビット線とメイン
ピント線をつなぐスイッチ、52.52“はメインビッ
ト線に係るスイッチである。また第6図において第1図
、第3図、第5図と同一部分又は相当部分には同一符号
が付しである。なお第1図に示した口うデコーダ5.ワ
ードドライバ6、ワード線駆動クロックΦいおよびセン
ス回路駆動クロックΦ、Aはこの実施例においても同様
に必要であるが、第6図では省略している。
第6図の構成による試験方法を前記第3の実施例(第5
図)に準じて説明すると以下の通りとなる。まず、ワー
ド線対応の試験パターン一括書込みを、対象となるワー
ド線が図中2の場合を例に説明する。ワード線2の選択
と共にスイッチ50.51゛をオンさせる。メモリセル
3aの情報がスイッチ50、メモリセル3bの情報がス
イッチ51′を経てメインビット線41.42’上に現
れた後、左右のセンス回路7を動作させる。ここでスイ
ッチ52.52’がオフ状態にあるため、メインビット
線41と41′および42と42′は電気的にしゃ断さ
れている。センス回路7の動作によりそれぞれのメイン
ビット線の電圧レベルが確定した後、試験パターン書込
み端子27.28.29.30に試験パターンに応じた
rHJレベル又はrLJレベルを印加する。次に、試験
パターン書込み制御端子10にrHJレヘレベ印加して
、前記試験パターンに応した電圧レベルをそれぞれ試験
パターン書込み制御ゲート8.スイッチ50および試験
パターン書込み制御ゲート8“、スイッチ51゛経由で
ビット線4,4゛上に伝達させる。この時点でワード線
2はrHJレヘレベ保持しているため、ワード線対応の
試験パターン一括書込みが行なわれる。次に、試験パタ
ーン書込み制御端子10をrLJレベル、さらに試験パ
ターン書込み端子27〜30をすべて「H」レベルにし
た後、通常のメモリ動作と同様のタイミングでワード線
を非選択状態にして一連の書込み動作を完了する。この
ようにして、試験パターン書込み端子27.30にrH
Jレベル又は「L」レベル、28.29に「L」レベル
又は「H」レベルを印加し、ワード線の順次選択と共に
これら端子に印加する「H」レベル、「L」レベルを順
次入れ換えることによりrcHEcKERBOARD」
の試験パターンが一括して書き込める。また、試験パタ
ーン書込み端子27.29にrHJレベル又はrLJレ
ヘレベ28.30にrLJレヘレベはrHJレベルを印
加し、これら端子に印加された電圧レベルを固定してワ
ード線を順次選択することによりrMscANJの試験
パターンが一括して書き込める。また前記の説明から明
らかなように、第6図の実施例の試験によれば、メモリ
セルアレイ内のメモリセルの物理的配置が論理アドレス
配置と異なる半導体メモリにおいても、これらの試験パ
ターンを正しく書き込むことができる。なおこの一括書
込みを容易にするため、試験パターン書込み制御端子1
0にrHJレベルを印加する際、センス回路7のランチ
を解除してもよい。また、試験パターン書込み制御端子
10からの電圧印加により充分ビット線4,4′の電圧
レベルが確定する場合は必ずしもセンス回路7を動作さ
せる必要はない。
図)に準じて説明すると以下の通りとなる。まず、ワー
ド線対応の試験パターン一括書込みを、対象となるワー
ド線が図中2の場合を例に説明する。ワード線2の選択
と共にスイッチ50.51゛をオンさせる。メモリセル
3aの情報がスイッチ50、メモリセル3bの情報がス
イッチ51′を経てメインビット線41.42’上に現
れた後、左右のセンス回路7を動作させる。ここでスイ
ッチ52.52’がオフ状態にあるため、メインビット
線41と41′および42と42′は電気的にしゃ断さ
れている。センス回路7の動作によりそれぞれのメイン
ビット線の電圧レベルが確定した後、試験パターン書込
み端子27.28.29.30に試験パターンに応じた
rHJレベル又はrLJレベルを印加する。次に、試験
パターン書込み制御端子10にrHJレヘレベ印加して
、前記試験パターンに応した電圧レベルをそれぞれ試験
パターン書込み制御ゲート8.スイッチ50および試験
パターン書込み制御ゲート8“、スイッチ51゛経由で
ビット線4,4゛上に伝達させる。この時点でワード線
2はrHJレヘレベ保持しているため、ワード線対応の
試験パターン一括書込みが行なわれる。次に、試験パタ
ーン書込み制御端子10をrLJレベル、さらに試験パ
ターン書込み端子27〜30をすべて「H」レベルにし
た後、通常のメモリ動作と同様のタイミングでワード線
を非選択状態にして一連の書込み動作を完了する。この
ようにして、試験パターン書込み端子27.30にrH
Jレベル又は「L」レベル、28.29に「L」レベル
又は「H」レベルを印加し、ワード線の順次選択と共に
これら端子に印加する「H」レベル、「L」レベルを順
次入れ換えることによりrcHEcKERBOARD」
の試験パターンが一括して書き込める。また、試験パタ
ーン書込み端子27.29にrHJレベル又はrLJレ
ヘレベ28.30にrLJレヘレベはrHJレベルを印
加し、これら端子に印加された電圧レベルを固定してワ
ード線を順次選択することによりrMscANJの試験
パターンが一括して書き込める。また前記の説明から明
らかなように、第6図の実施例の試験によれば、メモリ
セルアレイ内のメモリセルの物理的配置が論理アドレス
配置と異なる半導体メモリにおいても、これらの試験パ
ターンを正しく書き込むことができる。なおこの一括書
込みを容易にするため、試験パターン書込み制御端子1
0にrHJレベルを印加する際、センス回路7のランチ
を解除してもよい。また、試験パターン書込み制御端子
10からの電圧印加により充分ビット線4,4′の電圧
レベルが確定する場合は必ずしもセンス回路7を動作さ
せる必要はない。
次にワード線対応の一括比較のシーケンスについて説明
する。まず、センス回路7を動作させるタイミングまで
は前記書込み動作と同様に行なう。
する。まず、センス回路7を動作させるタイミングまで
は前記書込み動作と同様に行なう。
次に、メインビット線の電圧レベル確定後、試験パター
ン書込み端子27〜30に前記書込み動作の試験パター
ンとは反対の電圧レベルを印加する。
ン書込み端子27〜30に前記書込み動作の試験パター
ンとは反対の電圧レベルを印加する。
その結果、上記印加された反対の電圧レベルと通常の読
出し動作でメインビット線上に現れた電圧レベルとが一
致した場合、比較回路15.15“の出力ノード19,
19’が「H」レベルとなり、NOR回路16.16’
の出力ノード17,17’をrHJレベルからltJレ
ベルに変化させる。
出し動作でメインビット線上に現れた電圧レベルとが一
致した場合、比較回路15.15“の出力ノード19,
19’が「H」レベルとなり、NOR回路16.16’
の出力ノード17,17’をrHJレベルからltJレ
ベルに変化させる。
従って、一括比較結果の出力端子18のrLJレベルか
ら「H」レベルへの変化を観測することにより、選択ワ
ード線に制御された全メモリセルの中に不良ビットが存
在していることが検出される。
ら「H」レベルへの変化を観測することにより、選択ワ
ード線に制御された全メモリセルの中に不良ビットが存
在していることが検出される。
以上述べてきたように、第6図に示す実施例の試験によ
ればワード線対応に一括書込みおよび一括比較が行なえ
るため、試験時間を従来の半導体メモリの1 / nに
短縮することができる。ただし、ここでnはワード線に
接続される一括書込み・一括比較が行なわれるメモリセ
ル数であり、通常500又は1000以上の大きな値を
採る。
ればワード線対応に一括書込みおよび一括比較が行なえ
るため、試験時間を従来の半導体メモリの1 / nに
短縮することができる。ただし、ここでnはワード線に
接続される一括書込み・一括比較が行なわれるメモリセ
ル数であり、通常500又は1000以上の大きな値を
採る。
なお、第6図における試験パターン書込み制御ゲート8
.比較回路15.NOR回路16.試験パターン書込み
線22および23.試験パターン書込み端子27および
28等をいずれか一方のセンス回路側にのみ設け、さら
にOR回路26を介さずに出力ノード17を直接一括比
較結果の出力端子18と接続する構成も同様に本発明の
範祷に属する。この場合、ワード線に接続するメモリセ
ルの半分が一括書込みおよび一括比較の対象となるため
、試験時間は従来の半導体メモリの2 / nに短縮す
る。ただし、ここでnはワード線に接続される一括書込
み・一括比較が行なわれるメモリセル数である。
.比較回路15.NOR回路16.試験パターン書込み
線22および23.試験パターン書込み端子27および
28等をいずれか一方のセンス回路側にのみ設け、さら
にOR回路26を介さずに出力ノード17を直接一括比
較結果の出力端子18と接続する構成も同様に本発明の
範祷に属する。この場合、ワード線に接続するメモリセ
ルの半分が一括書込みおよび一括比較の対象となるため
、試験時間は従来の半導体メモリの2 / nに短縮す
る。ただし、ここでnはワード線に接続される一括書込
み・一括比較が行なわれるメモリセル数である。
また本発明は第6図におけるメインビット線とビット線
の接続関係にも限定されない。従って例えば、ビット線
の両端に設けられたスイッチのいずれか一組のみを用い
てメインビット線と電気的に接続させたメモリセルアレ
イ構成に関しても本発明は有効である。
の接続関係にも限定されない。従って例えば、ビット線
の両端に設けられたスイッチのいずれか一組のみを用い
てメインビット線と電気的に接続させたメモリセルアレ
イ構成に関しても本発明は有効である。
第7図は、第1図、第5図、第6図における比較回路1
5とビット線4.4“又はメインビットvA41,42
の接続関係を変えた別の回路構成例である。この構成の
特徴は、比較回路15内のトランジスタのゲートに対し
てビット線4,4“又はメインビット線41.42を交
差接続させた点である。この構成をとることにより、ワ
ード線対応の一括比較時に、書込み動作時の試験パター
ンと同一の(反転情報でない)電圧レベルを試験パター
ン書込み端子に印加することができる。従って、試験時
に一括書込み動作と一括比較動作を意識することなく所
望の試験パターンが印加できるという利点がある。また
さらに、第1図、第3図、第5図、第6図、第7図にお
ける試験パターン書込み制御ゲート8.8’、20.2
0′、試験パターン書込み制御線9、試験パターン書込
み制御端子10、試験パターン書込み線11.12゜2
2.23,24.25および試験パターン書込み端子1
3.14.27〜30は図中の構成に限定されない。従
って例えば、第1図における試験パターン書込み線11
.12を1本に、試験パターン書込み端子13.14を
1個にまとめ、代わりに試験パターン書込み制御線9を
2本に、試験パターン書込み制御端子10を2個にし、
かつ試験パターン書込み制御ゲート8.8“内の2個の
トランジスタをこの2本の試験パターン書込み制御線9
で別個に制御してもよい。
5とビット線4.4“又はメインビットvA41,42
の接続関係を変えた別の回路構成例である。この構成の
特徴は、比較回路15内のトランジスタのゲートに対し
てビット線4,4“又はメインビット線41.42を交
差接続させた点である。この構成をとることにより、ワ
ード線対応の一括比較時に、書込み動作時の試験パター
ンと同一の(反転情報でない)電圧レベルを試験パター
ン書込み端子に印加することができる。従って、試験時
に一括書込み動作と一括比較動作を意識することなく所
望の試験パターンが印加できるという利点がある。また
さらに、第1図、第3図、第5図、第6図、第7図にお
ける試験パターン書込み制御ゲート8.8’、20.2
0′、試験パターン書込み制御線9、試験パターン書込
み制御端子10、試験パターン書込み線11.12゜2
2.23,24.25および試験パターン書込み端子1
3.14.27〜30は図中の構成に限定されない。従
って例えば、第1図における試験パターン書込み線11
.12を1本に、試験パターン書込み端子13.14を
1個にまとめ、代わりに試験パターン書込み制御線9を
2本に、試験パターン書込み制御端子10を2個にし、
かつ試験パターン書込み制御ゲート8.8“内の2個の
トランジスタをこの2本の試験パターン書込み制御線9
で別個に制御してもよい。
なお本発明の実施例はすべてワード線対応の一括書込み
および一括比較の方法について採り上げたが、例えば複
数のワード線をまとめて多重選択することにより、数回
の書込み動作でメモリセルアレイ内の全メモリセルに試
験パターンを書き込むことも可能である。従って本発明
は一括書込みおよび一括比較の単位がワード線対応には
限定されない。単数または複数のワード線単位あるいは
ワード線の一部単位でもよい。また本発明は半導体メモ
リとしてダイナミックRAMに限定されることなく、ス
タティックRAM、ROM等へも全く同様に適用できる
ことは言うまでもない。
および一括比較の方法について採り上げたが、例えば複
数のワード線をまとめて多重選択することにより、数回
の書込み動作でメモリセルアレイ内の全メモリセルに試
験パターンを書き込むことも可能である。従って本発明
は一括書込みおよび一括比較の単位がワード線対応には
限定されない。単数または複数のワード線単位あるいは
ワード線の一部単位でもよい。また本発明は半導体メモ
リとしてダイナミックRAMに限定されることなく、ス
タティックRAM、ROM等へも全く同様に適用できる
ことは言うまでもない。
以上説明したように本発明は、選択されたワード線に接
続された複数個のメモリセルに一括して外部端子から1
0」又は「1」の試験情報を書き込み、上記選択された
ワード線に接続された複数個のメモリセルに書き込まれ
た試験情報と上記選択されたワード線に接続された複数
個のメモリセルに外部端子から印加された「0」又は「
1」の期待値情報との比較を一括して行なうことにより
、書込み・比較の時間を大幅に短縮することができるの
で、試験時間の大幅な短縮が可能な半導体メモリを実現
できる効果がある。
続された複数個のメモリセルに一括して外部端子から1
0」又は「1」の試験情報を書き込み、上記選択された
ワード線に接続された複数個のメモリセルに書き込まれ
た試験情報と上記選択されたワード線に接続された複数
個のメモリセルに外部端子から印加された「0」又は「
1」の期待値情報との比較を一括して行なうことにより
、書込み・比較の時間を大幅に短縮することができるの
で、試験時間の大幅な短縮が可能な半導体メモリを実現
できる効果がある。
また、複数のワード線を多重選択させることにすれば、
1回又は数回の書込み動作で特定の試験パターンを全メ
モリセルに書き込むことができるので、上記と同様の効
果を奏する。
1回又は数回の書込み動作で特定の試験パターンを全メ
モリセルに書き込むことができるので、上記と同様の効
果を奏する。
第1図は本発明の第1の実施例を示す構成図、第2図は
試験時におけるタイミングを示すタイミング図、第3図
は本発明の第2の実施例を示す構成図、第4図はその変
形例を示す構成図、第5図は本発明の第3の実施例を示
す構成図、第6図はその変形例を示す構成図、第7図は
第1図、第5図、第6図における比較回路とビット線又
はメインビット線の接続関係を変えた別の回路構成例を
示す構成図である。 1.1′・・・メモリセルアレイ、2.2′・・・ワー
ド線、3a、3b、3a’、3b’・・・メモリセル、
4.4“・・・ビット線、5・・・ロウデコーダ、6・
・・ワードドライバ、7・・・センス回路、8・・・試
験パターン書込み制御ゲート、9・・・試験パターン書
込み制御線、10・・・試験パターン書込み制御端子、
11.12・・・試験パターン書込み線、13.14・
・・試験パターン書込み端子、15・・・比較回路、1
5a、15b・・・トランジスタ、16・・・NOR回
路、17.19・・・出力ノード、18・・・出力端子
。
試験時におけるタイミングを示すタイミング図、第3図
は本発明の第2の実施例を示す構成図、第4図はその変
形例を示す構成図、第5図は本発明の第3の実施例を示
す構成図、第6図はその変形例を示す構成図、第7図は
第1図、第5図、第6図における比較回路とビット線又
はメインビット線の接続関係を変えた別の回路構成例を
示す構成図である。 1.1′・・・メモリセルアレイ、2.2′・・・ワー
ド線、3a、3b、3a’、3b’・・・メモリセル、
4.4“・・・ビット線、5・・・ロウデコーダ、6・
・・ワードドライバ、7・・・センス回路、8・・・試
験パターン書込み制御ゲート、9・・・試験パターン書
込み制御線、10・・・試験パターン書込み制御端子、
11.12・・・試験パターン書込み線、13.14・
・・試験パターン書込み端子、15・・・比較回路、1
5a、15b・・・トランジスタ、16・・・NOR回
路、17.19・・・出力ノード、18・・・出力端子
。
Claims (2)
- (1)情報を記憶する複数個のメモリセルをマトリクス
状に配置し、前記複数個のメモリセルの情報のやりとり
を行なう複数本のビット線と前記複数個のメモリセルを
選択する複数本のワード線とを有する半導体メモリにお
いて、選択されたワード線に接続された複数個の前記メ
モリセルに一括して外部端子から「0」又は「1」の試
験情報を書き込む一括書込手段と、前記選択されたワー
ド線に接続された複数個の前記メモリセルに書き込まれ
た試験情報と前記選択されたワード線に接続された複数
個の前記メモリセルに外部端子から印加された「0」又
は「1」の期待値情報との比較を一括して行なう一括比
較手段とを有することを特徴とする半導体メモリ。 - (2)期待値情報は、試験情報またはその反転情報であ
ることを特徴とする特許請求の範囲第1項記載の半導体
メモリ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61247641A JPH0817040B2 (ja) | 1986-10-20 | 1986-10-20 | 半導体メモリ |
EP87115295A EP0264893B1 (en) | 1986-10-20 | 1987-10-19 | Semiconductor memory |
DE3751002T DE3751002T2 (de) | 1986-10-20 | 1987-10-19 | Halbleiterspeicher. |
KR1019870011614A KR900004312B1 (ko) | 1986-10-20 | 1987-10-20 | 반도체메모리와 그 시험방법 |
US07/837,667 US5400342A (en) | 1986-10-20 | 1992-02-14 | Semiconductor memory having test circuit and test method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61247641A JPH0817040B2 (ja) | 1986-10-20 | 1986-10-20 | 半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63102094A true JPS63102094A (ja) | 1988-05-06 |
JPH0817040B2 JPH0817040B2 (ja) | 1996-02-21 |
Family
ID=17166518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61247641A Expired - Fee Related JPH0817040B2 (ja) | 1986-10-20 | 1986-10-20 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0817040B2 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01294299A (ja) * | 1988-05-20 | 1989-11-28 | Nec Corp | 半導体メモリの組込み検査方式及び回路 |
JPH02310885A (ja) * | 1989-05-24 | 1990-12-26 | Nec Corp | 半導体メモリの組込み検査回路 |
DE4018669A1 (de) * | 1989-06-14 | 1991-01-03 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung mit einem auf dem chip befindlichen testschaltkreis und testverfahren fuer diese |
US5428575A (en) * | 1992-08-28 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with comparing circuit for facilitating test mode |
US5495448A (en) * | 1994-03-09 | 1996-02-27 | U.S. Philips Corporation | Memory testing through cumulative word line activation |
US5896342A (en) * | 1997-02-18 | 1999-04-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having collective writing mode for writing data on row basis |
JP2001357700A (ja) * | 2000-06-14 | 2001-12-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100842757B1 (ko) | 2005-09-28 | 2008-07-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
US7599242B2 (en) | 2005-09-28 | 2009-10-06 | Hynix Semiconductor Inc. | Test circuit for multi-port memory device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5979500A (ja) * | 1982-09-22 | 1984-05-08 | アイテイ−テイ−・インダストリ−ズ・インコ−ポレ−テツド | プログラマブルメモリマトリクス |
JPS59119597A (ja) * | 1982-12-27 | 1984-07-10 | Fujitsu Ltd | 半導体記憶装置 |
-
1986
- 1986-10-20 JP JP61247641A patent/JPH0817040B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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Cited By (11)
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JP2001357700A (ja) * | 2000-06-14 | 2001-12-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100842757B1 (ko) | 2005-09-28 | 2008-07-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
US7599242B2 (en) | 2005-09-28 | 2009-10-06 | Hynix Semiconductor Inc. | Test circuit for multi-port memory device |
US7808851B2 (en) | 2005-09-28 | 2010-10-05 | Hynix Semiconductor Inc. | Test circuit for multi-port memory device |
Also Published As
Publication number | Publication date |
---|---|
JPH0817040B2 (ja) | 1996-02-21 |
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