DE4018669A1 - Halbleiterspeichereinrichtung mit einem auf dem chip befindlichen testschaltkreis und testverfahren fuer diese - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung und insbesondere auf eine Halbleiterspeichereinrichtung, die einen auf dem Chip befindlichen Testschaltkreis aufweist, und ein Ver­ fahren zum Testen der Halbleiterspeichereinrichtung.

Mit der Packungsdichte ist die Speichertestzeit angestiegen. Bei Speichern hoher Packungsdichte beansprucht insbesondere die Funktionstestzeit einen großen Teil der Gesamttestzeit. Allgemein werden die Speicherfunktionen unter Verwendung von Testmustern geprüft, deren Länge mit der Speicherkapazität N ansteigt. Die Testmuster für Speicher können nach N²-, N^3/2- und N-Muster ent­ sprechend ihrer Musterlänge klassifiziert werden. Die N-Muster testen die Speicher durch Einschreiben von Daten in alle Zellen und deren anschließendes Auslesen. Obwohl sich die Musterlängen in ihren Adreß- und Datenreihenfolgen unterscheiden, sind sie proportional zu N. Das N²-Muster kann alle Interferenzeffekte zwischen zwei beliebigen Zellen testen und das N^3/2 -Muster kann Interferenzeffekte zwischen zwei Zellen prüfen, die mit derselben Wort- oder Bitleitung verbunden sind. Obgleich die N²- oder N^3/2 -Muster geeignet sind, die Musterempfindlichkeit der Speicher­ zellen zu prüfen, ist die Testzeit bei deren Verwendung für den praktischen Gebrauch zu lang. Beim Prüfen eines 1Mb-Speicherchips bei 500 ns Zykluszeit dauert ein Test mit dem N^3/2 -Muster etwa 9 Minuten. Da dies nicht praktikabel ist, werden beim Prüfen von MBit-Speichern üblicherweise N-Muster benutzt, um die Testzeit zu vermindern. In diesem Fall beträgt die Testzeit etwa 5 Sekunden bei Verwendung eines 10N-Cycle-Marching-Patterns. Obgleich bisher N-Muster benutzt worden sind, wird deren Anwendung auf das Testen von Speichern höherer Kapazität schwierig.

Zur Reduktion der Speichertestzeit sind mehrere Verfahren beschrie­ ben worden, die die Speicherzellen auf parallele Weise prüfen. Für das Testen von DRAMs ist eine Testzeitverminderung durch gleich­ zeitiges Prüfen von vier Bits unter dem Namen Mehrfachbittest beschrieben worden. Es ist auch ein Paralleltest beschrieben worden, der ein lineares Rückkoppelungs-Schieberegister als Ana­ lysator für parallele Kennungen benutzt.

Mit dem Anstieg der Speicherkapazität der Halbleiterspeicherein­ richtungen ist das Problem der verlängerten Testzeit in ernster Weise aufgetreten. Daher ist ein Zeilenmodus-Testverfahren vorge­ schlagen worden, mit dem die Testzeit signifikant verkürzt werden kann. Entsprechend diesem Testverfahren können alle mit einer gegebenen Wortleitung verbundenen Speicherzellen gleichzeitig geprüft werden. Dies führt zu einer signifikanten Verminderung der Testzeit.

Fig. 7 stellt ein Blockdiagramm dar, das die Struktur eines her­ kömmlichen Speichers mit wahlfreiem Zugriff (im weiteren als dynamischer RAM bezeichnet) zeigt, der einen auf dem Chip befind­ lichen Testschaltkreis für den Zeilenmodustest aufweist.

Im Speicherzellenfeld 1 der Fig. 7 ist eine Mehrzahl von Wort- und Bitleitungen einander kreuzend angeordnet. An deren Kreuzungen ist eine Mehrzahl von Speicherzellen geschaffen. Die Wortleitungen im Speicherzellenfeld 1 sind über einen Worttreiber 2 mit einem Zeilendekoder 3 und die Bitleitungspaare im Speicherzellenfeld 1 über einen Leseverstärkerbereich 4 und einen I/O-Schalter 5 mit einem Spaltendekoder 6 verbunden.

Ein RAS-Puffer 7 ist von einem Zeilenadreß-Abtastsignal abhängig, das von außen zugeführt wird, um einen Zeilenadreß­ puffer 8 zu aktivieren. Der Zeilenadreßpuffer 8 bewirkt eine Verriegelung eines von außen zugeführten Adreßsignales A, um dieses als Zeilenadreßsignal RA an den Zeilendekoder 3 anzulegen. Der Zeilendekoder 3 ist vom Zeilenadreßsignal RA abhängig, um eine der Wortleitungen auszuwählen und dies ausgewählte Wortleitung über einen Worttreiber 2 zu treiben. Die Information in den mit der getriebenen Wortleitung verbundenen Speicherzellen wird auf die entsprechenden Bitleitungspaare ausgelesen. Der Leseverstärker 4 erfaßt und verstärkt die Information auf den Bitleitungspaaren.

Ferner ist ein CAS-Puffer 9 von einem Spaltenadreß-Abtastsignal abhängig, das von außen angelegt wird, um einen Spaltenadreß­ puffer 10 zu aktivieren. Der Spaltenadreßpuffer 10 bewirkt ein Verriegeln des von außen zugeführten Adreßsignales A, um dieses als Spaltenadreßsignal CA an den Spaltendekoder 6 anzulegen. Der Spaltendekoder ist vom Spaltenadreßsignal CA abhängig, um eines der Bitleitungspaare auszuwählen und dieses mit einem Ein/Ausgangs­ leitungspaar I/O, zu verbinden. Auf diese Weise wird eine der Wortleitungen und eines der Bitleitungspaare ausgewählt, so daß Information aus der Speicherzelle an deren Kreuzungspunkt ausgelesen oder in diese eingeschrieben wird. Fig. 7 zeigt nur die ausgewählte Wortleitung WL, die ausgewählte Bitleitung BL und die Speicherzelle MC an deren Kreuzungspunkt.

Die ausgelesene oder einzuschreibende Information wird von einem Schreib/Lesepuffer 11 ausgewählt. Der Schreib/Lesepuffer 11 ist von einem von außen zugeführten Schreib/Lesesignal R/W abhängig, um einen Eingangspuffer 12 oder einen Ausgangspuffer 13 zu akti­ vieren. Falls der Eingangspuffer 12 aktiviert worden ist, wird ein Eingangsdatum Din in die ausgewählte Speicherzelle MC einge­ schrieben. Falls der Ausgangspuffer 13 aktiviert worden ist, wird die in der ausgewählten Speicherzelle MC gespeicherte Information als Ausgabedatum Dout nach außen abgegeben.

Ein Schreibschaltkreis 14, ein Vergleichsschaltkreis 15, ein Erfassungsschaltkreis 16 und eine Zeilenteststeuerung 17 werden für den Zeilenmodustest benutzt. Die Zeilenteststeuerung 17 ist von einem Testaktivierungssignal abhängig, das von außen zuge­ führt wird, um den Schreibschaltkreis 14, den Vergleichsschalt­ kreis 15 und den Erfassungsschaltkreis 16 zu steuern. Die oben beschriebenen Komponenten 1 bis 17 des dynamischen RAM sind auf ein- und demselben Chip 100 gebildet.

Die Fig. 8 zeigt ein detailliertes Schaltbild der wesentlichen Bereiche des in Fig. 7 dargestellten dynamischen RAM. Der Schalt­ kreis der Fig. 8 ist z. B. im Manuskript Nr. 165 der Vorveröffent­ lichungen der Electronic Information Cormunication Society, Branch of Semiconductor Materials 1987 mit dem Titel "Technology for Improving Testing Efficiency Suitable for Large Capacitors Memories" beschrieben. Der Schaltkreis der Fig. 8 ist auch in der JP 63-1 02 094 offengelegt.

In Fig. 8 sind nur zwei Sätze von Bitleitungspaaren BL1, BL1 und BL2, und vier Wortleitungen WL1 bis WL4 gezeigt. Ein Lesever­ stärker 40 ist mit jedem Bitleitungspaar BL1, und BL2, verbunden. Das Bitleitungspaar BL1, ist über Transistoren Q9, Q10 mit dem Ein/Ausgangsleitungspaar I/O, verbunden, während das Bitleitungspaar BL2, über die Transistoren Q11, Q12 mit dem Ein/Ausgangsleitungspaar I/O, verbunden ist. Es werden Spaltenauswahlsignale C1 und C2 vom Spaltendekoder 6 der Fig. 7 an die Gates der Transistoren Q9, Q10 bzw. Q11, Q12 angelegt.

Der Schreibschaltkreis 14 umfaßt Transistoren Q1 bis Q4, Schreib­ leitungen W und und eine Schreibsteuerleitung WC. Der Vergleichs­ schaltkreis 15 umfaßt Transistoren Q5 bis Q8 und der Erfassungs­ schaltkreis 16 einen Vorladeschaltkreis 160, Transistoren S1 und S2 und einen Inverter G1.

Unter Bezugnahme auf das Signaldiagramm der Fig. 9 wird im fol­ genden das Zeilenmodus-Testverfahren beschrieben. Beim Zeilen­ modustest wird ein paralleles Schreiben und ein paralleler Vergleich ausgeführt.

Beim parallelen Schreiben steigt das Potential von z. B. der Wort­ leitung WL1 auf einen logisch hohen Pegel ("H"-Pegel) an. Dann werden die gewünschten Testdaten an die Schreibleitungen W und angelegt. Falls der logisch hohe Pegel ("H"-Pegel) als Testdatum eingeschrieben werden soll, werden ein "H"-Pegel-Datum und ein Datum mit logisch niedrigem Pegel ("L"-Pegel) an die Wortleitung W bzw. angelegt. Durch den Anstieg des Potentiales auf der Schreib­ steuerleitung WC auf den "H"-Pegel werden die Transistoren Q1 bis Q4 leitend. Dies bewirkt, daß das Potential auf der Schreibleitung W auf die Bitleitungen BL1 und BL2 und das Potential auf der Schreibleitung W auf die Bitleitungen und übertragen wird. Die Potentialdifferenz zwischen den Bitleitungen BL1 und und diejenige zwischen den Bitleitungen BL2 und werden von den Leseverstärkern 40 erfaßt und verstärkt. Auf diese Weise werden Testdaten in alle mit der Wortleitung WL1 verbundenen Speicherzellen gleichzeitig eingeschrieben. In Fig. 8 wird ein "H"-Pegel-Datum in die Speicherzellen MC1 und MC3 eingeschrieben.

Während des Parallelvergleiches wird andererseits das Potential auf der Schreibsteuerleitung WC auf dem logisch niedrigen Pegel gehalten. Das bedeutet, daß die Wortleitung WL1 ausgewählt wird, wobei die Transistoren Q1 bis Q4 gesperrt sind, so daß das Poten­ tial auf der Wortleitung WL1 auf den "H"-Pegel angehoben wird. Dies bewirkt, daß die in den Speicherzellen MC1 bis MC3 gespei­ cherten Daten auf die Bitleitungen BL1 und BL2 ausgelesen werden. Die Potentialdifferenzen zwischen den Bitleitungen BL1 und und diejenige zwischen den Bitleitungen BL2 und werden von den Leseverstärkern 40 erfaßt und verstärkt. Den während dem oben beschriebenen Schreibvorgang eingeschriebenen Daten entgegenge­ setzte Daten werden an die Schreibleitungen W, als Erwartungs­ daten angelegt. Das heißt, daß Daten des "L"-Pegels an die Schreibleitung W und Daten des "H"-Pegels an die Schreibleitung angelegt werden.

Falls die in den Speicherzellen MC1 und MC3 gespeicherten Daten korrekt ausgelesen werden, werden die Potentiale auf den Bitlei­ tungen BL1 und BL2 auf den "H"-Pegel angehoben, während die Potentiale auf den Bitleitungen und auf den "L"-Pegel abgesenkt werden. Damit werden die Transistoren Q5 und Q7 leitend, während die Transistoren Q6 und Q8 sperren, so daß das "L"-Pegel- Potential auf der Schreibleitung W an die Knoten N1 und N2 über­ tragen wird. Dies sperrt die Transistoren S1 und S2. Damit bleibt das Potential am Knoten N1, der vom Vorladeschaltkreis 160 auf den "H"-Pegel vorgeladen worden ist, auf dem "H"-Pegel, so daß das Potential auf einer Erfassungsergebnis-Ausgabeleitung F auf dem "L"-Pegel verbleibt.

Es wird nun angenommen, daß das in der Speicherzelle MC1 gespei­ cherte Datum durch einen besonderen Umstand inkorrekt ausgelesen worden ist. In diesem Fall geht das Potential auf der Bitleitung BL1 auf den "L"-Pegel, während das Potential auf der Bitleitung auf den "H"-Pegel ansteigt. Daher sperrt der Transistor Q5 und der Transistor Q6 wird leitend. Damit wird das "H"-Pegel- Potential auf der Schreibleitung W an den Knoten N1 übertragen, um den Transistor S1 leitend zu machen. Das Potential am Knoten N1, der vom Vorladeschaltkreis 160 auf den "H"-Pegel vorgeladen worden ist, wird somit über den Transistor S1 auf den "L"-Pegel entladen. Damit erscheint ein "H"-Pegel-Signal auf der Erfassungsergebnis- Ausgabeleitung F.

Folglich erscheint ein "L"-Pegel-Signal auf der Erfassungsergebnis- Ausgabeleitung F, falls alle Bits der mit der ausgewählten Wort­ leitung verbundenen Speicherzellen normal sind. Falls auch nur eines der Bits der mit der ausgewählten Wortleitung verbundenen Speicherzellen fehlerhaft ist, erscheint umgekehrt ein "H"-Pegel- Signal auf der Erfassungsergebnis-Ausgabeleitung F. Damit können die möglichen Defekten der Speicherzellen für eine Wortleitung ermittelt werden.

Der oben beschriebene Zeilenmodustest wird für alle Wortleitungen ausgeführt, um die Prüfung für die Gesamtheit der Speicherzellen zu vervollständigen. Mit dem oben beschriebenen Zeilenmodustest können alle mit einer Wortleitung verbundenen Speicherzellen gleichzeitig getestet werden, um eine signifikante Verkürzung der Testzeit zu erlauben.

In diesem Fall ist es nicht erforderlich, die defekte Speicherzelle zu bestimmen, da die die defekte Speicherzelle enthaltende Zeile durch einen Redundanzschaltkreis ersetzt wird.

Die Halbleiterspeichereinrichtungen großer Kapazität sind jedoch neben Defekten der Speicherzellen verschiedenen Fehlerquellen unterworfen. Zum Beispiel kann aufgrund einer Bitleitungsverkürzung oder eines Bitleitungsbruches oder Probleme des Leseverstärkers ein sogenanntes y-Reihenversagen, d. h., ein Problem entlang der Bitleitungen, auftreten. Falls das oben beschriebene herkömmliche Zeilenmodus-Testverfahren auf die Halbleiterspeichereinrichtung mit Y-Reihenversagen angewandt wird, erscheinen negative Erfas­ sungsergebnisse für alle Wortleitungen. Damit kann nicht ermittelt werden, ob ein Problem mit allen Bits der Speicherzellen oder ein Y-Reihenversagen vorliegt. Falls ein Y-Reihenversagen vorliegt ist es außerdem unmöglich, das Y-Reihenversagen zu lokalisieren.

Falls es beim Speicherzellenfeld mit einer Mehrzahl von Speicher­ zellen MC, wie dies in Fig. 10 dargestellt ist, möglich ist, die Spalte CY, in der das Y-Reihenversagen auftritt, zu lokalisieren, kann die Spalte CY durch einen Redundanzschaltkreis R, der Ersatz­ speicherzellen SMC umfaßt, ersetzt werden.

Aufgabe der Erfindung ist es, die Testeffizienz für eine Halb­ leiterspeichereinrichtung zu verbessern. Ferner soll eine Halb­ leiterspeichereinrichtung mit einem auf dem Chip befindlichen Testschaltkreis geschaffen werden, die die Erfassung des soge­ nannten Y-Reihenversagens ohne Verlängerung der Testzeit ermög­ licht. Weiterhin soll eine Halbleiterspeichereinrichtung geschaffen werden, bei der die Erfassung des Y-Reihenversagens gleichzeitig mit dem Zeilenmodustest erfolgen kann. Aufgabe der Erfindung ist außerdem die Bereitstellung eines Verfahrens zum Testen einer Halbleiterspeichereinrichtung, das die Erfassung des Y-Reihen­ versagens ohne Verlängerung der Testzeit ermöglicht.

Um die Aufgabe zu lösen, umfaßt die erfindungsgemäße Halbleiter­ speichereinrichtung eine Mehrzahl von Wortleitungen, eine Mehrzahl von die Wortleitungen kreuzenden Bitleitungen, eine Mehrzahl von Speicherzellen an den Kreuzungen zwischen den Wort- und Bitlei­ tungen, einen ersten Selektor, eine Mehrzahl von Detektoren, eine Ausgabeleitung und eine Teilungseinrichtung.

Während des Testes wählt der erste Selektor nacheinander die Mehr­ zahl von Wortleitungen aus und die Mehrzahl von Detektoren erfaßt mögliche Defekten der Speicherzellen, die mit der durch den ersten Selektor ausgewählten Wortleitung verbunden sind. Die Aus­ gabeleitung ist mit den Detektoren gemeinsam verbunden und weist eine Mehrzahl von Verbindungspunkten auf, denen die Erfassungs­ ergebnisse der Mehrzahl von Detektoren getrennt zugeführt werden. Die Teilungseinrichtung unterteilt die Ausgabeleitung in einem Bereich zwischen vorbestimmten Verbindungspunkten entsprechend der vom ersten Selektor ausgewählten Wortleitung in zwei Teile.

Bei der erfindungegemäßen Halbleiterspeichereinrichtung wird ein Zeilenmodustest nacheinander für die vom Selektor sequentiell ausgewählten Wortleitungen durchgeführt, während die Ausgabeleitung sequentiell an den entsprechend den nacheinander ausgewählten Wortleitungen bestimmten Bereichen unterteilt wird. Damit werden die Erfassungsergebnisse der entsprechenden Detektoren an den jeweiligen unterteilten Teilen der Ausgabeleitung ausgegeben. Die Erfassungsergebnisse der jeweiligen unterteilten Teile der Aus­ gabeleitung werden überwacht. Falls ein Y-Reihenversagen auftritt, wird das Erfassungsergebnis eines jeden Teilbereiches der Ausgabe­ leitung geändert, falls die Ausgabeleitung in einem Bereich unter­ teilt worden ist, der dem Y-Reihenversagen entspricht. Daher kann jeder Teilbereich der Ausgabeleitung überwacht werden, um einen Teilbereich herauszufinden, bei dem die Erfassungsergebnisse geändert werden und so das sogenannte Y-Reihenversagen zu erfassen.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm, das die Gesamtstruktur eines dynami­ schen RAM mit einem auf dem Chip befindlichen Test­ schaltkreis in Übereinstimmung mit einer Ausführungsform der Erfindung darstellt;

Fig. 2 ein Schaltbild, das die Struktur der wesentlichen Bereiche des in Fig. 1 gezeigten dynamischen RAM darstellt;

Fig. 3 die Struktur des Signalgenerators des in Fig. 1 darge­ stellten dynamischen RAM;

Fig. 4 ein Schaltbild, das die detaillierte Struktur eines Schalters des in Fig. 1 gezeigten dynamischen RAM dar­ stellt;

Fig. 5A ein Schaltbild der Struktur eines Erfassungsschaltkreises des in Fig. 1 dargetellten dynamischen RAM;

Fig. 5B ein Signaldiagramm zur Verdeutlichung des Betriebes des in Fig. 1 gezeigten dynamischen RAM während des Zeilen­ modustestes;

Fig. 6A eine Ansicht zur Darstellung des Zeilenmodustestes im dynamischen RAM der Fig. 1;

Fig. 6B ein Diagramm zur Darstellung des Verfahrens für die Erfassung des Y-Reihenversagens im dynamischen RAM der Fig. 1;

Fig. 7 ein Blockdiagramm der Struktur eines herkömmlichen dynamischen RAM, bei dem ein Zeilenmodustest durchgeführt wird;

Fig. 8 ein Schaltbild der Struktur der wesentlichen Teile des in Fig. 7 dargestellten dynamischen RAM;

Fig. 9 ein Signaldiagramm zur Darstellung des Betriebes beim Zeilenmodustest; und

Fig. 10 ein Diagramm zur Erläuterung des Ersetzens der Spalte mit Y-Reihenversagen durch einen Redundanzschaltkreis.

Bezüglich der Fig. 1 sind ein Schreibschaltkreis 14 und ein Ver­ gleichsschaltkreis 15 zwischen einem Leseverstärkerbereich 4 und einem I/O-Schalter 5 angeordnet. Zwischen dem I/O-Schalter 5 und einem Spaltendekoder 6 sind ferner ein Erfassungsschaltkreis 20 und ein Signalgenerator 21 geschaffen, die eine wesentliche Eigen­ schaft der Erfindung darstellen. Ein vom Zeilenadreßpuffer 8 ausgegebenes Zeilenadreßsignal RA und ein vom Spaltenadreßpuffer 10 ausgegebenes Spaltenadreßsignal CA werden an einen Schalter 22 angelegt. Auf diese Weise wird selektiv das Zeilenadreßsignal RA oder das Spaltenadreßsignal CA über den Schalter dem Spaltendekoder 6 zugeführt. Der dynamische RAM in Fig. 1 stimmt ansonsten mit dem in Fig. 7 gezeigten herkömmlichen dynamischen RAM überein.

Obwohl das Speicherzellenfeld 1 aus n×n Bit Speicherzellen besteht, sind in Fig. 2 nur zwei Sätze Y1 und Y2 von Spalten und zwei Sätze von Bitleitungspaaren BL1, und BL2, dargestellt. Die Struktur des Speicherzellenfeldes 1, des Leseverstärkerbereiches 4, des Schreibschaltkreises 14, des Vergleichsschaltkreises 15 und des I/O-Schalters 5 stimmt mit der der in Fig. 8 gezeigten überein. Vom Gesichtspunkt des Layout sind der Leseverstärkerbereich 4, der Vergleichsschaltkreis 15 und der I/O-Schalter 5 jedoch auf der­ selben Seite des Speicherzellenfeldes 1 angeordnet.

Der Erfassungsschaltkreis 20 ist entsprechend den Spalten Y1 und Y2 mit Transistoren S1 und S2 versehen, um eine Ausgabeleitung L zu entladen. Es sind Transistoren T1 und T2, die eine effektive Unter­ teilung der Ausgabeleitung bewirken, mit der Ausgabeleitung L verbunden. Die Gates der Transistoren S1 und S2 sind mit Knoten N1 bzw. N2 des Vergleichsschaltkreises 15 verbunden. Der Transistor S1 ist zwischen den Knoten n1 und eine Masseleitung geschaltet, während der Transistor S2 zwischen den Knoten n2 und die Masse­ leitung geschaltet ist. Ein Vorladeschaltkreis 200 ist mit der Ausgabeleitung L verbunden. Der Vorladeschaltkreis 200 lädt die Ausgabeleitung L als Reaktion auf den "L"-Pegel eines Vorlade­ signales Φ_PR vor. Es sind Inverter G1 und G2 mit den beiden Enden der Ausgabeleitung L verbunden. Eine Erfassungsergebnis-Ausgabe­ leitung F1 ist mit dem Ausgangsanschluß des Invertes G1 und eine Erfassungsergebnis-Ausgabeleitung F2 mit dem Ausgangsanschluß des Inverters G2 verbunden.

Die Fig. 3 und 4 zeigen die Struktur des Signalgenerators 21 und des Schalters 22.

Der Schalter 22 ist von einem Testaktivierungssignal TE abhängig, das von einer Zeilenteststeuerung 17 angelegt wird, um das Spal­ tenadreßsignal CA oder das Zeilenadreßsignal RA an den Spalten­ dekoder 6 anzulegen. Das Ausgangssignal eines im Spaltendekoder 6 gebildeten Dekoderschaltkreises 41 wird an einen Eingangsanschluß des NAND-Gatters G5 und über einen Inverter G3 an einen Eingangs­ anschluß des NOR-Gatters G6 angelegt. In ähnlicher Weise wird das Ausgangssignal des Dekoderschaltkreises 42 an einen Eingangsan­ schluß eines NAND-Gatters G7 und über einen Inverter G4 an einen Eingangsanschluß des NOR-Gatters G8 angelegt. Das Testaktivierungs­ signal TE wird an die anderen Eingangsanschlüsse der NAND-Gatter G5, G7 und der NOR-Gatter G6, G8 angelegt.

Während der normalen Lese- oder Schreiboperation geht das Test­ aktivierungssignal TE auf den "L"-Pegel, während es beim Zeilenmodustest auf dem "H"-Pegel liegt. Beim normalen Lesen oder Schreiben wird das Spaltenadreßsignal CA an den Spaltendekoder 6 angelegt. Damit werden die durch Dekodierung des Spaltenadreß­ signales CA erhaltenen Ausgangssignale an die NOR-Gatter G6 und G8 als Spaltenauswahlsignale C1 bzw. C2 angelegt. Beim Zeilenmodustest wird andererseits das Zeilenadreßsignal RA an den Spaltendekoder 6 angelegt. Damit werden invertierte Signale der durch Dekodierung des Zeilenadreßsignales RA erhaltenen Ausgangssignale als Steuer­ signale Φ1 und Φ2 an die NAND-Gatter G5 bzw. G7 angelegt.

Diese Spaltenauswahlsignale C1 und C2 werden jeweils an die Gates der Transistoren Q9, Q10 und Q11, Q12 des in Fig. 2 gezeigten I/O- Schalters 5 angelegt. Die Steuersignale und werden jeweils den Gates der Transistoren T1 und T2 zugeführt.

Die Fig. 4 zeigt ein detailliertes Schaltbild für den Schalter 22 mit Transfergattern G9, G10 und einem Inverter G11. In der Praxis ist jedoch eine Mehrzahl der in Fig. 4 gezeigten Schalter 22 gebildet.

Das Transfergatter G9 schaltet durch, wenn sich das Testakti­ vierungssignal TE auf dem "L"-Pegel befindet, während das Trans­ fergatter G10 durchschaltet, falls sich das Testaktivierungssignal TE auf dem "H"-Pegel befindet.

Die Fig. 2 und 3 zeigen nur zwei Spalten Y1 und Y2. In der Praxis umfaßt das Speicherzellenfeld 1 jedoch eine Mehrzahl von Spalten Y1 bis Yn, wie dies in Fig. 5A dargestellt ist. Damit sind n Entladungstransistoren S1 bis Sn und n Teilungstransistoren T1 bis Tn entsprechend der Zahl n von Spalten Y1 bis Yn geschaffen. Ferner sind n Wortleitungen WL1 bis WLn gebildet, die die Spalten Y1 bis Yn kreuzen.

Unter Bezugnahme auf die Fig. 5A und 5B wird nun der Betrieb der Ausführungsform im Zeilenmodustest beschrieben.

Der Betrieb des Schreibschaltkreises 14 und des Vergleichsschalt­ kreises 15 während des Zeilenmodustestes stimmt mit demjenigem im herkömmlichen dynamischen RAM der Fig. 8 überein. Es wird nun angenommen, daß die i. Spalte Yi einem Y-Reihenversagen unterliegt.

Der in Fig. 3 dargestellte Zeilendekoder 3 wählt in Abhängigkeit vom Zeilenadreßsignal RA die Wortleitung WL1 aus. Entsprechend der ausgewählten Wortleitung WL1 wird ein Zeilentest durchgeführt. Das Zeilenadreßsignal RA wird zu diesem Zeitpunkt auch an den Spalten­ dekoder 6 angelegt. Damit geht nur das Steuersignal auf den "L"-Pegel, um den Transistor T1 zu sperren. Die Ausgabeleitung L wird somit durch den Transistor T1 in zwei Teile unterteilt. Da die Spalte Yi fehlerhaft ist, befindet sich das Potential am Knoten Ni auf dem "H"-Pegel. Dies bewirkt, daß ein "L"-Pegel- Signal auf die Erfassungsergebnis-Ausgabeleitung F1 und ein "H"-Pegel-Signal auf die Erfassungsergebnis-Ausgabeleitung F2 ausgegeben wird. Falls nun die Wortleitung WL2 ausgewählt wird, geht nur das Steuersignal auf den "L"-Pegel. Damit wird die Ausgabeleitung L durch den Transistor T2 in zwei Teile unterteilt. Auch in diesem Fall wird ein "L"-Pegel-Signal auf die Erfassungs­ ergebnis-Ausgabeleitung F1 und ein "H"-Pegel-Signal auf die Erfassungsergebnis-Ausgabeleitung F2 ausgegeben. Der Zeilentest der Wortleitungen WL1 bis WLi führt zu denselben Testergebnissen, wie dies durch die durchgezogene Linie bei F1 und F2 in Fig. 5B gezeigt ist.

Falls nun die Wortleitung WLi+1 ausgewählt wird, geht nur das Steuersignal auf den "L"-Pegel. Da der Transistor Ti+1 hier­ durch gesperrt wird, wird im Gegensatz zu den obigen Ergebnissen ein "H"-Pegel-Signal auf die Erfassungsergebnis-Ausgabeleitung F1 und ein "L"-Pegel-Signal auf die Erfassungsergebnis-Ausgabeleitung F2 ausgegeben. Der Zeilentest der Wortleitungen WLi+1 bis WLn ergibt dieselben Ergebnisse wie durch die unterbrochene Linie bei F1 und F2 in Fig. 5B dargestelit ist.

Bezüglich der Fig. 6A ist das Speicherzellenfeld 1 durch eine diagonale Linie ℓ in einen der Erfassungsergebnis-Ausgabeleitung F1 entsprechenden und einen der Erfassungsergebnis-Ausgabeleitung F2 entsprechenden Bereich unterteilt. Falls ein Y-Reihenversagen in der Spalte Yi vorliegt, werden die Signale auf den Erfassungs­ ergebnis-Ausgabeleitungen F1 und F2 an einem Punkt der Ausgabe­ leitung L invertiert, der dem Kreuzungspunkt der Spalte Yi und der Diagonale ℓ entspricht.

Wenn nun eine der Wortleitungen WL1 bis WLi ausgewählt wird, erscheint ein "L"-Pegel-Signal auf der Erfassungsergebnis-Ausgabe­ leitung F1, während ein "H"-Pegel-Signal auf der Erfassungsergebnis- Ausgabeleitung F2 auftritt, wie dies in Fig. 6B dargestellt ist. Falls eine der Wortleitungen WLi+1 bis WLn ausgewählt wird, erscheint ein "H"-Pegel-Signal auf der Erfassungsergebnis-Ausgabe­ leitung F1, während ein "L"-Pegel-Signal auf der Erfassungsergebnis- Ausgabeleitung F2 auftritt. Damit kann die Stelle des Y-Leitungs­ versagens durch Bestimmen desjenigen Punktes ermittelt werden, bei dem die Ausgangssignale der Erfassungsergebnis-Ausgabeleitungen F1 und F2 sich vom "L"- nach dem "H"-Pegel bzw. vom "H"- nach dem "L"-Pegel ändern.

Während der normalen Lese- oder Schreiboperation geht das Test­ aktivierungssignal TE auf den "L"-Pegel, so daß das Spalten­ adreßsignal CA an den Spaltendekoder 6 angelegt wird. Somit wird einer der Transistorsätze im I/O-Schalter 5 durch das Spalten­ adreßsignal durchgeschaltet. Damit wird das entspechende Bit­ leitungspaar mit dem Ein/Ausgangsleitungspaar I/O, verbunden. Zu diesem Zeitpunkt werden die Steuersignale bis alle auf dem "H"-Pegel gehalten. Auf diese Weise wird eine normale Auslese- oder Schreiboperation wie beim in Fig. 8 dargestellten herkömm­ lichen dynamischen RAM ausgeführt.

Bei der oben beschriebenen Ausführung wird die Ausgabeleitung sequentiell durch die Transistoren T1 bis Tn in Synchronisation mit dem Auswählen der Wortleitungen WL1 bis WLn unterteilt. Auf diese Weise kann ein Y-Reihenversagen zum gleichen Zeitpunkt erfaßt werden, zu dem der Zeilenmodustest der Wortleitung durch­ geführt wird. Damit kann ein Y-Reihenversagen in kürzerer Zeit erfaßt werden.

Bei der oben beschriebenen Ausführung wird die Testzeit weiter verkürzt, da das Zeilenadreßsignal RA zum Auswählen der Teilungs­ transistoren T1 bis Tn benutzt wird. Es kann jedoch auch das Spaltenadreßsignal CA während des Zeilenmodustestes an den Spaltendekoder 6 angelegt werden und die Steuersignale bis können auf der Basis des von außen angelegten Spaltenadreßsignales kontrolliert werden.

Bei der oben beschriebenen Ausführungsform sind der Schreibschalt­ kreis 14, der Vergleichsschaltkreis 15, der Erfassungsschaltkreis 20 und der Signalgenerator 21 auf der Seite des Spaltendekoders 6 angeordnet, so daß ein besonderer Vorteil beim Schaltkreis-Layout erzielt werden kann. Diese Anordnung ist jedoch lediglich erläuternd und ein kompakteres Schaltkreis-Design kann möglicherweise durch Verwendung einer Anordnung der Komponenten erzielt werden, die von der oben beschriebenen abweicht. Zum Beispiel können der Schreib­ schaltkreis 14, der Vergleichsschaltkreis 15 und der Erfassungs­ schaltkreis 16 bezüglich des Speicherzellenfeldes 1 auf der dem Spaltendekoder 6 gegenüberliegenden Seite angeordnet sein, wie dies beim herkömmlichen dynamischen RAM der Fig. 7 der Fall ist.

Während bei der oben beschriebenen Ausführungsform n×n Bit Speicher­ zellen im Speicherzellenfeld 1 dargestellt sind, kann die vorlie­ gende Erfindung auch auf ein Speicherzellenfeld angewandt werden, das aus m · n Bit Speicherzellen besteht, wobei m < n ist. Wenn m die Anzahl der Wortleitungen und n die Anzahl der Bitleitungen angibt, kann die Anordnung derart ausgeführt werden, daß jeder der Teilungstransistoren jedesmal dann gesperrt wird, wenn eine Mehr­ zahl von Wortleitungen ausgewählt wird. Während bei der oben beschriebenen Ausführungsform, ein Teilungstransistor für jedes Bitleitungspaar gebildet ist, kann ein Teilungstransistor auch für eine Mehrzahl von Bitleitungspaaren geschaffen sein.

Entsprechend der vorliegenden Erfindung können zwei Y-Reihenversager erfaßt werden. Falls eine Mehrzahl von Y-Reihenversagern auftritt, können zwei Y-Reihenversager an den beiden Enden dieser Y-Reihen­ versager erfaßt werden.

Aus dem oben beschriebenen Sachverhalt ist ersichtlich, daß die vorliegende Erfindung eine Anordnung schafft, bei der sogenanntes Y-Reihenversagen gleichzeitig mit dem Zeilenmodustest erfaßt werden kann, so daß die Testzeit für Halbleiterspeichereinrichtungen signifikant reduziert werden kann, während die Fähigkeit für die Erfassung von Defekten verbessert wird. Damit kann die vorliegende Erfindung benutzt werden, einen Test zur Verwendung von Redundanz­ schaltkreisen auszuführen. Folglich kann die Testeffizienz für Halbleiterspeichereinrichtungen verbessert und die Herstellungs­ kosten pro Chip vermindert werden.

Claims (13)

1. Halbleiterspeichereinrichtung mit einer Mehrzahl von Wortlei­ tungen (WL1 bis WLn), einer Mehrzahl von Bitleitungen (BL1, , BL2, ), die die Wortleitungen (WL1 bis WLn) kreuzend angeordnet sind, und einer Mehrzahl von Speicherzellen (MC1 bis MC4), die an Kreuzungspunkten der Wort- (WL1 bis WL4) und Bitleitungen (BL1, , BL2, ) gebildet sind, gekennzeichnet durch eine erste Auswahleinrichtung (3) zum sequentiellen Auswählen der Wortlei­ tungen (WL1 bis WLn) während des Testes, eine Mehrzahl von Erfassungseinrichtungen (14, 15, 20) zum Erfassen von möglichen Defekten in den Speicherzellen, die mit der von der ersten Auswahleinrichtung (3) ausgewählten Wortleitung verbunden sind, während des Testes, eine Ausgabeleitung (L), die für die Erfas­ sungseinrichtungen (14, 15, 20) gemeinsam geschaffen ist und eine Mehrzahl von Verbindungspunkten (N1 bis Nn) aufweist, an die die Erfassungsergebnisse der Erfassungseinrichtungen (14, 15, 20) getrennt angelegt werden, und eine Unterteilungseinrichtung (T1 bis Tn) zum Unterteilen der Ausgabeleitung (L) in zwei Teile in einem Bereich zwischen zwei Verbindungspunkten entsprechend der von der ersten Auswahleinrichtung (3) ausgewählten Wortleitung.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß jede Erfassungseinrichtung der Mehrzahl von Erfas­ sungseinrichtungen (14, 15, 20) eine Vergleichseinrichtung (15) zum Vergleichen der aus einer entsprechenden Speicherzelle der mit der ausgewählten Wortleitung verbundenen Speicherzellen aus­ gelesenen Daten mit von außen zugeführten Daten und zum Ausgeben des Vergleichsergebnisses als Erfassungsergebnis umfaßt.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede Erfassungseinrichtung der Mehrzahl von Erfassungseinrichtungen (14, 15, 20) eine Schreibeinrichtung (14) zum Einschreiben von Daten, die von außen angelegt werden, in eine Mehrzahl von mit der ausgewählten Wortleitung verbundenen Speicherzellen umfaßt.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Unterteilungseinrichtung eine Mehrzahl von Schalteinrichtungen (T1 bis Tn), die jeweils zwischen den Verbindungspunkten (n1 bis nn) gebildet sind, umfaßt, wobei die der ausgewählten Wortleitung entsprechende Schalteinrichtung der Schalteinrichtungen (T1 bis Tn) gesperrt wird und die rest­ lichen Schalteinrichtungen leitend gemacht werden.

5. Halbleiterspeichereinrichtung nach Anspruch 4, gekennzeichnet durch eine zweite Auswahleinrichtung (6) zum Sperren derjenigen Schalteinrichtung während des Testes, die der ausgewählten Wortleitung entspricht.

6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekenn­ zeichnet, daß die erste Schalteinrichtung einen Zeilendekoder (3) umfaßt, der von einem von außen zugeführten Zeilenadreßsignal abhängig ist, um eine der Wortleitungen (WL1 bis WLn) auszuwählen, und daß die zweite Auswahleinrichtung einen Spaltendekoder (6) umfaßt, der von einem von außen zugeführten Zeilenadreßsignal abhängig ist, um eine der Schalteinrichtungen (T1 bis Tn) auszu­ wählen und diese ausgewählte Schalteinrichtung während des Testes zu sperren, wobei die zweite Auswahleinrichtung vom Spaltenadreß­ signal abhängig ist, das während des normalen Betriebes von außen zum Auswählen einer der Bitleitungen (BL1, , BL2, ) angelegt wird.

7. Halbleiterspeichereinrichtung nach Anspruch 6, gekennzeichnet durch eine Schalteinrichtung (22), die von einem von außen ange­ legten Testsignal abhängig ist, um während des Testes das von außen angelegte Zeilenadreßsignal an den Spaltendekoder (6) und während des normalen Betriebes das von außen angelegte Spalten­ adreßsignal an diesen anzulegen.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß jede der Erfassungseinrichtungen (14, 15, 20) ferner eine Mehrzahl von Schaltelementen (S1 bis Sn) umfaßt, die jeweils zwischen den entsprechenden Verbindungspunkt und ein vorbestimmtes Potential geschaltet sind und eine Steuer­ elektrode aufweisen, an die das Erfassungsergebnis der entspre­ chenden Vergleichseinrichtung (15) angelegt wird.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, daß jede der Schalteinrichtungen (T1 bis Tn) einen MOS-Transistor umfaßt.

10. Verfahren zum Prüfen einer Halbleiterspeichereinrichtung mit einer Mehrzahl von Wortleitungen (WL1 bis WLn), einer Mehrzahl von Bitleitungen (BL1, , BL2, ), die die Wortleitungen (WL1 bis WLn) kreuzend angeordnet sind, einer Mehrzahl von Speicherzellen (MC1 bis MC4), die an Kreuzungspunkten der Wort- (WL1 bis WL4) und Bitleitungen (BL1, BL1, BL2, BL2) gebildet sind, einer Mehrzahl von Erfassungseinrichtungen (14, 15, 20) und einer Ausgabeleitung (L), gekennzeichnet durch die Schritte:
sequentielles Auswählen der Wortleitungen (WL1 bis WLn), Erfassen eines möglichen Defektes in den mit der ausgewählten Wortleitung verbundenen Speicherzellen durch die Erfassungseinrichtung (14, 15, 20), Anlegen der Erfassungsergebnisse durch die Erfassungsein­ richtung (14, 15, 20) an die Verbindungspunkte (N1 bis Nn) der Ausgabeleitung (L), sequentielles Auswählen von Bereichen zwischen vorbestimmten Verbindungspunkten (N1 bis Nn) der Ausgabeleitung (L) entsprechend der Wortleitungsauswahl und Unterteilen der Ausgabe­ leitung (L) am ausgewählten Bereich in wenigstens zwei Teile, und Überwachen der an die jeweiligen unterteilten Bereiche der Ausgabe­ leitung (L) angelegten Erfassungsergebnisse und Ermitteln eines Bereiches, bei dem sich das Erfassungsergebnis bei jedem unter­ teilten Bereich der Ausgabeleitung (L) ändert.

11. Verfahren zum Prüfen einer Halbleiterspeichereinrichtung mit einer Mehrzahl von Wortleitungen (WL1 bis WLn), einer Mehrzahl von Bitleitungen (BL1, , BL2, ), die die Wortleitungen (WL1 bis WLn) kreuzend angeordnet sind, einer Mehrzahl von Speicherzellen (MC1 bis MC4), die an Kreuzungspunkten der Wort- (WL1 bis WL4) und Bitleitungen (BL1, , BL2, ) gebildet sind, einer Mehrzahl von Erfassungseinrichtungen (14, 15, 20) und einer Ausgabeleitung (L), gekennzeichnet durch die Schritte:
sequentielles Auswählen der Wortleitungen (WL1 bis WLn), Durch­ führen eines Zeilenmodustestes für aufeinanderfolgende Wortlei­ tungen und Erfassen von möglichen Defekten in den mit den ausge­ wählten Wortleitungen verbundenen Speicherzellen, Korrelieren von wenigstens einer Bitleitung mit Wortleitungen, die einen Speicher­ zellendefekt aufweisen, um Korrelationsdaten zu erzeugen, und Überwachen der Korrelationsdaten, um wenigstens einen Bitleitungs­ defekt zu ermitteln.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt des sequentiellen Auswählens und der Schritt des Korre­ lierens unter Verwendung eines Zeilenadreßsignales erfolgt.

13. Halbleiterspeichereinrichtung umfassend auf einem gemeinsamen Chip eine Mehrzahl von Wortleitungen (WL1 bis WLn), eine Mehrzahl von Bitleitungen (BL1, , BL2, ), die die Wortleitungen (WL1 bis WLn) kreuzend angeordnet sind, eine Mehrzahl von Speicherzellen (MC1 bis MC4), die an Kreuzungspunkten der Wort- (WL1 bis WL4) und Bitleitungen (BL1, , BL2, ) gebildet sind, eine Einrichtung zum Ausführen eines Zeilenmodustestes aufeinanderfolgender Wort­ leitungen, wobei alle mit einer gerade getesteten Wortleitung verbundenen Speicherzellen gleichzeitig getestet werden, eine Erfassungseinrichtung zum Korrelieren der Bitleitungen mit den getesteten Wortleitungen, und eine Ausgabeeinrichtung, die von der Erfassungseinrichtung abhängig ist, um ein Signal zu erzeugen, das die Stelle oder die Stellen von wenigstens einem Bitleitungsfehler angibt.