JPH0554654A - ダイナミツクｒａｍ - Google Patents
ダイナミツクｒａｍInfo
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- JPH0554654A JPH0554654A JP3214943A JP21494391A JPH0554654A JP H0554654 A JPH0554654 A JP H0554654A JP 3214943 A JP3214943 A JP 3214943A JP 21494391 A JP21494391 A JP 21494391A JP H0554654 A JPH0554654 A JP H0554654A
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- JP
- Japan
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- data
- data bus
- circuit
- buses
- test mode
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】通常動作時とテストモード時とのデータに対す
る動作マージンの差を小さくしテストモードの有効性を
向上させる。 【構成】第２のデータバスＤＢｂｊ（ｊ＝１〜１６）と
それぞれ対応して、所定のタイミングで対応するデータ
バスＤＢａｉ（ｉ＝１〜４），ＤＢｂｊをプリチャージ
するデータ増幅器のインバータＩＶ１を設ける。このイ
ンバータＩＶ１を含み所定のタイミングでデータを保持
するデータ保持手段のトランスファゲートＴ２，Ｔ３及
びＮＯＲゲートＮＲ１を設ける。トランスファゲートＴ
３，ＮＡＮＤゲートＮＤ１，インバータＩＶ６により、
書込み動作時、所定のタイミングで第１及び第２のデー
タバスＤＢａｉ，ＤＢｂｊ間を分離するようにする。
る動作マージンの差を小さくしテストモードの有効性を
向上させる。 【構成】第２のデータバスＤＢｂｊ（ｊ＝１〜１６）と
それぞれ対応して、所定のタイミングで対応するデータ
バスＤＢａｉ（ｉ＝１〜４），ＤＢｂｊをプリチャージ
するデータ増幅器のインバータＩＶ１を設ける。このイ
ンバータＩＶ１を含み所定のタイミングでデータを保持
するデータ保持手段のトランスファゲートＴ２，Ｔ３及
びＮＯＲゲートＮＲ１を設ける。トランスファゲートＴ
３，ＮＡＮＤゲートＮＤ１，インバータＩＶ６により、
書込み動作時、所定のタイミングで第１及び第２のデー
タバスＤＢａｉ，ＤＢｂｊ間を分離するようにする。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックＲＡＭに関
し、特に複数本のデータバスを備え、これらデータバス
をプリチャージした後データを読出す構成のダイナミッ
クＲＡＭに関する。
し、特に複数本のデータバスを備え、これらデータバス
をプリチャージした後データを読出す構成のダイナミッ
クＲＡＭに関する。
【０００２】
【従来の技術】ダイナミックＲＡＭは、大容量化に伴な
い機能試験の時間が長くなりコストの上昇をまねく結果
となっていた。その対策のひとつとしてパラレルテスト
モードがある。このパラレルテストモードを有するダイ
ナミックＲＡＭのブロック図を図５に示す。
い機能試験の時間が長くなりコストの上昇をまねく結果
となっていた。その対策のひとつとしてパラレルテスト
モードがある。このパラレルテストモードを有するダイ
ナミックＲＡＭのブロック図を図５に示す。
【０００３】このダイナミックＲＡＭは、メモリセルア
レイ６への書込み用のデータを入力し、またメモリセル
アレイ６から読出されたデータを出力する入出力端子
を、４ビット並列に入出力できるように４本（ＩＯ１〜
ＩＯ４）有し、前述の書込み用のデータ，読出されたデ
ータ（以下読出しデータという）を伝達するために、入
出力端子ＩＯ１〜ＩＯ４に近い第１のデータバスＯＢａ
を４本（それぞれＤＢａ１〜ＤＢａ４とする）、メモリ
セルアレイ側に第２のデータバスＤＢｂを１６本（それ
ぞれＤＢｂ１〜ＤＢｂ１６とする）有している。
レイ６への書込み用のデータを入力し、またメモリセル
アレイ６から読出されたデータを出力する入出力端子
を、４ビット並列に入出力できるように４本（ＩＯ１〜
ＩＯ４）有し、前述の書込み用のデータ，読出されたデ
ータ（以下読出しデータという）を伝達するために、入
出力端子ＩＯ１〜ＩＯ４に近い第１のデータバスＯＢａ
を４本（それぞれＤＢａ１〜ＤＢａ４とする）、メモリ
セルアレイ側に第２のデータバスＤＢｂを１６本（それ
ぞれＤＢｂ１〜ＤＢｂ１６とする）有している。
【０００４】データ入力バッファ１は、入出力端子ＩＯ
１〜ＩＯ４に供給された４ビットの書込み用のデータを
取込み対応する第１のデータバスＤＢａ１〜ＤＢａ４へ
伝達する。
１〜ＩＯ４に供給された４ビットの書込み用のデータを
取込み対応する第１のデータバスＤＢａ１〜ＤＢａ４へ
伝達する。
【０００５】データ出力バッファ回路２は、通常動作
時、第１のデータバスＤＢａ１〜ＤＢａ４に伝達された
読出しデータを対応する入出力端子ＩＯ１〜ＩＯ４へ伝
達する一方、テストモード時、４ビットのテスト結果信
号ＴＦ（それぞれＴＦ１〜ＴＦ４とする）に従って入出
力端子ＩＯ１〜ＩＯ４のレベルを制御する。
時、第１のデータバスＤＢａ１〜ＤＢａ４に伝達された
読出しデータを対応する入出力端子ＩＯ１〜ＩＯ４へ伝
達する一方、テストモード時、４ビットのテスト結果信
号ＴＦ（それぞれＴＦ１〜ＴＦ４とする）に従って入出
力端子ＩＯ１〜ＩＯ４のレベルを制御する。
【０００６】データバス選択デコーダ３は、アドレス信
号（Ｘ１…，Ｙ１…）に従って、通常動作時にはバス選
択信号ＢＳ１〜ＢＳ１６のうちの各データバスＤＢａ１
〜ＤＢａ４に対してそれぞれ１つずつ選択信号をアクテ
ィブにし、テストモード時には全ての選択信号ＢＳ１〜
ＢＳ１６をアクティブとする。
号（Ｘ１…，Ｙ１…）に従って、通常動作時にはバス選
択信号ＢＳ１〜ＢＳ１６のうちの各データバスＤＢａ１
〜ＤＢａ４に対してそれぞれ１つずつ選択信号をアクテ
ィブにし、テストモード時には全ての選択信号ＢＳ１〜
ＢＳ１６をアクティブとする。
【０００７】データバス選択回路９は、４本の第１のデ
ータバスＤＢａ（ＤＢａ１〜ＤＢａ４）と１６本の第２
のデータバスＤＢｂ（ＤＢｂ１〜ＤＢｂ１６）との接続
を、バス選択信号ＢＳ１〜ＢＳ１６に従って制御する。
この全体のブロック図を図６に、内部の基本回路ブロッ
クＣＢｊ（ｊ＝１〜１６）を図７に示す。
ータバスＤＢａ（ＤＢａ１〜ＤＢａ４）と１６本の第２
のデータバスＤＢｂ（ＤＢｂ１〜ＤＢｂ１６）との接続
を、バス選択信号ＢＳ１〜ＢＳ１６に従って制御する。
この全体のブロック図を図６に、内部の基本回路ブロッ
クＣＢｊ（ｊ＝１〜１６）を図７に示す。
【０００８】プリチャージ回路１０は、プリチャージ制
御信号ＰＣｘに従ってデータバスＤＢａ１〜ＤＢａ４，
ＤＢｂ１〜ＤＢｂ１６を所定のタイミングで電源電位Ｖ
ｃｃレベルにプリチャージする。
御信号ＰＣｘに従ってデータバスＤＢａ１〜ＤＢａ４，
ＤＢｂ１〜ＤＢｂ１６を所定のタイミングで電源電位Ｖ
ｃｃレベルにプリチャージする。
【０００９】書込データバッファ回路５ａは、第２のデ
ータバスＤＢｂ１〜ＤＢｂ１６からの書込み用のデータ
をメモリセルアレイ６へ供給する。
ータバスＤＢｂ１〜ＤＢｂ１６からの書込み用のデータ
をメモリセルアレイ６へ供給する。
【００１０】メモリセルアレイ６は、アドレス信号（Ｘ
１，…，Ｙ１…）により指定されたアドレスのメモリセ
ルに対し供給されたデータを書込み、また記憶している
データの読出しを行う。
１，…，Ｙ１…）により指定されたアドレスのメモリセ
ルに対し供給されたデータを書込み、また記憶している
データの読出しを行う。
【００１１】データ出力増幅回路７ａは、メモリセルア
レイ６からの読出しデータを増幅し第２のデータバスＤ
Ｂｂ１〜ＤＢｂ１６へ伝達する。
レイ６からの読出しデータを増幅し第２のデータバスＤ
Ｂｂ１〜ＤＢｂ１６へ伝達する。
【００１２】テストモード比較回路８は、メモリセルア
レイ６から読出された１６ビットの読出しデータを対応
する４ビット単位で一致しているか否か比較判定し、そ
の結果をテスト結果信号ＴＦ（ＴＦ１〜ＴＦ４）として
出力する。
レイ６から読出された１６ビットの読出しデータを対応
する４ビット単位で一致しているか否か比較判定し、そ
の結果をテスト結果信号ＴＦ（ＴＦ１〜ＴＦ４）として
出力する。
【００１３】次にこのダイナミックＲＡＭの動作につい
て説明する。
て説明する。
【００１４】通常動作時には、データバス選択回路９に
より、各第１のデータバスＤＢａ１〜ＤＢａ４と第２の
データバスＤＢｂ１〜ＤＢｂ１６のうちの４本とが１対
１に接続され、４ビット単位で、入出力端子ＩＯ１〜Ｉ
Ｏ４からの書込み用のデータがメモリセルアレイ６に書
込まれ、またメモリセルアレイ６から読出されたデータ
が入出力端子ＩＯ１〜ＩＯ４から出力される。
より、各第１のデータバスＤＢａ１〜ＤＢａ４と第２の
データバスＤＢｂ１〜ＤＢｂ１６のうちの４本とが１対
１に接続され、４ビット単位で、入出力端子ＩＯ１〜Ｉ
Ｏ４からの書込み用のデータがメモリセルアレイ６に書
込まれ、またメモリセルアレイ６から読出されたデータ
が入出力端子ＩＯ１〜ＩＯ４から出力される。
【００１５】テストモード時には、選択信号ＢＳ１〜Ｂ
Ｓ１６が全てアクティブとなり、４本の第１のデータバ
スＤＢａ１〜ＤＢａ４と１６本の第２のデータバスＤＢ
ｂ１〜ＤＢ１６とがそれぞれ１対４で接続され、４ビッ
トずつ同一のデータが４組、メモリセルアレイ６に書込
まれた後読出され、テストモード比較回路８に入力され
る。テストモード比較回路８は、それぞれ４ビット単位
で同一データであるか否かを比較判定し、同一データで
ない場合には対応するテスト結果信号（ＴＦ１〜ＴＦ
４）により、データ出力バッファ回路２を介して対応す
る入出力端子（ＩＯ１〜ＩＯ４）を低レベルにする。ま
た同一の場合は高レベルとする。
Ｓ１６が全てアクティブとなり、４本の第１のデータバ
スＤＢａ１〜ＤＢａ４と１６本の第２のデータバスＤＢ
ｂ１〜ＤＢ１６とがそれぞれ１対４で接続され、４ビッ
トずつ同一のデータが４組、メモリセルアレイ６に書込
まれた後読出され、テストモード比較回路８に入力され
る。テストモード比較回路８は、それぞれ４ビット単位
で同一データであるか否かを比較判定し、同一データで
ない場合には対応するテスト結果信号（ＴＦ１〜ＴＦ
４）により、データ出力バッファ回路２を介して対応す
る入出力端子（ＩＯ１〜ＩＯ４）を低レベルにする。ま
た同一の場合は高レベルとする。
【００１６】このように、１６ビットのデータをパラレ
ルにメモリセルアレイ６へ書込み読出してテストするの
で、１６ビットパラレルテストモードと言われる。
ルにメモリセルアレイ６へ書込み読出してテストするの
で、１６ビットパラレルテストモードと言われる。
【００１７】また、これら通常動作時及びテストモード
時において、メモリセルアレイ６からデータを読出す前
に、第１及び第２のデータバスＤＢａ（ＤＢａ１〜ＤＢ
ａ４），ＤＢｂ（ＤＢｂ１〜ＤＢｂ１６）全てを電源電
位Ｖｃｃレベルにプリチャージする。
時において、メモリセルアレイ６からデータを読出す前
に、第１及び第２のデータバスＤＢａ（ＤＢａ１〜ＤＢ
ａ４），ＤＢｂ（ＤＢｂ１〜ＤＢｂ１６）全てを電源電
位Ｖｃｃレベルにプリチャージする。
【００１８】
【発明が解決しようとする課題】この従来のダイナミッ
クＲＡＭは、通常動作時には第１及び第２のデータバス
ＤＢａ１〜ＤＢａ４，ＤＢｂ１〜ＤＢｂ１６が１対１に
接続し、テストモード時には１対４で接続してメモリセ
ルアレイ６にデータを書込み、またこれらをプリチャー
ジした後メモリセルアレイ６からデータを読出す構成と
なっているので、通常動作時とテストモード時とではデ
ータ入力バッファ回路１及びプリチャージ回路１０の負
荷が異なるため、データに対する動作マージンに差が生
じ、テストモードに対する有効性が低下するという欠点
があった。
クＲＡＭは、通常動作時には第１及び第２のデータバス
ＤＢａ１〜ＤＢａ４，ＤＢｂ１〜ＤＢｂ１６が１対１に
接続し、テストモード時には１対４で接続してメモリセ
ルアレイ６にデータを書込み、またこれらをプリチャー
ジした後メモリセルアレイ６からデータを読出す構成と
なっているので、通常動作時とテストモード時とではデ
ータ入力バッファ回路１及びプリチャージ回路１０の負
荷が異なるため、データに対する動作マージンに差が生
じ、テストモードに対する有効性が低下するという欠点
があった。
【００１９】本発明の目的は、テストモードの有効性を
向上させることができるダイナミックＲＡＭを提供する
ことにある。
向上させることができるダイナミックＲＡＭを提供する
ことにある。
【００２０】
【課題を解決するための手段】本発明のダイナミックＲ
ＡＭは、メモリセルアレイへの書込み用のデータ及び前
記メモリセルアレイからの読出しデータを複数ビット並
列に入出力する複数の入出力端子と、これら入出力端子
と対応して設けられ前記書込み用のデータ及び読出しデ
ータを伝達する複数本の第１のデータバスと、これら各
第１のデータバスに対しそれぞれ複数本ずつ設けられた
第２のデータバスと、前記各第１のデータバスと対応す
る複数本の第２のデータバスとの接続を、通常動作時に
は１対１に、テストモード時には１対複数本に制御する
データバス選択回路と、前記各第２のデータバスと対応
して設けられ、それぞれプリチャージ制御信号に従って
対応する前記第１及び第２のデータバスを所定のレベル
にプリチャージするデータ増幅器、及びこのデータ増幅
器を含み制御信号に従って対応する前記第１及び第２の
データバスのデータを保持するデータ保持手段を備えた
複数の基本回路ブロックから成るデータバス制御増幅回
路とを有している。
ＡＭは、メモリセルアレイへの書込み用のデータ及び前
記メモリセルアレイからの読出しデータを複数ビット並
列に入出力する複数の入出力端子と、これら入出力端子
と対応して設けられ前記書込み用のデータ及び読出しデ
ータを伝達する複数本の第１のデータバスと、これら各
第１のデータバスに対しそれぞれ複数本ずつ設けられた
第２のデータバスと、前記各第１のデータバスと対応す
る複数本の第２のデータバスとの接続を、通常動作時に
は１対１に、テストモード時には１対複数本に制御する
データバス選択回路と、前記各第２のデータバスと対応
して設けられ、それぞれプリチャージ制御信号に従って
対応する前記第１及び第２のデータバスを所定のレベル
にプリチャージするデータ増幅器、及びこのデータ増幅
器を含み制御信号に従って対応する前記第１及び第２の
データバスのデータを保持するデータ保持手段を備えた
複数の基本回路ブロックから成るデータバス制御増幅回
路とを有している。
【００２１】また、書込み動作時に所定のタイミングで
第１のデータバスと第２のデータバスとの間を非導通状
態とするデータバス間分離手段を設けた構成を有してい
る。
第１のデータバスと第２のデータバスとの間を非導通状
態とするデータバス間分離手段を設けた構成を有してい
る。
【００２２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２３】図１は本発明の一実施例を示すブロック図
である。
である。
【００２４】この実施例が図５〜図７に示された従来の
ダイナミックＲＡＭと相違する点は、プリチャージ回路
１０及びデータバス選択回路９に代えてデータバス選択
・制御増幅回路４を設け、このデータバス選択・制御増
幅回路４を、従来のデータバス選択回路９が持つ機能の
他に、各第２のデータバスＤＢｂ１〜ＤＢｂ１６と対応
して設けられ、それぞれプリチャージ制御信号ＰＣに従
って対応する第１及び第２のデータバスをＤＢａ１〜Ｄ
Ｂａ４，ＤＢｂ１〜ＤＢｂ１６を電源電位Ｖｃｃレベル
にプリチャージするデータ増幅器と、このデータ増幅器
を含み制御信号ＲＤＥに従って対応する第１及び第２の
データバス（ＤＢａ１〜ＤＢａ４，ＤＢｂ１〜ＤＢｂ１
６）のデータを保持するデータ保持手段と、読出し動作
時に所定のタイミングで第１及び第２のデータバス間を
非導通状態とするデータバス間分離手段とを備えた構成
とした点にある。
ダイナミックＲＡＭと相違する点は、プリチャージ回路
１０及びデータバス選択回路９に代えてデータバス選択
・制御増幅回路４を設け、このデータバス選択・制御増
幅回路４を、従来のデータバス選択回路９が持つ機能の
他に、各第２のデータバスＤＢｂ１〜ＤＢｂ１６と対応
して設けられ、それぞれプリチャージ制御信号ＰＣに従
って対応する第１及び第２のデータバスをＤＢａ１〜Ｄ
Ｂａ４，ＤＢｂ１〜ＤＢｂ１６を電源電位Ｖｃｃレベル
にプリチャージするデータ増幅器と、このデータ増幅器
を含み制御信号ＲＤＥに従って対応する第１及び第２の
データバス（ＤＢａ１〜ＤＢａ４，ＤＢｂ１〜ＤＢｂ１
６）のデータを保持するデータ保持手段と、読出し動作
時に所定のタイミングで第１及び第２のデータバス間を
非導通状態とするデータバス間分離手段とを備えた構成
とした点にある。
【００２５】データバス選択・制御増幅回路４のブロッ
ク図を図２に、内部の基本回路ブロックの具体例を示す
回路図を図３に示す。
ク図を図２に、内部の基本回路ブロックの具体例を示す
回路図を図３に示す。
【００２６】このデータバス選択・制御増幅回路４は第
２のデータバスＤＢｂ１〜ＤＢｂ１６（以下ＤＢｂｊで
表わす、ｊは１〜１６）と対応する１６個の基本回路ブ
ロックＣＢ１〜ＣＢ１６（以下ＣＢｊで表わす、ｊは１
〜１６）で構成され、各基本回路ブロックＣＢｊは、イ
ンバータＩＶ４〜ＩＶ６，ＮＡＮＤゲートＮＤ１，及び
トランスファゲートＴ１，Ｔ３から成るデータバス選択
回路部分と、データ増幅器としてのインバータＩＶ１，
インバータＩＶ３，ＮＯＲゲートＮＲ１，インバータＩ
Ｖ２，トランスファゲートＴ２から成るデータバスプリ
チャージ回路部分と、ＮＯＲゲートＮＲ１，インバータ
ＩＶ１，インバータＩＶ２，トランスファゲートＴ２，
Ｔ３から成るデータ保持回路部分と、ＮＡＮＤゲートＮ
Ｄ１，インバータＩＶ６，トランスファゲートＴ３から
成るデータバス間分離手段とを備えている。
２のデータバスＤＢｂ１〜ＤＢｂ１６（以下ＤＢｂｊで
表わす、ｊは１〜１６）と対応する１６個の基本回路ブ
ロックＣＢ１〜ＣＢ１６（以下ＣＢｊで表わす、ｊは１
〜１６）で構成され、各基本回路ブロックＣＢｊは、イ
ンバータＩＶ４〜ＩＶ６，ＮＡＮＤゲートＮＤ１，及び
トランスファゲートＴ１，Ｔ３から成るデータバス選択
回路部分と、データ増幅器としてのインバータＩＶ１，
インバータＩＶ３，ＮＯＲゲートＮＲ１，インバータＩ
Ｖ２，トランスファゲートＴ２から成るデータバスプリ
チャージ回路部分と、ＮＯＲゲートＮＲ１，インバータ
ＩＶ１，インバータＩＶ２，トランスファゲートＴ２，
Ｔ３から成るデータ保持回路部分と、ＮＡＮＤゲートＮ
Ｄ１，インバータＩＶ６，トランスファゲートＴ３から
成るデータバス間分離手段とを備えている。
【００２７】データバス選択回路部分は、データ読出し
時には書込み制御信号Ｗ２が常に低レベルでトランスフ
ァゲートＴ３が導通している。また、書込み動作時に
は、書込み用のデータを第１のデータバスＤＢａｉ（ｉ
は１〜４）から第２のデータバスＤＢｂｊへ伝達すると
きは書込み制御信号Ｗ２を高レベルにしてトランスファ
ゲートＴ３を非導通にし、その後低レベルにしてトラン
スファゲートＴ３を導通させ、書込み用のデータを保持
する。
時には書込み制御信号Ｗ２が常に低レベルでトランスフ
ァゲートＴ３が導通している。また、書込み動作時に
は、書込み用のデータを第１のデータバスＤＢａｉ（ｉ
は１〜４）から第２のデータバスＤＢｂｊへ伝達すると
きは書込み制御信号Ｗ２を高レベルにしてトランスファ
ゲートＴ３を非導通にし、その後低レベルにしてトラン
スファゲートＴ３を導通させ、書込み用のデータを保持
する。
【００２８】プリチャージ回路部分は、プリチャージ制
御信号ＰＣがデータ読出し前の所定の期間に低レベルに
なると、これによりデータ増幅器のインバータＩＶ１の
出力が電源電位Ｖｃｃレベルの高レベルになり、低レベ
ルの制御信号ＲＤＥによりトランスファゲートＴ２が導
通しデータバスＤＢｂｊを電源電位Ｖｃｃレベルにプリ
チャージする。このとき、バス選択信号ＢＳｊが選択レ
ベル（高レベル）であればトランスファゲートＴ１，Ｔ
３は導通しているので、データバスＤＢａｉも電源電位
Ｖｃｃレベルにプリチャージされる。また、この電源電
位Ｖｃｃレベルはデータ保持回路部分の閉ループにより
保持される。
御信号ＰＣがデータ読出し前の所定の期間に低レベルに
なると、これによりデータ増幅器のインバータＩＶ１の
出力が電源電位Ｖｃｃレベルの高レベルになり、低レベ
ルの制御信号ＲＤＥによりトランスファゲートＴ２が導
通しデータバスＤＢｂｊを電源電位Ｖｃｃレベルにプリ
チャージする。このとき、バス選択信号ＢＳｊが選択レ
ベル（高レベル）であればトランスファゲートＴ１，Ｔ
３は導通しているので、データバスＤＢａｉも電源電位
Ｖｃｃレベルにプリチャージされる。また、この電源電
位Ｖｃｃレベルはデータ保持回路部分の閉ループにより
保持される。
【００２９】制御信号ＲＤＥは、メモリセルアレイ６か
らの読出しデータをデータバスＤＢｂｊに伝達するとき
は高レベルとなり、トランスファゲートＴ２を非導通と
してデータバスＤＢｂｊをインバータＩＶ１の出力端と
切離し、読出しデータのレベル変動を少なくする。
らの読出しデータをデータバスＤＢｂｊに伝達するとき
は高レベルとなり、トランスファゲートＴ２を非導通と
してデータバスＤＢｂｊをインバータＩＶ１の出力端と
切離し、読出しデータのレベル変動を少なくする。
【００３０】読出しデータがデータバスＤＢｂｊに伝達
されたところで制御信号ＲＤＥを低レベルに戻し、デー
タ保持回路部分の閉ループを作り、伝達された読出しデ
ータを保持する。この読出しデータはトランスファゲー
トＴ１，データバスＤＢａｉ，データ出力バッファ回路
２を経由して入出力端子ＩＯ１〜ＩＯ４から出力され
る。
されたところで制御信号ＲＤＥを低レベルに戻し、デー
タ保持回路部分の閉ループを作り、伝達された読出しデ
ータを保持する。この読出しデータはトランスファゲー
トＴ１，データバスＤＢａｉ，データ出力バッファ回路
２を経由して入出力端子ＩＯ１〜ＩＯ４から出力され
る。
【００３１】プリチャージの際、各基本回路ブロックＣ
ＢｊのインバータＩＶ１の負荷は、通常動作時，テスト
モード時共にそれぞれ１本の第２のデータバスＤＢｂｊ
と１本の第１のデータバスＤＢａｉとを駆動することに
なるので、通常動作時とテストモード時のインバータＩ
Ｖ１に対する負荷の変動は殆んどなく、データバスＤＢ
ｂｊ，ＤＢａｉにプリチャージ電位（電源電位Ｖｃｃ）
が安定して供給される。
ＢｊのインバータＩＶ１の負荷は、通常動作時，テスト
モード時共にそれぞれ１本の第２のデータバスＤＢｂｊ
と１本の第１のデータバスＤＢａｉとを駆動することに
なるので、通常動作時とテストモード時のインバータＩ
Ｖ１に対する負荷の変動は殆んどなく、データバスＤＢ
ｂｊ，ＤＢａｉにプリチャージ電位（電源電位Ｖｃｃ）
が安定して供給される。
【００３２】また、書込み用のデータを第１のデータバ
スＤＢａｉから第２のデータバスＤＢｂｉへ伝達すると
き、トランスファゲートＴ３は非導通となっていて第２
のデータバスＤＢｂｊは直接接続されないが、テストモ
ード時、１本の第１のデータバスＤＢａｉに４個のＮＯ
Ｒゲートが接続されることになる。しかしデータバスの
容量が数ｐＦあるのに対しＮＯＲゲートＮＲ１の入力容
量は１ｐＦ以下であるので、通常動作時及びテストモー
ド時のデータ入力バッファ回路１の負荷の変動は極めて
小さく、また第１及び第２のデータバスが１対４で接続
される従来例に比べると大幅に小さくなる。
スＤＢａｉから第２のデータバスＤＢｂｉへ伝達すると
き、トランスファゲートＴ３は非導通となっていて第２
のデータバスＤＢｂｊは直接接続されないが、テストモ
ード時、１本の第１のデータバスＤＢａｉに４個のＮＯ
Ｒゲートが接続されることになる。しかしデータバスの
容量が数ｐＦあるのに対しＮＯＲゲートＮＲ１の入力容
量は１ｐＦ以下であるので、通常動作時及びテストモー
ド時のデータ入力バッファ回路１の負荷の変動は極めて
小さく、また第１及び第２のデータバスが１対４で接続
される従来例に比べると大幅に小さくなる。
【００３３】従って、通常動作時及びテストモード時の
データに対する動作マージンの差は殆んどなくなり、テ
ストモードの有効性を向上させることができる。
データに対する動作マージンの差は殆んどなくなり、テ
ストモードの有効性を向上させることができる。
【００３４】なお、上述の動作に関するタイミング波形
図を図４（Ａ），（Ｂ）に示す。
図を図４（Ａ），（Ｂ）に示す。
【００３５】
【発明の効果】以上説明したように本発明は、各第２の
データバスとそれぞれ対応して設けられ対応するデータ
バスを所定のタイミングでプリチャージするデータ増幅
器と、このデータ増幅器を含み所定のタイミングでデー
タを保持するデータ保持手段と、書込み動作時、所定の
タイミングで第１及び第２のデータバス間を分離するデ
ータバス間分離手段とを有する構成とすることにより、
通常動作時とテストモード時とのデータに対する動作マ
ージンの差をなくすことができるので、テストモードの
有効性を向上させることができる効果がある。
データバスとそれぞれ対応して設けられ対応するデータ
バスを所定のタイミングでプリチャージするデータ増幅
器と、このデータ増幅器を含み所定のタイミングでデー
タを保持するデータ保持手段と、書込み動作時、所定の
タイミングで第１及び第２のデータバス間を分離するデ
ータバス間分離手段とを有する構成とすることにより、
通常動作時とテストモード時とのデータに対する動作マ
ージンの差をなくすことができるので、テストモードの
有効性を向上させることができる効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示された実施例のデータバス選択・制御
増幅回路のブロック図である。
増幅回路のブロック図である。
【図３】図２に示されたデータバス選択・制御増幅回路
内の基本回路ブロックの回路図である。
内の基本回路ブロックの回路図である。
【図４】図１に示された実施例の動作を説明するための
各部信号のタイミング波形図である。
各部信号のタイミング波形図である。
【図５】従来のダイナミックＲＡＭの一例を示すブロッ
ク図である。
ク図である。
【図６】図５に示されたダイナミックＲＡＭのデータバ
ス選択回路のブロック図である。
ス選択回路のブロック図である。
【図７】図６に示されたデータバス選択回路内の基本回
路ブロックの回路図である。
路ブロックの回路図である。
１ データ入力バッファ回路 ２ データ出力バッファ回路 ３ データバス選択デコーダ ４ データバス選択・制御増幅回路 ５，５ａ 書込データバッファ回路 ６ メモリセルアレイ ７，７ａ データ出力増幅回路 ８ テストモード比較回路 ９ データバス選択回路 １０ プリチャージ回路 ＣＢ１〜ＣＢ１６，ＣＢｘ１〜ＣＢｘ１６ 基本回路
ブロック ＤＢａ１〜ＤＢａ４，ＤＢｂ１〜ＤＢｂ１６ データ
バス ＩＶ１〜ＩＶ６ インバータ ＮＲ１ ＮＯＲゲート ＮＤ１ ＮＡＮＤゲート ＱＮ１〜ＱＮ３，ＱＰ１〜ＱＰ３ トランジスタ Ｔ１〜Ｔ３ トランスファゲート
ブロック ＤＢａ１〜ＤＢａ４，ＤＢｂ１〜ＤＢｂ１６ データ
バス ＩＶ１〜ＩＶ６ インバータ ＮＲ１ ＮＯＲゲート ＮＤ１ ＮＡＮＤゲート ＱＮ１〜ＱＮ３，ＱＰ１〜ＱＰ３ トランジスタ Ｔ１〜Ｔ３ トランスファゲート
Claims (3)
- 【請求項１】 メモリセルアレイへの書込み用のデータ
及び前記メモリセルアレイからの読出しデータを複数ビ
ット並列に入出力する複数の入出力端子と、これら入出
力端子と対応して設けられ前記書込み用のデータ及び読
出しデータを伝達する複数本の第１のデータバスと、こ
れら各第１のデータバスに対しそれぞれ複数本ずつ設け
られた第２のデータバスと、前記各第１のデータバスと
対応する複数本の第２のデータバスとの接続を、通常動
作時には１対１に、テストモード時には１対複数本に制
御するデータバス選択回路と、前記各第２のデータバス
と対応して設けられ、それぞれプリチャージ制御信号に
従って対応する前記第１及び第２のデータバスを所定の
レベルにプリチャージするデータ増幅器、及びこのデー
タ増幅器を含み制御信号に従って対応する前記第１及び
第２のデータバスのデータを保持するデータ保持手段を
備えた複数の基本回路ブロックから成るデータバス制御
増幅回路とを有することを特徴とするダイナミックＲＡ
Ｍ。 - 【請求項２】 データバス選択回路及びデータバス制御
増幅回路を統合しこれらデータバス選択回路及びデータ
バス制御増幅回路に代えてデータバス選択・制御増幅回
路とした請求項１記載のダイナミックＲＡＭ。 - 【請求項３】 書込み動作時に所定のタイミングで第１
のデータバスと第２のデータバスとの間を非導通状態と
するデータバス間分離手段を設けた請求項１記載のダイ
ナミックＲＡＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214943A JPH0554654A (ja) | 1991-08-27 | 1991-08-27 | ダイナミツクｒａｍ |
| US07/932,345 US5375096A (en) | 1991-08-27 | 1992-08-19 | Data bus selector/control circuit for dynamic ram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214943A JPH0554654A (ja) | 1991-08-27 | 1991-08-27 | ダイナミツクｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554654A true JPH0554654A (ja) | 1993-03-05 |
Family
ID=16664141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3214943A Pending JPH0554654A (ja) | 1991-08-27 | 1991-08-27 | ダイナミツクｒａｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5375096A (ja) |
| JP (1) | JPH0554654A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69625327D1 (de) | 1996-03-20 | 2003-01-23 | St Microelectronics Srl | Zeitzuteilender interner Bus, insbesondere für nichtflüchtige Speicher |
| JP4044663B2 (ja) * | 1998-02-25 | 2008-02-06 | 富士通株式会社 | 半導体装置 |
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| US7917684B2 (en) | 2008-11-05 | 2011-03-29 | Micron Technology, Inc. | Bus translator |
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Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1991
- 1991-08-27 JP JP3214943A patent/JPH0554654A/ja active Pending
-
1992
- 1992-08-19 US US07/932,345 patent/US5375096A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
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|---|---|
| US5375096A (en) | 1994-12-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980331 |