JPH0670776B2

JPH0670776B2 - 半導体集積回路

Info

Publication number: JPH0670776B2
Application number: JP2040914A
Authority: JP
Inventors: 昭浩山崎; 智隆斉藤; 修一伊藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-02-23
Filing date: 1990-02-23
Publication date: 1994-09-07
Anticipated expiration: 2009-09-07
Also published as: KR920000138A; KR940006075B1; EP0448958A2; EP0448958A3; JPH03245237A; US5307313A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体集積回路に係り、特に所定機能の制御
に用いられる不揮発性メモリセルを内蔵する半導体集積
回路に関する。

（従来の技術）近年、紫外線消去・再書込み可能な読み出し専用メモリ
（Electrical Programmabe Read Only Memory; EPROM）
付きの１チップマイクロコンピュータの開発が盛んに行
われている。この背景には、プログラムの制御の容易性
によるプログラム開発効率の向上や、プログラムのリリ
ースから製品化までのターン・アラウンド・タイム（tu
rn around time）の短縮などの市場ニーズがあり、今後
とも更にに盛んになると予想される。

一方、１チップマイクロコンピュータの機能としても、
ユーザーの使い勝手を考慮して、オプションとして機能
の一部を変更できるなどの対応をとっている例が多々あ
り、その例を次に述べる。

例えば簡単な事例では、第２図に示す回路のように、イ
ベント・カウンタでイベントの発生時刻を記憶するの
に、ある端子の信号変化の立下りエッジを使うか立上り
エッジを使うかを選択することなどが考えられる。即
ち、第２図の回路は、端子21の信号変化を検出し、それ
によりラッチパルスを生成してイベント・カウンタ22の
内容をラッチ回路23でラッチするものである。この場
合、上記端子21の信号変化を検出する際、信号の立下り
エッジを立下りエッジ検出回路24で検出し、信号の立上
りエッジを立上りエッジ検出回路25で検出しており、こ
れらの検出回路24、25の検出出力をスイッチ回路26の出
力により切換え選択してラッチパルスを生成しており、
スイッチ回路26から出力する１本の信号を、“L"レベル
にするか、“H"レベルにするかにより信号変化の選択す
べき検出エッジを制御できる。

また、複雑な例では、第３図に示す回路のように、割込
みの優先順位（同時に複数の割込みが発生した時にどの
割込みから行うかという順位）の設定などが考えられ
る。即ち、第３図において、31は割込み要因Ａ、Ｂ、Ｃ
の要求があったことをそれぞれ記憶するための割込み要
求ラッチ回路、32はスイッチ回路33から出力する複数の
信号S1〜S6の論理レベル“L"/“H"の組合わせおよび割
込み要因Ａ、Ｂ、Ｃの発生状態により優先順位が制御制
御される優先順位設定回路である。34a〜34cは対応して
割込み要求ラッチ回路31のラッチ出力Ａ、Ｂ、Ｃが入力
し、優先順位設定回路32の出力Ａ′、Ｂ′、Ｃ′により
開閉制御される二入力ゲートからなるゲート回路、35は
このゲート回路34a〜34cの出力Ａ″またはＢ″または
Ｃ″に対応したベクターアドレスを生成するベクターア
ドレス生成回路である。

この第３図の回路によれば、優先順位設定回路32の出力
Ａ′、Ｂ′、Ｃ′により指定された優先順位にしたがっ
て割込み要求ラッチ回路31の出力ＡまたはＢまたはＣの
うちの１つを選択して割込み信号Ａ″またはＢ″または
Ｃ″を発生し、これに対応したベクターアドレスを生成
することができる。

第４図は、第３図中の優先順位設定回路32の真理値表の
一例を示す。ここでは、割込み要因Ａ、Ｂ、Ｃの発生状
態および６本の制御入力信号（スイッチ回路33の出力信
号）S1〜S6のうちのどの１つが“H"レベルになるかによ
り所望の優先順位が得られる。例えばS1＝S2＝S3＝S4＝
S5＝“L"、S6＝“H"であって割込み要因Ａ、Ｂ、Ｃがそ
れぞれ発生しているとすれば、割込み要因Ａ、Ｂ、Ｃの
優先順位はＣ＞Ｂ＞Ａとなる。その際、優先順位設定回
路32からの出力Ａ′、Ｂ′、Ｃ′は次表に示すような組
合わせになる。

即ち、割込み要因Ａは、割込み要因Ｂ、Ｃの要求がない
時のみ受け付けられる、換言すれば、その時のみ優先順
位設定回路出力Ａ′が“H"レベルになる。また、割込み
要因Ｂは、割込み要因Ｃの要求がない時のみ受け付けら
れる、換言すれば、その時のみ優先順位設定回路出力
Ｂ′が“H"レベルになる。また、割り込み要因Ｃの要求
があればいつでも優先順位設定回路出力Ｃ′が“H"レベ
ルになる。

ところで、優先順位設定回路32の出力Ａ′、Ｂ′、′の
“H"レベル／“L"レベルの設定方法は、スイッチ回路33
における配線制御またはプログラム素子のオン／オフ動
作の利用が考えられる。特に、EPROM付きマイクロコン
ピュータでは、ターン・アラウンド・タイムの短縮のた
めに、ROM部と同様に、スイッチ回路33におけるプログ
ラム素子としてEPROMセルを用いるのが普通である。

第５図に、第３図中のスイッチ回路33をEPROMセルのオ
ン（書込みされていない状態）／オフ（書込みされてい
る状態）動作を用いて実現した１ビット分を取り出して
その一例を示している。ここで、51は書込みデータバッ
ファ、52はEPROMセル、53は書込み用高電圧源VppとEPRO
Mセル52のドレインとの間に接続された書込み回路、54
はEPROMセル52の制御ゲート電位を制御するゲート電位
制御バッファ、55は書込みモード／読み出しモードに対
応して書込み用高電圧Vpp/読み出し用電源電圧Vccを前
記書込みデータバッファ51およびゲート電位制御バッフ
ァ54に切換え供給する電源切換え回路、56はEPROMセル5
2のドレインに接続された読み出し回路であり、この読
み出し回路56の出力Si（ｉ＝１〜６のいずれか１つ）を
前記優先順位設定回路32に優先順位制御制御信号として
供給する。

上記第５図に示したスイッチ回路33自体の動作について
は公知であるので、ここでは説明を省略する。

ところで、通常、EPROMセル52は、その製造工程におい
て種々の原因によりその浮遊ゲートに電子が注入されて
しまうことがある。そこで、EPROM付きマイクロコンピ
ュータのウェハ段階の工程が完了した時点で、一度、紫
外線消去を行った後、ダイソートなどの機能テストを行
うのが普通である。従って、この時点では、全てのEPRO
Mセル52のデータはオン（消去状態）になっており、そ
の出力信号は“H"レベルになっている。

このようなウェハ状態でマイクロコンピュータの機能テ
ストを行う際、第２図に示した回路のように、オプショ
ン機能を制御する際にスイッチ回路26から出力する１本
の信号の“L"レベル／“H"レベルを単純に制御するだけ
でよい場合には、自動的に一方のオプション機能が選択
されるので特に問題とはならない。

しかし、第３図に示した回路のように、スイッチ回路33
から出力する複数の信号の論理レベル“L"/“H"の組合
わせを制御する必要がある場合であって、優先順位設定
回路32の真理値として制御入力信号S1〜S6の全てが“H"
レベルの状態を禁止されているような場合には、初期状
態で優先順位設定回路32が禁止状態に入ってしまうの
で、マイクロコンピュータの機能テストを正常に行うこ
とができなくなってしまう。

勿論、このような問題は、消去状態のEPROMセル52に予
め書込みを行い、ROMデータおよびオプション機能を設
定した後に機能テストを行うようにすれば解消できる
が、この方法は量産時のテスト時間が著しく増大するの
で得策ではない。

つまり、通常、マイクロコンピュータの機能テストに費
やす時間に対して、EPROMセル52の書込みおよびテスト
は何倍もの時間を費やしてしまう。従って、長い時間を
費やしてEPROMセル52の書込みおよびテストを行った後
にマイクロコンピュータの機能テストを行った時に不良
であることが検出されたのでは、先に行った長い時間を
費やしてのEPROMセル52の書込みおよびテストが無駄に
なってしまう。そこで、上記とは逆に、先に短い時間で
マイクロコンピュータの機能テストを行い、ここで正常
であることが検出されたものに対してのみEPROMセル52
の書込みおよびテストを行う方が効率が良く、また、全
体のテスト時間を短縮できることになる。

特に、最近のように、競争力強化のために製造原価の低
減を強く求められている現況では、製造原価の大きな要
因であるテスト時間を容易に増加させることは事実上無
理である。

また、ワンタイム（One Time）PROMセルを用いたマイク
ロコンピュータでは、半導体集積回路としてパッケージ
化した後にはEPROMセルの書込みができないので、前記
したようにEPROMセルの初期状態（消去状態）のデータ
により禁止状態に入ってしまうようなオプション機能制
御回路を用いている場合には、マイクロコンピュータの
機能テストが不可能になり、さらに、パッケージ化後に
バーンインテストを行う時にもマイクロコンピュータが
正常には動作しないので、バーンインテストを正常に行
うことができず、製品の信頼性上の問題が生じる。

（発明が解決しようとする課題）上記したように従来のマイクロコンピュータは、オプシ
ョン機能の制御に用いられるEPROMセルが紫外線消去状
態にあることにより禁止状態に入ってしまうようなオプ
ション機能制御回路を用いている場合には、上記オプシ
ョン機能制御用のEPROMセルの初期状態ではマイクロコ
ンピュータの機能テストが不可能になり、バーンインテ
ストを正常に行うことができず、製品の信頼性上の問題
が生じる。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、内蔵するオプション機能の制御に用いられる
不揮発性メモリセルが初期状態であっても、半導体集積
回路の機能テストを正常に行うことが可能になり、バー
ンインテストを正常に行うことができ、製品の信頼性を
高めることが可能になる半導体集積回路を提供すること
にある。

［発明の構成］（課題を解決するための手段）本発明は、所定機能の制御に用いられる不揮発性メモリ
セルを内蔵する半導体集積回路において、所定機能制御
用の不揮発性メモリセルと同じ種類のフラグ用の不揮発
性メモリセルを用いたフラグ回路と、このフラグ回路の
不揮発性メモリセルのデータに基ずいて上記所定機能制
御用の不揮発性メモリセルが初期状態にあるか否かを検
出し、上記所定機能制御用の不揮発性メモリセルが初期
状態にあることを検出した場合には、半導体集積回路の
所定機能を強制的に予め定められたデフォルト状態に設
定する初期設定回路とを具備することを特徴とする。

（作用）フラグ回路の不揮発性メモリセルのデータに基ずいて所
定機能制御用のスイッチ回路の不揮発性メモリセルが初
期状態にあることを検出した場合には、初期設定回路に
よって半導体集積回路の所定機能を強制的に予め定めら
れたデフォルト状態に設定するようになる。

従って、所定機能制御用の不揮発性メモリセルが初期状
態の時に出力する複数ビットの所定機能制御用信号の組
み合わせによって所定機能が禁止状態に制御される半導
体集積回路においては、上記所定機能制御用の不揮発性
メモリセルが初期状態の時に所定機能が禁止状態になる
ことを初期設定回路によって回避することが可能にな
る。

また、所定機能制御用の不揮発性メモリセルが初期状態
の時に出力する複数ビットの所定機能制御用信号の組み
合わせによって所定機能が第１の機能状態に制御される
半導体集積回路においては、上記所定機能制御用の不揮
発性メモリセルが初期状態の時に所定機能が第１の機能
状態以外の第２の機能状態となるように初期設定回路に
よって設定することが可能になる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、１チップマイクロコンピュータにおける割込
みの優先順位の設定を行う回路を示しており、第３図を
参照して前述した従来の回路と比べて、（１）優先順位
設定用のスイッチ回路33の不揮発性メモリセル52と同じ
種類のフラグ用の不揮発性メモリセル（つまり、EPROM
セル）20を用いたフラグ回路11が設けられている点、
（２）マイクロコンピュータの割込みの優先順位設定機
能をデフォルト状態に設定するための制御出力を生成す
るデフォルト設定回路12が設けられている点、（３）前
記フラグ回路11の不揮発性メモリセル20のデータに応じ
て優先順位設定回路32の出力Ａ′、Ｂ′、Ｃ′またはデ
フォルト設定回路12の出力A^*、B^*、C^*を切換え選択する
切換選択回路13、14が設けられている点、（４）ゲート
回路15a〜15cはそれぞれ三入力ゲートが用いられ、切換
選択回路13、14の出力に応じて割込み要求ラッチ回路31
の出力Ａ、Ｂ、Ｃを選択する点が異なり、その他は同じ
であるので第３図中と同一符号を付している。

上記１チップマイクロコンピュータによれば、フラグ回
路11の出力データと優先順位設定回路32の出力Ａ′、
Ｂ′、Ｃ′との論理和を切換選択回路13でとり、フラグ
回路11の出力データがインバータ16で反転されたデータ
とデフォルト設定回路12の出力A^*、B^*、C^*との論理和を
切換選択回路14でとっている。いま、フラグ回路11のEP
ROMセル20が初期状態（紫外線消去状態）の時のフラグ
回路11の出力データが“H"レベルになるように設計して
おけば、フラグ回路11の出力データが“H"レベルの場
合、つまり、優先順位設定用のスイッチ回路33のEPROM
セル52が初期状態であることを検出した場合には、切換
選択回路13の出力は優先順位設定回路32の出力Ａ′、
Ｂ′、Ｃ′とは、無関係に“H"レベルになり、切換選択
回路14の出力にはデフォルト設定回路12の出力A^*、B^*、
C^*が現われる。

なお、第１図中のデフォルト設定回路12は、割込みの優
先順位をＡ＞Ｂ＞Ｃに設定するような制御出力を発生す
る構成を示しているが、優先順位はこれに限られるもの
ではない。

従って、上記実施例の１チップマイクロコンピュータに
よれば、オプション機能の制御に用いられるEPROMセル5
2が初期状態であっても、デフォルト設定回路12の出力
によってどの割込み要因Ａ、Ｂ、Ｃが受け付けられるか
が決まるようになるので、マイクロコンピュータの機能
テストを正常に行うことが可能になり、パッケージ化後
にバーンインテストを行う場合も正常に行うことがで
き、製品の信頼性を高めることが可能になる。

これに対して、従来例では、優先順位設定回路32の出力
Ａ′、Ｂ′、Ｃ′によってどの割込み要因Ａ、Ｂ、Ｃが
受け付けられるかが固定されており、スイッチ回路33の
出力が全て“H"レベルの状態（初期状態）では優先順位
設定回路32が禁止状態に入ってしまうので、マイクロコ
ンピュータの機能テストを正常に行うことが不可能であ
った。

なお、ROM、オプション切換え回路などの消去状態のEPR
OMセルへ予め書込みを行った時は、フラグ回路11のEPRO
Mセル20へも書込みを行えばデフォルト設定回路12は無
関係になり、従来通り、優先順位設定回路32により任意
に優先順位を設定できる。

なお、上記実施例では、割込みの優先順位設定用の不揮
発性メモリセルの一例としてEPROMセル52を示したが、
フラッシュ型（一括消去型）EPROMセル、EEPROMセルを
用いる場合にも上記実施例に準じて実施例できる。

また、上記実施例では、オプション機能の制御の一例と
して割込みの優先順位を設定する場合を示したが、要す
るに、所定機能の制御に用いられる不揮発性メモリセル
を内蔵する１チップマイクロコンピュータに本発明を適
用すれば有効である。

即ち、所定機能制御用の不揮発性メモリセルが初期状態
の時に出力する複数ビットの所定機能制御用信号の組み
合わせによって所定機能が禁止状態に制御される１チッ
プマイクロコンピュータにおいては、上記所定機能制御
用の不揮発性メモリセルが初期状態の時に所定機能が禁
止状態になることをデフォルト制御出力によって回避す
ることが可能になる。また、所定機能制御用の不揮発性
メモリセルが初期状態の時に出力する複数ビットの所定
機能制御用信号の組み合わせ（例えばオール“H"）によ
って所定機能が第１の機能状態に固定的に制御される１
チップマイクロコンピュータにおいては、上記所定機能
制御用の不揮発性メモリセルが初期状態の時に所定機能
が第１の機能状態以外の第２の機能状態となるようにデ
フォルト制御出力によって設定することが可能になる。

また、上記実施例は１チップマイクロコンピュータを示
したが、これに限らず、所定機能の制御に用いられる不
揮発性メモリセルを内蔵するマイクロプロセッサ、その
他の半導体集積回路に本発明を適用することができる。

［発明の効果］上述したように本発明の半導体集積回路によれば、所定
機能の制御に用いられる不揮発性メモリセルが初期状態
にあっても、機能テストを正常に行うことが可能にな
り、バーンインテストを正常に行うことができ、製品の
信頼性を高めることが可能になる。

即ち、本発明によれば、EPROMセルなどの読み出し出力
の“H"/“L"レベルに応じて各種機能の切換えなどを行
うようにした半導体集積回路において、EPROMセルなど
の初期状態（例えば消去状態）でそれらの値が定まって
いないために動作しなくなる、あるいは、一定の動作し
か行われなくなるというような不都合が生じなくなる。
従って、初期状態のEPROMセルなどに予め書込みを行う
ことなく半導体集積回路の機能テストを正常に行うこと
が可能になり、従来に比べてテスト時間を大幅に短縮で
き、製造コストを大幅に低減できる。また、本発明の実
施に必要とする論理回路は極く僅かで済み、フラグ用の
不揮発性メモリセルの追加も通常は１ビット分で済み、
全体としてチップサイズの増加を招くようなこともな
い。また、ユーザーにおいても、初期状態のEPROMセル
などに予め書込みを行うことなく、製品の受け入れテス
トを実施できる利点がある。

【図面の簡単な説明】第１図は本発明の一実施例に係る１チップマイクロコン
ピュータの一部を示す構成説明図、第２図は従来の１チ
ップマイクロコンピュータのオプション機能の一例を示
すブロック図、第３図は従来の１チップマイクロコンピ
ュータのオプション機能の他の例として割込みの優先順
位を設定する回路を示すブロック図、第４図は第３図中
の優先順位設定回路の動作の真理値をまとめて示す図、
第５図は第３図中のスイッチ回路の一例の１ビット分を
示すブロック図である。 11……フラグ回路、12……デフォルト設定回路、13、14
……切換選択回路、15a〜15c……ゲート回路、16……イ
ンバータ、20……フラグ回路11の不揮発性メモリセル
（EPROMセル）、31……割込み要求ラッチ回路、32……
優先順位設定回路、33……優先順位設定用のスイッチ回
路、35……ベクターアドレス生成回路、52……スイッチ
回路33の不揮発性メモリセル（EPROMセル）。

Claims

【特許請求の範囲】

【請求項１】所定機能の制御に用いられる不揮発性メモ
リセルを内蔵する半導体集積回路において、所定機能制御用の不揮発性メモリセルと同じ種類のフラ
グ用の不揮発性メモリセルを用いたフラグ回路と、このフラグ回路の不揮発性メモリセルのデータに基ずい
て上記所定機能制御用の不揮発性メモリセルが初期状態
にあるか否かを検出し、上記所定機能制御用の不揮発性
メモリセルが初期状態にあることを検出した場合には、
半導体集積回路の所定機能を強制的に予め定められたデ
フォルト状態に設定する初期設定回路とを具備することを特徴とする半導体集積回路。
【請求項２】前記所定機能制御用の不揮発性メモリセル
が初期状態の時に出力する複数ビットの所定機能制御用
信号の組み合わせによって所定機能が禁止状態に制御さ
れる半導体集積回路において、前記初期設定回路は所定
機能が上記禁止状態になることを回避するように設定す
ることを特徴とする請求項１記載の半導体集積回路。
【請求項３】前記所定機能制御用の不揮発性メモリセル
が初期状態の時に出力する複数ビットの所定機能制御用
信号の組み合わせによって所定機能が第１の機能状態に
制御される半導体集積回路において、前記初期設定回路
は所定機能が上記第１の機能状態以外の第２の機能状態
となるように設定することを特徴とする請求項１記載の
半導体集積回路。
【請求項４】請求項１乃至３のいずれか１項記載の半導
体集積回路は１チップマイクロコンピュータであること
を特徴とする請求項１記載の半導体集積回路。