JPS5853368B2 - シ−ケンスコントロ−ラ - Google Patents

Description

【発明の詳細な説明】 この発明は翻訳モードで、マイクロコンピュータチップ
などの処理速度が比較的遅い汎用のマイクロプロセッサ
を用い、一連のシーケンス制御情報をサイクリックに逐
次処理するプログラマブルシーケンスコントローラに関
するものである。

従来、この種のプログラマブルシーケンスコントローラ
としては、その機能がマイクロプログラミングによるミ
ニコンピユータを中央演算処理装置として用い、シーケ
ンス専用原語をあらかじめそのミニコンピユータの命令
語を用いて各処理ルーチンに翻訳しておき、シーケンス
実行時においては、このシーケンス専用言語のプログラ
ムループを、次々にその該当する処理ルーチンに適用し
、翻訳モードで実行させるものが一般的であった。

以下、従来のプログラマブルシーケンスコントローラの
一例について、その構成および動作を図によって説明す
る。

第１図はこの従来例のプログラムフルシーケンスコント
ローラの構成を示す図で、図において、１は８ピツトま
たは１６ビツト並列に論理演算・算術演算処理を行う能
力を持つ中央演算処理装置（以下ＣＰＵと言う）で、こ
の従来例においては８ビット並列処理を行う能力を持っ
たＣＰＵを使用している。

２は高速のリードオンリイメモリ（ＲＯＭ）から成るマ
イクロプログラムメモリで、このマイクロプログラムメ
モリ２には、シーケンス専用言語を解読実行する各シー
ケンス命令に対応するマイクロ命令セットより成るマイ
クロプログラム２Ａと、シーケンスコントローラとして
の動作手続プログラム２Ｂとが事前に記憶格納されてい
る。

３はその記憶内容が、書込／変更可能なコアメモリなど
の不揮発性メモリから構成されるシーケンスプログラム
メモリで、このシーケンスプログラムメモリ３はこのシ
ーケンスコントローラノ制御の対象となるプロセスの各
シーケンス制御ステッフヲ、このシーケンスコントロー
ラのシーケンス専用言語を用いて記述したシーケンスプ
ログラムを記憶・格納するためのものである。

４はコアメモリなどの不揮発性メモリ、または揮発性半
導体メモリなどから構成されるスクラッチバットメモリ
で、このスクラッチバットメモリ４はシーケンス制御に
おける各処理ステップの結果を各実時間で記憶するメモ
リ、またはソフトウェア上で構成実行されるカウンタお
よびタイマの現在量、ならびにこれらのカウンタおよび
タイマが満貫になったことを示すフラグを記憶するため
のメモリの集まりである。

９は外部被制御プロセスの状態を示すための複数個の接
点（以下、外部接点９と言う）、７はこの外部接点９か
ら、ＣＰＵ１のアドレスバス１０１で指定した任意の８
点の外部接点９Ａを選択するマルチプレクサ、５は８個
のフリップフロックから構成される入力バッファで、こ
の人力バッファ５はＣＰＵ１のラッチ指令１０３により
、その瞬間における上記マルチプレクサ７で選択された
外部接点９ＡのＯＮ１０ Ｆ Ｆ状態１０７を保持し、
さらに、この保持された内容１０８をＣＰＵ１のデータ
バス１０２に乗せてｃＰＵＩＫ入力する働きを持つもの
である。

６はそれぞれ８個のフリップフロップで構成された複数
個の出力バッファ、８はこの複数個の出力バッファ６の
内、ＣＰＵ１のアドレスバス１０１で指定した任意の１
個の出力バッファ６Ａを選択するデマルチプレクサで、
このデマルチプレクサ８はＣＰＵＩのラッチ指令１０３
を受けて、選択された出力バッファ６Ａのみに上記ＣＰ
ＵＩのラッチ指令１０３をゲートしたラッチ指令１０９
を送り、その瞬間におけるデータバス１０２の内容を選
択された出力バッファ６Ａに保持させる。

１０は上記出力バッファ６の内容１１０を図示しない増
幅器で増幅して駆動する出力リレーでこの出力リレー１
０の接点出力が、外部被制御プロセスに対する、このシ
ーケンスコントローラの出力として与えられ、この出力
リレー１０の０Ｎ１０ＦＦ状態によって外部被制御プロ
セスの制御を行うものである。

１１はキーボード、表示ランプ、数字表示機構などを備
えたプログラミングパネルで、このプログラミングパネ
ル１１はＣＰＵ１のアドレスバス１０１およびデータバ
ス１０２に接続され、この各パスライン１０１ 、１０
２を使ってシーケンスプログラムメモリ３およびスクラ
ッチバットメモリ４ならびに入力バッファ５および出力
バッファ６をアクセスして、上記キーボードによりシー
ケンスプログラムメモリ３に所望のシーケンスプログラ
ムを書込むこと、およびシーケンスプログラム３とスク
ラッチバットメモリ４の内容ならびに外部接点９および
出力リレー１０の状態を読取って、上記表示ランプや数
字表示機構などを介して操作者に読取った結果を表示す
ることが出来るものである。

こ工で、１０４は上記各メモＩＪ ２ 、３ 、４に対
して、ＣＰＩＪＩまたはプログラミングパネル１１から
出力される読取／書込制御信号を乗せる読取／書込制御
ライン、１０５はプログラミングパネル１１からＣＰＵ
１に対して、アドレスバス１０１データバス１０２およ
び読取／書込制御ライン１０４を使用したい旨の意志表
示を行うバス要求信号を送るバス要求信号ライン、１０
６はこのバス要求信号に応答してＣＰＵＩから発せられ
るアドレスバス１０１、データバス１０２および読取／
書込制御ライン１０４をＣＰＵＩから切離したことを示
すバス要求アクルツヂ信号をプログラミングパネル１１
に送るバス要求アクルツヂ信号ラインである。

次に、このように構成された従来例のシーケンスコント
ローラの動作について、マイクロプログラムメモリ２に
記憶された、このシーケンスコントローラの動作手続プ
ログラム２Ｂの内容を示すフローチャートである第２図
によって説明する。

コノシーケンスコントローラは、電源の投入マたは起動
動作によって、ＣＰＵＩはマイクロプログラム２人が指
定するＣＰＵ１内のシーケンスプログラムカウンタ１Ｂ
をリセットする。

ついで、このシーケンスプログラムカウンタ１Ｂの内容
を読取番地として動作手続プログラム２Ｂにより、シー
ケンスプログラムメモリ３の内容を１区切、すなわち外
部被制御プロセスのシーケンス制御における１ステツプ
分を読出し、上記動作手続プログラム２Ｂによりその内
容を判別し、マイクロプログラム２人によって、この読
出した１ステツプ分のシーケンス命令を実行する。

このシーケンスプログラムメモリ３に記憶されたシーケ
ンス命令としては、第３図にそのフォーマットを示すよ
うな、３種類のシーケンス制御命令、すなわち、入力命
令３Ａ、出力命令３Ｂおよび論理演算命令３Ｃ１ならび
に、これらのシーケンス制御命令３Ａ、３Ｂ、３Ｃの連
なりの最後に必ず書込まれる一連のシーケンスの終了を
示すＥＮＤ命令３Ｄとから構成されている。

いま、シーケンスプログラムメモリ３からＣＰＵ１が読
取ったシーケンス制御命令が人力命令３Ａの場合には、
ＣｐＵｌは入力命令３Ａが指定する入力光から必要とす
る情報をＣＰＵ１内のアキュムレータ１人に読込む動作
を実行する。

つまり、入力命令３Ａが指定する入力光のアドレスが外
部接点９のアドレスを示す場合には、ＣＰＵ１はこの指
定されたアドレスをアドレスバス１０１に乗せ、マルチ
プレクサ７によってこのアドレスバス１０１で指定され
た外部接点９Ａを選択させ、続いて、ラッチ指令１０３
を発すると、その瞬間における上記選択された外部接点
９Ａの０Ｎ１０ＦＦ状態を入力バッファ５のフリップフ
ロップに保持される。

この人力バッファ５に保持された内容はデータバス１０
２を介してＣＰＵ１のアキュムレータ１人に読込まれて
、外部接点９Ａの０Ｎ１０ＦＦ状態をＣＰＵＩが読取る
動作は完了する。

一方、入力命令３Ａの指定する入力光のアドレスが、ス
クラッチバットメモリ４内のアドレスを示す場合には、
やはり指定するアドレスをアドレスバス１０１に乗せ、
スクラッチバットメモリ４内の指定されたアドレスの内
容が直接データバス１０２を介してＣＰＵＩのアキュム
レータ１Ａに読込まれ、スクラッチバットメモリ４に記
憶された、カウンタの内容、タイマの状態またはフラグ
の状態をＣＰＵＩのアキュムレータ１人へ読取る動作は
完了する。

また、読取ったシーケンス制御命令が出力命令３Ｂの場
合には、ＣＰＵ１は出力命令３Ｂで指定された出力光の
アドレスをアドレスバス１０１に、アキュムレータ１人
の内容をデータバス１０２に乗せた上、ラッチ指令１０
３を発する。

このアドレスバス１０２の指示によりデマルチプレクサ
７は出カバソファ６の１個６Ａを選択し、この選択され
た出力バッファ６ＡのみにＣＰＵ１から送られたラッチ
指令１０３をデマルチプレクサ７でゲートしたラッチ指
令１０９を送り、この瞬間におけるデータバス１０２の
内容、つまりＣＰＵＩのアキュムレータ１Ａの内容をこ
の選択された出力バッファ６Ａに固定し、その出力バッ
ファ６Ａに固定した内容を外部の被制御プロセスに対し
て出力リレー１０を介して出力するものである。

さらに読取ったシーケンス制御命令が論理演算命令３Ｃ
の場合には、ＣＰＵ１は上記の入力命令３Ａを読取った
場合と同様の動作を行い演算を行うオペランドをデータ
バス１０２に乗せた上、こノテータバス１０２の内容と
アキュムレータ１人の内容との間で、論理演算命令３Ｃ
の指定する演算を行い、その演算結果をアキュムレータ
１人の内容とするものである。

これらの１ステツプのシーケンス制御命令、すなわち、
人力命令３Ａ、出力命令３Ｂあるいは論理演算命令３Ｃ
のいずれか１ステツプ分の動作が終了する毎に、ＣＰＵ
Ｉはマイクロプログラム２人の指示に従って、シーケン
スプログラムカウンタ１Ｂの内容を１ステツプ分歩進さ
せて、シーケンスプログラムメモリ３０次のステップの
内容を読取って実行し、以下、順次この動作を繰返しな
がらシーケンスプログラムメモリ３の内容を次次と実行
して行くものである。

なお、シーケンスプログラムメモリ３からＣＰＵＩが読
取ったシーケンス命令がＥＮＤ命令３Ｄの場合には、シ
ーケンスカウンタ１Ｂの内容はリセットされ、再びＣＰ
ＵＩはシーケンスプログラムメモリ３に記憶されたシー
ケンス制御命令３Ａ、３Ｂ、３Ｃを最初から１ステツプ
づつ順次読取って、その内容の実行を繰返しながらシー
ケンス制御を順次進行させて行くことになる。

次に、プログラミングパネル１１によって、シーケンス
プログラムメモリ３の内容を書換える動作およびシーケ
ンスプログラムメモリ３、スクラッチバットメモリ４の
内容や、入出力の状態、すなわち外部接点９のＯＮ１０
Ｆ Ｆ状態１０７や出力バッファ６の内容１１０を読
出す動作について説明を行う。

まず、プログラミングパネル１１から上記シーケンスを
実行中のＣＰＵ’ｌに対してバス要求信号ライン１０５
を介してバス要求信号を発する。

このバス要求信号に対して、ＣＰＵ１は現在すでに実行
中である１ステツプのマイクロ命令の実行終了後にこの
バス要求信号を受付け、ＣＰＵ１自身の動作を一時停止
状態にした上、アドレスバス１０１、データバス１０２
および読取／書込制御ライン１０４をＣＰＵ１自身の制
御ラインから切離してフリーの状態にしてやる。

読いてＣＰＵＩはバス要求アクルツヂ信号ライン１０６
を介してフログラミングパネル１１に対して、バス要求
アクルッヂ信号を返してやる。

このバス要求アクルツヂ信号を受けたプログラミングパ
ネル１１は、ＣＰＵＩの制御ラインから切離されたアド
レスバス１０１．データバス１０２および読取／書込制
御ライン１０４を使用して、シーケンスプログラムメモ
リ３の内容を書換る動作を行う。

また、このプログラミングパネル１１には、外部被制御
プロセスとの間の入出力の状態１０７゜１１０ならびに
シーケンスプログラムメモリ３およびスクラッチバット
メモリ４の内容を随時読取った上、プログラミングパネ
ル１１上に表示する機能を持っている。

この読取りを行う場合のシーケンスプログラムパネル１
１の動作は、上記シーケンスプログラムメモリ３の内容
を書換る動作と、その手法において全く同一であるので
、こ匁では説明を省略する。

さらに、プログラミングパネル１１は以上説明した読取
／書込動作が終了すると、バス要求信号ライン１０５を
介してＣＰＵＩに向って発していたバス要求信号をＯＦ
Ｆにすると共に、アドレスバス１０１．データバス１０
２および読取／書込制御ライン１０４への接続を遮断す
る。

ＣＰＵＩはバス要求信号がＯＦＦになると、バス要求ア
クルツヂ信号ライン１０６を介して発していたバス要求
アクルツヂ信号をＯＦＦにすると共に、停止状態から動
作状態に復帰して、バス要求信号を受けて停止した次の
ステップからシーケンス制御の実行を再開する。

このように構成された汎用のコンピュータを翻訳モード
により作動させる従来のプログラマブルシーケンスコン
トローラにおいては、そのシーケンスステップが１ｏｏ
ｏステップ程度のシーケンスの制御を、通常のリレーを
使用したシーケンスと同等の応答速度で処理を行うため
には、コンピュータのマイクロ命令処理速度は１〜２μ
ｓｅｃ。

以下の高速度で処理を行うことが要求される。

この要求に対して、ミニコンピユータなどバイポーラ素
子より戒るマイクロプロセッサをＣＰＵとして使用すれ
ば特に問題はないが、例えば、ＭＯ８形プロセスで製作
されたマイクロコンピュータチップなどのように、処理
速度がより低速なコンピュータをＣＰＵとして使用する
と、そのマイクロ処理速度は４〜１０μｓｅｃ 、
と低いため、シーケンスコントローラとしての応答速度
カミニコンピュータなどバイポーラ素子より戒るマイク
ロプロセッサをＣＰＵに使用した場合の１／４〜１／１
０程度に低下してしまうと言う欠点があった。

また、この従来のシーケンスコントローラにおいては、
ＣＰＵがシーケンスプログラムを実行している時に、プ
ログラミングパネルを動作させると、ＣＰＵは一時その
動作を停止するので、シーケンスプログラムの実行速度
、すなわち応答速度はさらに低下する欠点も合せて持っ
ていた。

サラに、一般のマイクロコンピュータチップにおいては
、外部への入力命令／出力命令の処理速度は、メモリと
の間の入出力命令の処理速度に比べて１７１．５〜１／
２程度に低下するのが普通で、以上説明した従来のシー
ケンスコントローラのように外部への入力命令／出力命
令を多用する心裏がある使用方法では、その処理速度が
さらに低下し、これらが、安価なマイクロコンピュータ
チップをシーケンスコントローラのＣＰＵとして使井す
る上での大きな問題となっていた。

この発明は以上説明したような従来のシーケンスコント
ローラの問題点を除去し、比較的処理速度の遅い安価な
マイクロコンピュータチップなどを翻訳モードで使用し
、そのシーケンスステップが１０００ステツプ程度のシ
ーケンスを通常のリレーを使用して構成した装置と同等
の応答速度で処理することが出来るような、小形なプロ
グラマブルシーケンスコントローラを安価に提供するこ
とを目的としてなされたものである。

以下、この発明によるプログラマフルシーケンスコント
ローラの一実施例について、その構成を図により説明す
る。

第４図はこの実施例のシーケンスコントローラの構成を
示す図で、図において、第１図に示す従来例のシーケン
スコントローラと同一の符号は、同一または相当する部
分を示すものである。

第４図において、２０は半導体メモリなどで構成された
第３の記憶装置である入出カメモリで、この入出カメモ
リ２０は、第１の処理装置である中央演算処理装置（Ｃ
ＰＵ）１から外部被制御プロセスに出力される情報を記
憶しておくｎ２ ビットの出力記憶部２０Ｂと、外部接
点９の０Ｎ１０ＦＦ状態を記憶しておき、ＣＰＵＩの実
行制御に際してその記憶内容が必要に応じてＣＰＵＩに
読込まれるｎｌ ビットの入力記憶部２０Ａから成っ
ている。

この入出カメ上９２００Å力記憶部２０Ａおよび出力記
憶部２０Ｂの容量ｎ１ ビットおよびｎ２ ビット
は、このシーケンスコントローラが制御する外部被制御
プロセスへの最大入力点数および最大出力点数よりそれ
ぞれ大きいことが必要であることは言うまでもない。

１２はこの入出カメモリ２０の入力記憶部２０Ａに外部
接点９のＯＮ１０ Ｆ Ｆ状態を定期的に書込む操作と
、出力記憶部２０Ｂの記憶内容を定期的に出力リレー１
０に出力する処理を行うために設けられた第３の処理装
置である入出力処理装置である。

７はこの入力処理装置１２のアドレスバス１１２の指示
で外部接点９の１個９Ａを選択するマルチプレクサ、５
は１個のフリップフロップから成る入力バッファで、こ
の人力バッファ５は入出力処理装置１２からのラッチ指
令１０３を受げた瞬間における上記マルチプレクサ７で
選択された外部接点９ＡのＯＮ１０ Ｆ Ｆ状態１０７
を保持し、データライン１１１を介して入出力処理装置
１２に入力し、さらに、この内容は入出カメ上９２００
Å力記憶部２ＯＡに書込まれる。

６はそれぞれ１個のフリップフロップから成る出力バッ
ファ、８は入出力処理装置１２のアドレスバス１１２で
指定された１個の出力バッファ６Ａのみに入出力処理装
置１２からのラッチ指令１０３ａをゲートしたラッチ指
令１０９を送るデマルチプレクサで、このラッチ指令１
０９を送られた出力バッファ６Ａにその瞬間におけるデ
ータライン１１１ａの内容が保持され、その保持された
内容１１０によって出力リレー１０を動作させる。

１１は第２の処理装置であるプログラミングパネルで、
このプログラミングパネル１１は従来例で使用していた
バス要求信号は使用せず、従来例におけるシーケンスプ
ログラムメモリ３およびスクラッチバットメモリ４に対
する読取／書込制御ライン１０４を分離して、ＣＰＵ１
専用のＣＰＵ用読取／書込制御ライン１０４ａとプログ
ラミングパネル１１専用のプログラミングパネル専用読
取／書込制御ライン１０４ｂとを持っている。

なお、１０４ｃおよび１０４ｄは上記各読取／書込制御
ライン１０４ａ 、１０４ｂの読取／書込要求信号に対
して各メモリ３，４から返されるアンサバック信号を送
るアンサバック信号ラインである。

２１は第１の記憶装置であるシーケンスプログラムメモ
リ３に対応して設けられた第１の切換ゲートである。

この第１の切換ゲート２１はＣＰＵ用読取／書込制御ラ
イン１０４ａまたはプログラミングパネル用読取／書込
制御ライン１０４ｂの読取／書込要求信号と共に発せら
れるＣＰＵ１のアドレスバス１０２またはプログラミン
グパネル１１のアドレスバス１０１ａの内容を解読しそ
の内容がシーケンスプログラムメモリ３への読取／書込
要求であれば、要求元であるＣＰＵ１のアドレス／デー
タバス１０１／１０２またはプログラミングパネル１１
のアドレス／データバス１０１ ａ／１０２ａのいずれ
か一方に、シーケンスプログラムメモリ３のアドレス／
データバス１２１／１２２を択一接続し、通常の読取／
書込動作を行わしめる。

また、この読取／書込サイクル実行中に他の読取／書込
要求が発生した場合には、読取／書込制御ライン１０４
ａまたは１０４ｂの読取／書込要求信号に対するアンサ
バック信号ライン１０４ｃおよび１０４ｄへのアンサバ
ック信号を遅延させ先行する読取／書込サイクルの実行
完了を待って新たな読取／書込要求に対して応答するも
のである。

２２は第２の記憶装置であるスクラッチバットメモリ４
に対応して設けられた第２の切換ゲートで、この第２の
切換ゲート２２のスクラッチバットメモリ４に対する動
作は、上記第１の切換ゲート２１のシーケンスプログラ
ムメモリ３に対する動作と全く同様で、スクラッチバッ
トメモリ４のアドレス／データバス１２４／１２５を、
ＣＰＵ１のアドレス／データバス１０１／１０２または
プログラミングパネル１１のアドレス／ｆ−タバス１０
１ａ／１０２ａのいずれかに択一接続し、その内容の読
取／書込動作を行わしめるものである。

通常、マイクロコンピュータチップによるＣＰＵ１やプ
ログラミングパネル１１は、いかなるスピードの外部メ
モリとの間とでも読取／書込動作を実行することを保障
するために、対象となるメモリをアクセスしてから次の
動作の実行に移るためには、メモリからのアンサバック
信号を受けてから行うように構成されているのでこのよ
うにメモリをアクセスしてから任意の時間待機すること
はハードウェア的には何ら問題ないことである。

２３は上記第３の記憶装置である入出カメモリ２０に対
応する第３の切換ゲートで、この第３の切換ゲート２３
は上記第１の切換ゲート２１および第２の切換ゲート２
２と同様、ＣＰＵ１のアドレス／データバス１０１／１
０２と、入出力処理装置１２のアドレスバス／データラ
イン１１２／１０２ｂとの切換機能を有するが、ＣＰＵ
Ｉが出力メモリ２０をアクセスする場合には無条件にＣ
ＰＵＩ側に切換り、ＣＰＵＩが入出カメモリ２０をアク
セスしていない場合のみ、入出力装置１２は入出カメモ
リ２０をアクセスすることが出来る。

したがって、この第３の切換ゲート２３は、上記第１の
切換ゲート２１および第２の切換ゲート２２のように二
者択一の論理判定機能は必要とはせず、単なるゲート回
路のみから構成されている次に、以上のように構成され
たプログラマフルシーケンスコントローラの動作の概要
について第４図によって説明する。

入出力処理装置１２はＣＰＵ１が入出カメモリ２０をア
クセスしていない期間に動作し、この間周期的に外部被
制御プロセスとの間で入出力動作を繰返して行うもので
ある。

まず、外部接点９のＯＮ１０ Ｆ Ｆ状態を順次読取る
ために、入出力処理装置１２でそのアドレスバス１１２
に外部接点９のアドレスの１つを指定し、この指定され
た外部接点９Ａをマルチプレクサ７に選択させ、さらに
入出力処理装置１２から入力バッファ５にラッチ指令１
０３を送り、この瞬間における指定された外部接点９Ａ
の０Ｎ１０ＦＦ状態１０７を入力バッファ５のフリップ
フロップに保持させる。

この人力バッファ５の内容は入出力処理装置１２へのデ
ータライン１１１に乗せられる。

一方、この時にはＣＰＵＩが入出カメモリ２０をアクセ
スしていないので、第３の切換ゲート２３は入出カメモ
リ２０のアドレスバス／データライン１２７／１２８お
よび読取／書込制御ライン１２９は入出力処理装置１２
のアドレスバス／データライン１１２／１０２ｂおよび
読取／書込制御ライン１０４ｅに接続され、入出力処理
装置１２のアドレスバス１２１の指定する上記外部接点
９Ａに対応する入出カメ上９２００Å力記憶部２０Ａ内
の１ビツトに入力バッファ５の内容カ書込まれる。

この外部接点９の０Ｎ１０ＦＦ状態を読取って入出カメ
上９２００Å力記憶部２０Ａの対応する１ビツトに書込
む動作は、入出力処理装置１２の指定により、順次、全
部の外部接点９について実施される。

この外部接点９のＯＮ１０ Ｆ Ｆ状態の読取りが全部
の外部接点９について完了すると、入出力処理装置１２
はアドレスバス１１２で入出カメモリ２０の出力記憶部
２０Ｂの１ビツトを入出カメモリ２０へのアドレスバス
１２７を介して指定しこの指定された１ビツトの内容を
データライン１２８、およびデータライン１０２ｂを介
して入出力処理装置１２に読出して、その内容をデータ
ライン１１１ａに乗せる。

さらに、アドレスバス１１２で指定された出力バッファ
６Ａにデマルチプレクサ８で入出力処理装置１２のラッ
チ指令１０３ａをゲートしたラッチ指令１０９を送ると
、その瞬間におけるデータライン１１１ａの内容、つま
り、入出カメモリ２０の出力記憶部２０Ｂの対応する１
ビツトの内容を、この出力バッファ６Ａに保持させる。

この入出カメモリ２０の出力記憶部２０Ｂの１ビツトの
内容を読出し、対応する出力バッファ６に書込む動作は
入出力処理装置１２の指定により、順次、全部の出力バ
ッファ６、つまり、出力リレー１０について実施される
。

この入出カメモリ２０の出力記憶部２０Ｂの内容を出力
バッファ６への書込が全部終了すると、再び、外部接点
９の０Ｎ１０ＦＦ状態１０７の読取りを行い、この外部
被制御プロセスとの間の入出力動作を際限なく繰返して
実施し続けるものである。

このような入出力動作を常に繰返し実施することによっ
て、入出カメモリ２００Å力記憶部２０Ａの内容を読取
ることにより、多少のタイムラグはあるもの又外部接点
９のＯＮ１０ Ｆ Ｆ状態を知ることが出来る。

また、この入出カメモリ２０の出力記憶部２０Ｂの内容
を書換でやることによって、やはり多少のタイムラグは
あるものＳ、出力バッファ５、つまり出力リレー１０の
状態１１０を変化させ、その内容を外部被制御プロセス
に出力することが出来る。

入出力処理装置１２が外部被制御プロセスと入出カメモ
リ２０との間で情報の交換している時にＣＰＵ１が入出
カメモリ２０をアクセスすると、上記入出力処理装置１
２０入出カメモリ２０に対する上記読取／書込動作は中
断するが、その頻度は非常に低く、また、そのサイクル
タイムも短いので、上記入出カメモリ２０に対する入出
力処理装置１２の読取／書込動作は連続動作に等しいと
見做すことが出来る。

さらに、入出カメモリ２０の内容と外部被制御プロセス
の状態との間には最大、入出力処理装置１２の１周期分
のタイムラグが発生するが、この周期は充分短くするこ
とが出来、このタイムラグは実用上は無祝出来る程度の
ものである。

一方、ＣＰＵ１は従来例のシーケンスコントローラと同
様、マイクロプログラムメモリ２に記憶された第２図の
フローチャートに示されたような動作手続によって動作
し、電源の投入または起動動作によってシーケンスプロ
グラムカウンタ１Ｂをリセットする。

続いて、このシーケンスプログラムカウンタ１Ｂの内容
を読取番地として、シーケンスプログラムメモリ３の内
容を、第１の切換ゲート２１を介して読取る。

この読取りは、ＣＰＵＩからそのアドレスバス１０１に
シーケンスプログラムメモリ３内の任意なメモリセルを
指定し、読取／書込制御ライン１０４ａには読取動作を
指示する。

第１の切換ゲート２１はプログラミングパネル１１がシ
ーケンスプログラムメモリ３をアクセス中でなげれば、
このＣＰＵ１からのアクセスを受付け、ＣＰＵ１に読取
動作を行わしめる。

この読取動作が終了すると、第１の切換ゲート２１から
アンサバック信号ライン１０４ｃを介してＣＰＵ１にア
ンサバック信号が送られて、ＣＰＵＩによるシーケンス
プログラムメモリ３の内容を読取る動作は完了する。

もし、ＣＰＵ１がシーケンスプログラムメモリ３をアク
セスしようとした時に、シーケンスプログラムメモリ３
をプログラミングパネル１１がアクセス中であった場合
は、第１の切換ゲート２１はプログラミングパネル１１
のアクセスが完了するまでＣＰＵＩの読取動作は実行せ
ず、それだげＣＰＵ１に対するアンサバック信号は遅延
する。

このようにしてシーケンスプログラムメモリ３からＣＰ
Ｕ１が読取った内容が、第３図に示す入力命令３Ａであ
る場合には、ＣＰＵ１はマイクロプログラム２人の指示
に従って、その入力命令３Ａの規定する入力光のアドレ
スをアドレスバス１０１に乗せる。

この入力光のアドレスが、入出カメモリ２０の入力記憶
部２０Ａ内の特定なビットに対応している時は、ＣＰＵ
１は第３の切換ゲート２３を介して、その指定のアドレ
スのデータを読取るものである。

この時、ＣＰＵ１のアクセスと入出力処理装置１２かも
のアクセスは競合することはなく、ＣＰＵＩの読取動作
を入出力処理装置１２からのアクセスより常に優先して
実行することになる。

また、入力命令３Ａで指定された入力光のアドレスがス
クラッチバットメモリ４内のアドレスの場合には、第２
の切換ゲート２２を介してＣＰＵＩが第１の切換ゲート
２１を介してシーケンスプログラムメモリ３の内容を読
取るのと同じ方法でその内容をＣＰＵ１内に読取るもの
である。

ＣＰＵＩがシーケンスプログラムメモリ３から読取った
内容が第３図に示す出力命令３Ｂの場合には、マイクロ
プログラム２人の指示に従って、その出力命令３Ｂの規
定する出力光のアドレスをアドレスバス１０１に乗せる
。

このアドレスは入出カメモリ２０の出力記憶部２０Ｂ内
の特定なアドレスに対応しており、ＣＰＵ１は第３の切
換ケート２３を介して、その指定のアドレスにアキュム
レータ１人の内容を書込むものである。

この時も、入出カメモリ２０に対するＣＰＵＩからのア
クセスは必ず入出力処理装置１２からのアクセスに優先
する。

このようにしてＣＰＵ１が入出カメ上９２００Å力記憶
部２０Ａから読取ったデータは、入出力処理装置１２に
よって常時外部接点９の０Ｎ１０ＦＦ状態を周期的に読
取ったものであり、またＣＰＵ１から人出カメモリ２０
の出力記憶部２０Ｂに書込んだデータは、入出力処理装
置１２により常時周期的に出力リレー１０に出力される
ので、このＣＰＵ１の入出カメモリ２０に対する入力命
令３Ａおよび出力命令３Ｂの実行は、外部被制御プロセ
スとの間で間接的に情報の入出力を行ったことになる。

なお、以上説明した以外のＣＰＵ１の動作は、すでに説
明した従来例のシーケンスコントローラのＣＰＵ１の動
作と同一であるので、こΣではあらためて説明すること
は省略する。

また、プログラミングパネル１１がシーケンスプログラ
ムメモリ３、スクラッチバットメモリ４の内容の読出し
、書込みを行う場合には、プログラミングパネル１１の
専用のアドレスバス１０１ａ、データバス１０２ａおよ
び読取／書込制御ライン１０４ｂを使用してＣＰＵ１と
は独自にシーケンスフログラムメモリ３またはスクラッ
チバットメモリ４をアクセスする。

すなわち、アドレスバス１０１ａに該当するメモリ３ま
たは４のアドレス値を乗せ、読取／書込制御ライン１０
４ｂで読取／書込の指示を行う。

これに対して、第１の切換ゲート２１または第２の切換
ゲート２２は、その対応するメモリ３または４をＣＰＵ
１がアクセス中でなげれば、この読取／書込の指示を受
付け、プログラミングパネル１１のアドレス／データバ
ス１０１ａ／１０２ａを各メモリ３または４のアドレス
／データバス１２１／１２２または１２４／１２５に接
続し、所定の読取／書込動作を行わせる。

この読取／書込動作が完了するとプログラミングパネル
１１に対してアンサバック信号を発し、読取／書込動作
の終了のタイミングを知らせる。

こ＼で、プログラミングパネル１１がアクセスしようと
するメモリ３または４をＣＰＵＩがアクセス中の場合は
、ＣＰＵＩのアクセスが終了するまでプログラミングパ
ネル１１によるこのメモリ３または４への読取／書込動
作は行わず、プログラミングパネル１１に対する第１の
切換ゲート２１または第２の切換ゲート２２からのアン
サバック信号は遅延される。

このように、プログラミングパネル１１のメモリアクセ
ス動作には、上記従来例のように、バス要求信号とそれ
に対するバネ要求アクルツヂ信号のやりとりなど余計な
シーケンスは存在せず、ＣＰＵとプログラミングパネル
とがアクセスするメモリがそれぞれ異る時には並行して
アクセス動作が可能で、互に相手のアクセス動作を停止
させると言う不都合がなくなった。

次に、以上説明したこの発明になるプログラマフルシー
ケンスコントローラの実施例ノ要部−ｃ−する、入出力
処理装置１２、第１、第２および第３の切換ゲート２１
，２２，２３の構成の一例、およびその動作について図
によって説明する。

第５図は入出力処理装置１２の構成の一例を示す図で、
この入力処理装置１２は、上記入出カメ−Ｅ−ＩＪ２Ｑ
ｆ７）ピッ）数ｎ１＋ｎ２、すなわち、このシーケンス
コントローラの最大人力点数と最大出力点数との和以上
の計数容量を持つカウンタタイミングパルス発生回路お
よび計数ゲートから構成されている。

図において、１２ｏ１はＣＰＵ１のアドレスバス１０１
の内容を解読して、その内容が人出カメモリ２０のアド
レス範囲を示している時のみその出力がＯ（出力がＯＦ
Ｆの状態）となる選択ゲートである。

１２０２はＣＰＵ１のクロックパルスφａをゲートする
ＡＮＤゲートで、このＡＮＤゲート１２０２は上記選択
ゲー）１２０１の出力で開閉し、その出力が１（出力が
ＯＮの状態）では開、Ｏでは閉となる。

なお、このクロックパルスφａはＣＰＵＩの電源投入と
共に常時発信されているもので、この結果、ｃＰＵｌが
そのアドレスバス１０１で入出カメモリ２０をアクセス
していない時のみ、ＡＮＤゲー）１２０２からクロック
パルスφａが出力されることになる。

１２０３はこのＡＮＤゲート１２０２でゲートされたク
ロックパルスφａを入力とする分周カウンタで、この分
周カウンタ１２０３はクロックパルスφａを１／１６に
分周し、この分周カウンタ１２０３が１６カウントして
その内容が満貫になるたびに桁上パルスを出力するもの
で、この分周カウンタ１２０３は４ビツトのバイナリ−
カウンタである。

１２０４はこの分周カウンタ１２０３の出力（２°、２
１．２２．２３）の状態をデコードするデコーダで、こ
のデコーダ１２０４はその１周期の間にＡＮＤゲート１
２０５，１２０６゜１２０７および１２０８に対して少
くとも２個のタイミングパルスを発するものである。

１２０９はこの分周カウンタ１２０３の桁上パルスをカ
ウントするメインカウンタで、このメインカウンタ１２
０９は上記入出カメ上９２００Å力記憶部２０Ａのビッ
ト数ｎ１と、出力記憶部２０Ｂのビット数ｎ２との和ｎ
１＋ｎ２、またはそれ以上のカウント動作を繰返すもの
で、この実施例ではｎ１＝１２８、ｎ２＝１２８計２５
６、すなわち、８ビットのバイナリ−カウンタを使して
おり、このメインカウンタ１２０９は最大値２５５まで
カウントするとＯに戻り、この動作を繰返すものである
。

このメインカウンタ１２０９の出力の内、下位７本（２
°〜２６）はマルチプレクサ７、デマルチプレクサ８お
よび人出メモリ２０へのアドレスバス１１２として出力
され、最上位１本（２７）は、インバータ１２１０で反
転させ、その直接出力と共に排反信号を作り、入力動作
を実行するか出力動作を実行するかを決定するゲート信
号となる。

この装置では、（２７）−〇の時は入力動作、すなわち
、外部被制御プロセスの状態（外部リレー９の０Ｎ１０
ＦＦ状態）を入出カメモリ２０に書込む動作を行い、（
２７）＝１の時は出力動作、すなわち、入出カメモリ２
０の内容を外部被制御プロセス（出力リレー１０）に出
力する動作を行うものである。

つまり、（２７）−〇の入力動作の時にはＡＮＤゲート
１２０５，１２０７を開とし、デコーダ１２０４かもの
タイミングパルスを入力バッファ５へのラッチ指令１０
３、読取／書込制御ライン１０４ｅの書込制御信号とし
て出力すると共に、ＡＮＤゲート１２１０を開にして、
入力バッファ５からのデータライン１１１を第３の切換
ゲート２３へのデータライン１０２ｂに接続して入力バ
ッファ５の内容を入出カメモリ２０へ送り得る状態にす
る。

また、（２７）＝１の出力動作の時にはＡＮＤゲート１
２０６，１２０８を開とし、デコーダ１２０４からのタ
イミングパルスをデマルチプレクサ８を介して出力バッ
ファ６に送られるラッチ指令１０３ａ、読取／書込制御
ライン１０４ｅの読取制御信号として出力する。

次に、この入出力処理装置１２の動作について説明する
と、ＣＰＵＩが入出カメモリ２０をアクセスしている時
、つまり、ＣＰＵ１のデータバス１０１の内容が入出カ
メモリ２０のアドレスを示している時は、選択ゲー）１
２０１の出力は０となり、ＡＮＤゲート１２０７が閉と
なるので、クロックパルスφａは分周カウンタ１２０３
に入力されず、この入出力処理装置１２は全（動作しな
い。

ＣＰＵ１が入出カメモリ２０をアクセスしていない時は
、分周カウンタ１２０３からの桁上パルスによってメイ
ンカウンタ１２０９が動作し、その内容が（０００００
０００）〜（０１１１１１１１）つまり、０〜１２７０
時は（２７） −〇であるので入出カメモリ２０への書
込動作の期間であり、データバス１２７には順次（ｏｏ
ｏｏｏｏｏ ）、（００００００１）、（ｏｏｏｏｏｌ
ｏ）・・・・・・・・・（１１１，１１１１）を出力し
て入力接点９と人出カメモリ２０のアドレスを順次指定
して書込動作を行う。

この１つの情報を書込む時のタイミングおよび信号の挙
動を第６図Ａに示す。

第６図Ａにお（・て、１１２ｓはアドレスバス１１２へ
のアドレス出力を示し、この一定時間領域を内に於いて
、入力バッファ５へのラッチ指令１０３を作り、しかる
後に入出カメモリ２０に対する書込制御信号１０４ｅＡ
を作る。

この場合には、アドレスバス１１２の内容により指定さ
れた外部接点９Ａの０Ｎ１０ＦＦ状態１０７がラッチ指
令１０３によって入力バッファ５のフリラフフロップに
ラッチされ、その内容はデータライン１１１の内容とな
る。

この内容はＡＮＤゲート１２１１が開となっているので
、データライン１０２ｂに出力され、読取／書込制御ラ
イン１０４ｅへの書込制御信号１０４ｅＡによって、入
出カメモリ２００Å力記憶部２０Ａにおけるアドレスバ
ス１１２指定の部分に書込まれる。

この動作が終るとメインカウンタ１２０９の内容は１ス
テップ歩進し、次の外部接点９のＯＮ１０ Ｆ Ｆ状態
の入出カメモリ２０への書込動作を行い、この動作をカ
ウンタの内容が（０１１１１１１１）つまり１２７にな
るまで繰返し実行する。

メインカウンタ１２０９の内容が （１０００００００）〜（１１１１１１１１）つまり１
２８〜２５５０時は（２７）−１であるので入出カメモ
リ２０からの読取動作の期間で、データバス１２７には
順次（ｏｏｏｏｏｏｏ）、（００００００１）・・・・
・・・・・（１１１１１１１）を出力して、入出カメモ
リ２０と出力バッファ６のアドレスを順次指定して読取
動作を行う。

この１つの情報を入出カメモリ２０から読取り、出力バ
ッファ６に出力する時のタイミングおよび信号の挙動を
第６図Ｂに示す。

第６図Ｂにおいて、１１２ｓはアドレスバス１１２への
アドレス出力を示し、この一定時間領域を内に於いて、
入出カメモリ２０に対する読取制御信号１０４ｅＢを作
り、しかる後に出力バッファ６に対するラッチ指令１０
３ａを作る。

この場合には、入出カメモリ２０の出力記憶部２０Ｂに
おけるアドレスバス１１２指定の部分に記憶された内容
が、データライン１０２ｂに読取制御信号１０４ｅＢが
送られることによって読出され、アドレスバス１１２指
定の出力バッファ６Ａにラッチ指令１０３ａによってラ
ッチされる。

この動作を順次メインカウンタ１２０９の内容が（１１
１，１１１１１）つまり２５５になるまで実行され、続
いてメインカウンタ１２０９の内容が（０００００００
０，）となり、上記書込動作を再び実行するものである
。

第１図は第１の切換ゲート２１の構成の一例を示す図で
、第２の切換ゲート２２もこの第１の切換ゲート２１と
同様の構成であるので、第１の切換ゲート２１の構成に
つ℃・てのみ説明する。

図において、２１０１はＣＰＵＩのアドレスバス１０１
の内容が対応するメモリであるシーケンスフログラムメ
モリ３のアドレス範囲にある時は出力が１となる選択ゲ
ート、２１０３はＣＰＵＩの読取／書込制御ライン１０
４ａで送られる読取要求信号と書込要求信号とのＯＲを
取るＯＲゲート、２１０５はこのＯＲゲート２１０３と
選択ゲート２１０１との出力のＡＮＤを取るＡＮＤゲー
トで、ＣＰＵ１がシーケンスプログラムメモリ３のアド
レスを指定して、読取または書込要求信号が発せられる
と、このＡＮＤゲート２１０５の出力は１となる。

一方、２１０２はプログラミングパネル１１のアドレス
バス１０１ａの内容がシーケンスプログラムメモリ３の
アドレス範囲にある時は出力が１となる選択ゲート、２
１０４はプログラミングパネル１１の読取／書込制御ラ
イン１０４ｂで送られる読取要求信号と書込要求信号と
のＯＲを取るＯＲゲート、２１０６はこのＯＲゲー１−
２１０４と選択ゲート２１０２との出力のＡＮＤを取る
ＡＮＤゲートで、プログラミングパネル１１がシーケン
スプログラムメモリ３のアドレスを指定して、読取また
は書込要求信号が発せられると、このＡＮＤゲート２１
０６の出力は１となる。

２１０７．２１０８および２１０９は共にＤタイプのフ
リップフロップで、このフリップフロップ２１０７およ
び２１０９に対するトリガ入力はＣＰＵＩの基本パルス
の一種であるφｂが接続され、フリップフロップ２１０
８に対するトリガ入力としてはφｂが接続されている。

フリップフロップ２１０９はフリップフロップ２１０８
または２１０９によりセットされるようにそれぞれの出
力ＱをＮＯＲゲート２１１０を介してリセット端子Ｒに
接続されている。

また、フリップフロップ２１０８および２１０９はフリ
ップフロップ２１０７によりリセットされるように接続
されている。

今、ＣＰＵＩのアドレスバス１０１の内容がシーケンス
７０グラムメモリ３のアドレスを指定し、読取／書込制
御ライン１０４ａに読取または書込要求信号が発せられ
ると、上記のようにＡＮＤゲート２１０１の出力が１と
なり、次のクロックパルスφｂの立上りによってフリッ
プフロップ２１０γの出力Ｑが１となる。

たｇし、この場合にフリップ７０ツブ２１０８および２
１ｏ９の出力ＱがＯで、フリップフロップ２１０７のリ
セット端子Ｒの入力が０であることが必要な条件である
。

同様に、プログラミングパネル１１がシーケンスプログ
ラムメモリ３をアクセスすると、ＡＮＤゲート２１０６
の出力が１となり、次のクロックパルスφｂの立上りに
よってフリップフロップ２１０８の出力Ｑが１となり、
ついで次のクロックパルスφｂの立上りで、次段のフリ
ップフロップ２１０９の出力Ｑが１となる。

たｇし、この場合にフリップフロップ２１０７の出力Ｑ
がＯｌつまり、ＣＰＵ１がシーケンスプログラムメモリ
３をアクセスしていないことが必要な条件である。

このようにしてＣＰＵＩのアクセス中はフリップフロッ
プ２１０７が、プログラミングパネルがアクセス中はフ
リップフロップ２１０９がセットされ、その出力Ｑが１
となるものである。

２１１６はこのフリップフロップ２１０７および２１０
９の出力により開閉するＡＮＤゲート群で、ＣＰＵ１が
アクセスするとフリップフロップ２１０７０出力Ｑが１
となりＡＮＤゲート群２１１６のＡＮＤゲート２１１６
Ａが開となってＣＰＵ１のアドレス／データバス１０１
／１０２と、シーケンスプログラムメモリ３へのアドレ
汐′データバス１２１／１２２とを接続する。

また、プログラミングパネル１１がアクセスするとフリ
ップフロップ２１０９０出力Ｑが１となりＡＮＤゲート
群２１１６のＡＮＤゲート２１１６Ｂが開となって、プ
ログラミングパネル１１のアドレス／データバス１０１
ａ／１０２ａとシーケンスプログラムメモリ３へのアド
レス／データバス１２１／１２２とを接続する。

なお、こΣでデータバス１０１．１０１ａ、１２２は共
に双方向バスであるので、これに対応するＡＮＤゲート
群２１１６は一方向のみのゲートではなく双方向性のも
のが必要であるが、図が煩雑となるので、こＳでは一方
向のみに省略したもので実際は双方向性のものを使用し
である。

２１１１は上記フリップフロップ２１０７または２１０
９の出力を受けて作動するＯＲゲート、２１１２はこの
ＯＲゲート２１１１の出力を受けて作動するワンショッ
トパルス発生器で、このワンショットパルス発生器２１
１２はＣＰＵ１ｔたはプログラミングパネル１１からの
アクセスにより、フリップフロップ２１０７または２１
０９の出力が１となったことにより、その立上りで、所
定の幅のパルスを発生する。

２１１７はフリップフロップ２１０７０出力Ｑが１とな
ると開になるＡＮＤゲート２１１７Ａとフリップフロッ
プ２１０９の出力Ｑが１となると開になるＡＮＤゲート
２１１７Ｂから戒るＡＮＤゲート群で、このＡＮＤゲー
ト群２１１７でＣＰＵ１またはプログラミングパネル１
１の読取／書込制御ライン１０４ａまたは１０４ｂのい
ずれかを選択し、ＯＲゲート群２１１８を介しさらに上
記ワンショットパルス発生器２１１２の出力パルスで開
閉するＡＮＤゲート群２１１２を介して、シーケンスプ
ログラムメモリ３への読取／書込制御ライン１２３へ読
取／書込要求信号を、フリップフロップ２１０７または
、２１０９がセットされた直後に送り出して、読取／書
込動作を実行する。

２１１３はワンショットパルス発生器２１１２と同一の
ワンショットパルス発生器で、このワンショットパルス
発生器２１１３はワンショットパルス発生器２１１２の
パルス出力の立下りに同期してパルスを発生する。

２１１４ＬＪ：フリップフロップ２１０７の出力Ｑが１
の時に開となるＡＮＤゲート、２１１５はフリップフロ
ップ２１０９の出力Ｑが１の時に開となるＡＮＤゲート
で、上記ワンショットパルス発生器２１１３の出力パル
スをＣＰＵ１またはプログラミングパネル１１の読取／
書込アンサバック信号ライン１０４ｃまたは１０４ｄの
どちらかにアンサバック信号として送られ、読取／書込
動作の終了を連絡し、このアンサバック信号によりＣＰ
Ｕ１またはプログラミングパネル１１のアドレスバス１
０１または１０１ａの内容はリセットされ、読取／書込
要求信号もＯＦＦとなり、次のクロックパルスφｂまた
はφｂの立上りに同期してフリップフロップ２１０７ま
たは２１０８゜２１０９はリセットされ読取書込動作は
完了する。

第８図はこの第１の切換ゲート２１において、ＣＰＵ１
がまずシーケンスプログラムメモリ３をアクセスし、そ
の動作が完了する前にプログラミングパネル１１がシー
ケンスプログラムメモリ３をアクセスして来た場合のタ
イミングと信号の挙動との関係を示す図である。

ＣＰＵ１がアクセス中にプログラミングパネル１１がア
クセスをして来てＡＮＤゲー）２１０６の出力が１とな
っても、フリツプフ口ツプ２１０７の出力が１となって
いるので、クロックパルスφｂのタイミングが来てもフ
リップフロップ２１０８の出力は１とならず、当然後段
のフリップフロップ２１０９の出力は１とはならない。

したがって、プログラミングパネル１１からのバス要求
には第１の切換ゲート２１は応じないことになり、この
プログラミングパネル１１からのバス要求は待機するこ
とになる。

しかし、ＣＰＵ１からシーケンスフログラムメモリ３へ
のアクセスが終了すると、フリップフロップ２１０７の
出力ＱはＯとなり、ＡＮＤゲート２１０６の出力は１と
なっているので、次のクロックパルスφｂの立上りによ
ってフリップフロップ２１０８の出力Ｑは１となり、つ
Ｌ・で次のクロックパルスφｂの立上りでフリップフロ
ップ２１０９０出力Ｑが１となり、プログラミングパネ
ル１１からのアクセスに応じて、読取／書込動作が続い
て実行される。

なお、上記の説明ではＣＰＵＩがシーケンスプログラム
メモリ３をアクセス中にプログラミングパネル１１がシ
ーケンスプログラムメモリ１１へ向ってバス要求をする
場合であるが、その逆の場合でも全く同様であることは
言うまでもない。

なお、上記説明におけるクロックパルスφｂは前記クロ
ックパルスφａとその周波数、位相関係は一義的に決ま
り、通常は φｂの周期−ｎＸ（φａの周期） であり、その位相は同相である。

また、ｎの値はＣＰＵ１の実行する命令により異り、普
通ｎ＝２〜１０の値となる。

また、φｂはφｂと電気的に１８００の位相差をもち、
フリップフロップ２１０８のクロックパルスとして使用
しているが、これはフリップフロップ２１０７０入力と
同時にフリップフロツノ２１０８のＤ入力が１となって
も、それぞれクロックパルス入力に１８０°の位相差を
有しているので、フリップフロップ２１０７と２１０８
とが同時に１になることがない様に配慮しているためで
ある。

第９図は第３の切換ゲート２３の構成の一例を示す図で
、図において、１２０１ＡはＣＰＵ１のアドレスバス１
０１の内容が入出カメモリ２０の領域内のアドレスを指
定している時のみ出力がＯとなる選択ゲートで、入出力
処理装置１２に使用されている選択ゲー）１２０１とこ
の選択ゲート１２０１Ａとは同様なものである。

２３２１はこの選択ゲート１２０１Ａの出力を反転する
インバータ、２３０１はこのインバータ２３２１の出力
で開閉するＡＮＤゲート群で、このＡＮＤゲート群２３
０１はＣＰＵ１のアドレスバス１０１の一部をゲートす
るものである。

２３０２は上記選択ゲー）１２０１Ａの出力で開閉する
ＡＮＤゲート群で、このＡＮＤゲート群２３０２は入出
力処理装置１２からのアドレスバス１１２をゲートする
ものである。

２３０３はこのＡＮＤゲート群２３０１および２３０３
のそれぞれ対応するビットのＯＲを取るＯＲゲート群で
、ＣＰＵ１が入出カメモリ２０をアクセスしている時は
、ＡＮＤゲート群２３０１０Ｒゲート群２３０３を介し
て、ＣＰＵＩのデータバス１０１０入出カメモリ２０に
関連ある一部の内容が、入出カメモリ２０へのアドレス
バス１２７へ出力され、ＣＰＵ１が入出カメモリ２０を
アクセスしていない時は、ＡＮＤゲート群２３０２０Ｒ
ゲ一ト群２３０３を介して、入出力処理装置１２かもの
アドレスバス１１２の内容が、入出カメモリ２０へのア
ドレスバス１２７に出力される。

２３０４はＣＰＵＩが入出カメモリ２０をアクセスして
いる時に開となるアンドゲート群、２３０５はＣＰＵ１
が入出カメモリ２０をアクセスしていない時に開となる
ＡＮＤケート群、２３０６はＡＮＤゲート群２３０４お
よび２３０５のそれぞれ対応するビットのＯＲを取るＯ
Ｒゲート群で、上記ＡＮＤゲート群２３０１ 。

２３０２およびＯＲゲー１−２３０３と同様に、ＣＰＵ
Ｉが入出カメモリ２０をアクセスしている時はＣＰＵ１
の読取／書込制御ライン１０４ａを入出カメモリ２０へ
の読取／書込制御ライン１２９に接続し、ＣＰＵＩが入
出カメモリ２０をアクセスしていない時は入出力処理装
置１２からの読取／書込制御ライン１０４ｅを入出カメ
モリ２０への読取／書込制御ライン１２９に接続する。

２３１０はＣＰＵＩからの書込要求信号で開となるＡＮ
Ｄゲート２３１１は入出力処理装置１２からの書込要求
信号で、開となるＡＮＤゲート、２３１３はＣＰＵ１か
らの読取要求信号で開となるＡＮＤゲート、２３１４は
入出力処理装置１２の読取要求信号で開となるＡＮＤゲ
ート、２３１２はＯＲゲートで、これらのＡＮＤゲート
２３１０２３１１．２３１２，２３１３およびＯＲゲー
ト２３１２で、この第３の切換ゲート２３におけるデー
タライン１２８の切換を行っており、その状態は次のよ
うになる。

（イ）ＣＰＵ１への読取 データライン１２８→ＡＮＤゲート２３１３→データバ
ス１０２の特定の１ビツト （ロ）ＣＰＵ１からの書込 データバス１０２の特定の１ビツト→ＡＮＤゲート２３
１０→ＯＲゲート２３１２→データライン１２８ ←→ 入出力処理装置１２への読取 データライン１２８→ＡＮＤゲート２３１４→データラ
イン１０２ｂ Ｏ入出力処理装置１２からの書込 データバス１０２ｂ）ＡＮＤゲート２３１１→ＯＲゲー
ト２３１２→データライン１２８２３０７はＣＰＵＩの
読取／書込制御ライン１０１ａの読取／書込要求信号を
ゲートするＡＮＤゲート群２３０５の出力のＯＲを取る
ＯＲゲート、２３０８および２３０９はこのＯＲゲート
２３０７の出力を受け、所定の遅延時間后に所定のパル
スを発するワンショットパルス発生器で、このワンショ
ットパルス発生器２３ｏ９の出力力ＣＰＵ１の読取／書
込要求に対するアンサバック信号となる。

なお、以上説明した実施例においては、プログラミング
パネル１１がら入出カメモリ２０をアクセスすることは
出来ないが、第３の切換ゲート２３のＣＰＵＩ側のバス
に、さらに第１の切換ゲート２１と同様な第４の切換ゲ
ートを挿入することにより、プログラミングパネル１１
がら入出カメモリ２０を直接アクセスすることが出来る
ようにすることも可能である。

また、上記実施例では第２の処理装置としてプログラミ
ングパネル１１を使用した場合について説明シタ力、こ
の第２の処理装置としてプロセスコンピュータなどを使
用してもよく、この場合はプロセスコンピュータにより
ＣＰＵＩの作動のモニタおよびシーケンスプログラムの
改変を行うことも可能である。

さらに、第１の処理装置であるＣＰＵとしては、マイク
ロコンピュータチップではなく、他の演算処理装置を使
用してもよいことは言うまでもない。

以上説明したように、この発明によるプログラマブルシ
ーケンスコントローラにおいては、第」の処理装置であ
る中央演算処理装置（ＣＰＵ）のパスラインと、第２の
処理装置である、例えばプログラミングパネルのパスラ
インとをそれぞれ専用に設けたものであるので、両者の
並行動作が可能となり中央演算処理装置（ＣＰＵ）の処
理速度が向上した。

さらに、第３の処理装置である入出力処理装置と第３の
記憶装置である入出カメモリとを別に設け、中央演算処
理装置（ＣＰＵ）から外部被制御プロセスに対する情報
の入出力は、この入出カメモリを介して行う様に構成し
たので、通常の入出力命令を使用することなく中央演算
処理装置（ＣＰＵ）のプログラムを組むことが出来、中
央演算処理装置（ＣＰＵ）の処理速度を一層向上するこ
とが可能になった。

すなわち、比較的処理速度の遅い、例えば、マイクロコ
ンピュータチップを中央演算処理装置（ＣＰＵ）として
使用しても、応答速度の高いシーケンスコントロールを
製作することを可能としたものである。

また、第２の処理装置としてプログラミングパネルの代
りに、プロセスコンピュータなどを接続することも可能
で、シーケンスコントローラにプロセスのオンラインモ
ニタリング、故障検出すどの高度な機能を付加すること
が容易となった。

この結果、安価で高性能なプログラマフルシーケンスコ
ントローラを提供出来る効果はきわめて大きいものと言
うことが出来る。

【図面の簡単な説明】

第１図は従来の中央演算処理装置としてマイクロコンピ
ュータを使用したプログラマブルシーケンスコントロー
ラの一例の構成を示す図、第２図は動作手続プログラム
の内容を示すフローチャート、第３図はシーケンス制御
命令のフォーマットを示す図である。 第４図はこの発明によるプログラマブルシーケンスコン
トローラの一実施例の構成を示す図、第５図はこの実施
例における第３の処理装置である入出力装置の構成を示
す図、第６図はこの入出力装置の動作タイミング、信号
の挙動を示す図、第７図はこの実施例における第１およ
び第２の切換ゲートの構成を示す図、第８図はこの第１
の切換ゲートの動作タイミング、信号の挙動を示す図、
第９図はこの実施例における第３の切換ゲートの構成を
示す図である。 図において、同一の符号は同一または相当する部分を示
し、１は第１の処理装置である中央演算処理装置（ＣＰ
Ｕ）、２はマイクロプログラムメモリ、３は第１の記憶
装置であるシーケンスプログラムメモリ、４は第２の記
憶装置であるスクラッチバットメモリ、５は入力バッフ
ァ、６は出力バッファ、７はマルチプレクサ、ａはデマ
ルチプレクサ、９は外部接点、１０は出力リレー、１１
は第２の処理装置であるプログラミングパネル、１２は
第３の処理装置である入出力処理装置、２０は第３の記
憶装置である入出カメモリ、２１は第１の切換ゲート、
２２は第２の切換ゲート、２３は第３の切換ゲートを示
す。 さらに、１０１゜１０１ａ、１１２，１２１．１２４お
よび１２７はアドレスバス、１０２．１０２ａ 、１２
２および１２５はデータバス、１ｏ２ｂ、ｉｉｌ。 １１１ａおよび１２８はデータライン、１０３゜１０３
ａおよび１０９はラッチ指令、１０４゜１０４ａ、１０
４ｂ、１０４ｅ、１２３，１２６および１２９は読取／
書込制御ライン、１０４ｃおよび１０４ｄはアンサバッ
ク信号ライン、１０５はバス要求ライン、１０６はバス
要求アクルツヂ信号ラインを示す。 また、１２０１゜１２０１Ａ、２１０１および２１０２
は選択ゲート、１２０３は分周カウンタ、１２０４はデ
コーダ、１２０９はメインカウンタ、２１０７゜２１０
８および２１０９はＤタイプフリップフロップ、２１１
２，２１１３，２３０８および２３０９はワンショット
パルス発生器を示スモのである。

Claims (1)

【特許請求の範囲】
1. １ あらかじめプログラムされた一連のシーケンス制御
   情報を記憶した第１の記憶装置３と、この第１の記憶装
   置３に記憶された一連のシーケンス制御情報を読出し、
   このシーケンス制御情報の実行制御を行う演算処理装置
   である第１の処理装置１と、この第１の処理装置１が上
   記シーケンス制御の実行制御を行うのに際して情報を一
   時記憶するための第２の記憶装置４と、上記第１の記憶
   装置３に記憶されたシーケンス制御情報を読出し表示す
   る機能、および外部からシーケンス制御情報が入力され
   、この入力されたシーケンス制御情報を所定の形式の制
   御情報に変換した上、上記第１の記憶装置３に書込む機
   能、および上記第２の記憶装置４に記憶されている一時
   記憶情報を読出して表示する機能との内、少くとも一つ
   の機能を有する第２の処理装置１１と、上記第１の処理
   装置１の外部出力情報を出力記憶部２０Ｂに記憶し、か
   つ、入力記憶部２０Ａの記憶内容は上記第■の処理装置
   １による実行制御に際して上記第１の処理装置１に読込
   まれる第３の記憶装置２０と、この第３の記憶装置２０
   の出力記憶部２０Ｂに記憶された外部出力情報を読出し
   、この読出した内容を外部被制御プロセスに出力する機
   能、および外部被制御プロセスから被制御情報を読取り
   上記第３の記憶装置２００Å力記憶部２０Ａに書込む機
   能とを有する第３の処理装置１２と、上記第１の記憶装
   置３、第２の記憶装置４および第３の記憶装置２０に対
   応してそれぞれ設けられ、上記第１の処理装置１、第２
   の処理装置１および第３の処理装置１２からそれぞれラ
   ンダムに発せられる読取／書込の要求に対して、上記第
   １の処理装置１、第２の処理装置１１または第３の処理
   装置１２のいずれか一つのみに、読取／書込を行わせる
   機能を有する第１の切換ゲート２１．第２の切換ゲート
   ２２および第３の切換ゲート２３とを備えたシーケンス
   コントローラ。