JP2001142735A - 評価用マイクロプロセッサ及びその評価モード設定方法 - Google Patents
評価用マイクロプロセッサ及びその評価モード設定方法Info
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Abstract
(57)【要約】
【課題】 構成を簡素化しコストを低減することができ
る評価用マイクロプロセッサ及びその評価モード設定方
法を提供する。 【解決手段】 ＣＰＵ１の書込端子ＷＲに夫々論理積ゲ
ートＡＮＤ１及びＡＮＤ２の一入力端が接続されてい
る。論理積ゲートＡＮＤ１の出力信号がクロック端子に
入力されるモード設定レジスタ２及び論理積ゲートＡＮ
Ｄ２の出力信号がクロック端子に入力されるマスタモー
ドレジスタ群３が設けられている。マスタモードレジス
タ群３の各フリップフロップのＤ端子には、ＣＰＵ１の
ＤＡＴＡ端子が接続されている。また、スレーブモード
レジスタ群４が設けられている。スレーブモードレジス
タ群４の各フリップフロップのクロック端子はモード設
定レジスタ２のＱ端子に接続され、Ｄ端子はマスタモー
ドレジスタ群３の各フリップフロップのＱ端子に接続さ
れている。モード設定レジスタ２のＱ端子は、ＣＰＵ１
のリセット入力端子にも接続されている。
る評価用マイクロプロセッサ及びその評価モード設定方
法を提供する。 【解決手段】 ＣＰＵ１の書込端子ＷＲに夫々論理積ゲ
ートＡＮＤ１及びＡＮＤ２の一入力端が接続されてい
る。論理積ゲートＡＮＤ１の出力信号がクロック端子に
入力されるモード設定レジスタ２及び論理積ゲートＡＮ
Ｄ２の出力信号がクロック端子に入力されるマスタモー
ドレジスタ群３が設けられている。マスタモードレジス
タ群３の各フリップフロップのＤ端子には、ＣＰＵ１の
ＤＡＴＡ端子が接続されている。また、スレーブモード
レジスタ群４が設けられている。スレーブモードレジス
タ群４の各フリップフロップのクロック端子はモード設
定レジスタ２のＱ端子に接続され、Ｄ端子はマスタモー
ドレジスタ群３の各フリップフロップのＱ端子に接続さ
れている。モード設定レジスタ２のＱ端子は、ＣＰＵ１
のリセット入力端子にも接続されている。
Description
【０００１】
【発明の属する技術分野】本発明はマイクロプロセッサ
を応用した装置の動作確認に適用する評価用マイクロプ
ロセッサ及びその評価モード設定方法に関し、特に、構
成を簡素化し評価モードの切替を柔軟に行うことができ
る評価用マイクロプロセッサ及びその評価モード設定方
法に関する。
を応用した装置の動作確認に適用する評価用マイクロプ
ロセッサ及びその評価モード設定方法に関し、特に、構
成を簡素化し評価モードの切替を柔軟に行うことができ
る評価用マイクロプロセッサ及びその評価モード設定方
法に関する。
【０００２】
【従来の技術】ユーザが作成したプログラム又はユーザ
に提供するミドルウェアを評価して、それらに含まれる
不具合を見つけたり、チップ内部の不具合を見つけるた
めに評価用マイクロプロセッサが使用されている。この
評価用マイクロプロセッサでは、バス幅の評価モード、
メモリサイズの評価モード、割込レベル設定の評価モー
ド、内部ＲＡＭへのアクセス可否の評価モード及び書込
後のウェイトサイクルの評価モード等の多数の評価モー
ドによる評価が行われる。
に提供するミドルウェアを評価して、それらに含まれる
不具合を見つけたり、チップ内部の不具合を見つけるた
めに評価用マイクロプロセッサが使用されている。この
評価用マイクロプロセッサでは、バス幅の評価モード、
メモリサイズの評価モード、割込レベル設定の評価モー
ド、内部ＲＡＭへのアクセス可否の評価モード及び書込
後のウェイトサイクルの評価モード等の多数の評価モー
ドによる評価が行われる。
【０００３】図６は第１の従来例に係る評価用マイクロ
プロセッサを示すブロック図である。第１の従来例にお
いては、評価用マイクロプロセッサ１１に必要なパラメ
ータの数と同数の評価モード用端子（図示せず）が設け
られている。そして、評価の際には、評価モードごとに
異なる端子に評価用の信号を供給することにより、種々
の評価を行っている。
プロセッサを示すブロック図である。第１の従来例にお
いては、評価用マイクロプロセッサ１１に必要なパラメ
ータの数と同数の評価モード用端子（図示せず）が設け
られている。そして、評価の際には、評価モードごとに
異なる端子に評価用の信号を供給することにより、種々
の評価を行っている。
【０００４】また、外部端子数の削減を図った評価用マ
イクロプロセッサもある。図７は第２の従来例に係る評
価用マイクロプロセッサを示すブロック図である。第２
の従来例においては、評価用マイクロプロセッサ１２の
外部に評価動作を制御するための制御プロセッサ１３が
設けられている。評価用マイクロプロセッサ１２に中央
処理装置（以下、ＣＰＵという。）評価モードレジスタ
１２ａが内蔵され、制御プロセッサ１３に評価モード設
定プログラム１３ａが格納されている。評価用マイクロ
プロセッサ１２には、評価モードの数よりも少ない数の
評価モード用端子（図示せず）が設けられている。そし
て、テスト用のインタフェースとしてＪＴＡＧ等の外部
バス１４により評価用マイクロプロセッサ１２の評価モ
ード用端子と制御プロセッサ１３とが接続されている。
イクロプロセッサもある。図７は第２の従来例に係る評
価用マイクロプロセッサを示すブロック図である。第２
の従来例においては、評価用マイクロプロセッサ１２の
外部に評価動作を制御するための制御プロセッサ１３が
設けられている。評価用マイクロプロセッサ１２に中央
処理装置（以下、ＣＰＵという。）評価モードレジスタ
１２ａが内蔵され、制御プロセッサ１３に評価モード設
定プログラム１３ａが格納されている。評価用マイクロ
プロセッサ１２には、評価モードの数よりも少ない数の
評価モード用端子（図示せず）が設けられている。そし
て、テスト用のインタフェースとしてＪＴＡＧ等の外部
バス１４により評価用マイクロプロセッサ１２の評価モ
ード用端子と制御プロセッサ１３とが接続されている。
【０００５】このように構成された第２の従来例におい
ては、制御プロセッサ１３内のデータがシリアルデータ
化されて評価モード用端子に入力される。
ては、制御プロセッサ１３内のデータがシリアルデータ
化されて評価モード用端子に入力される。
【０００６】
【発明が解決しようとする課題】しかしながら、第２の
従来例においては、評価用マイクロプロセッサの他に制
御プロセッサが必要となるため、コストが高くなると共
に、構成が複雑となるという問題点がある。
従来例においては、評価用マイクロプロセッサの他に制
御プロセッサが必要となるため、コストが高くなると共
に、構成が複雑となるという問題点がある。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、構成を簡素化しコストを低減することがで
きる評価用マイクロプロセッサ及びその評価モード設定
方法を提供することを目的とする。
のであって、構成を簡素化しコストを低減することがで
きる評価用マイクロプロセッサ及びその評価モード設定
方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る評価用マイ
クロプロセッサは、複数種の評価モードを順次設定して
自己の動作の評価を行う評価用マイクロプロセッサにお
いて、夫々前記複数種の評価モードに使用されるパラメ
ータが格納される複数個のレジスタからなるマスタモー
ドレジスタ群と、このマスタモードレジスタ群から出力
された前記パラメータが格納される複数個のレジスタか
らなるスレーブモードレジスタ群と、前記スレーブモー
ドレジスタ群から出力された前記パラメータに関連づけ
て前記動作の評価を行う中央処理装置と、この中央処理
装置からの指示により前記スレーブモードレジスタ群に
その出力信号を切替えさせるモード設定レジスタと、を
有することを特徴とする。
クロプロセッサは、複数種の評価モードを順次設定して
自己の動作の評価を行う評価用マイクロプロセッサにお
いて、夫々前記複数種の評価モードに使用されるパラメ
ータが格納される複数個のレジスタからなるマスタモー
ドレジスタ群と、このマスタモードレジスタ群から出力
された前記パラメータが格納される複数個のレジスタか
らなるスレーブモードレジスタ群と、前記スレーブモー
ドレジスタ群から出力された前記パラメータに関連づけ
て前記動作の評価を行う中央処理装置と、この中央処理
装置からの指示により前記スレーブモードレジスタ群に
その出力信号を切替えさせるモード設定レジスタと、を
有することを特徴とする。
【０００９】本発明においては、中央処理装置が一の評
価モードを実行している間に、マスタモードレジスタ群
に格納されたパラメータがスレーブモードレジスタ群に
格納され、中央処理装置からの指示によりモード設定レ
ジスタがスレーブモードレジスタ群にその出力信号を新
たに格納されたパラメータに切替えさせ、中央処理装置
が切替えられたパラメータを読み込んでこれに関連づけ
て新たな評価モードを実行する。このため、評価モード
の切替が円滑に行われる。また、外部に制御プロセッサ
等の装置を設ける必要はないので、全体の構成が簡素化
され、コストが低減される。
価モードを実行している間に、マスタモードレジスタ群
に格納されたパラメータがスレーブモードレジスタ群に
格納され、中央処理装置からの指示によりモード設定レ
ジスタがスレーブモードレジスタ群にその出力信号を新
たに格納されたパラメータに切替えさせ、中央処理装置
が切替えられたパラメータを読み込んでこれに関連づけ
て新たな評価モードを実行する。このため、評価モード
の切替が円滑に行われる。また、外部に制御プロセッサ
等の装置を設ける必要はないので、全体の構成が簡素化
され、コストが低減される。
【００１０】本発明において、前記マスタモードレジス
タ群を構成するレジスタ及び前記スレーブモードレジス
タ群を構成するレジスタは、Ｄ型フリップフロップから
なっていてもよく、前記モード設定レジスタは、単安定
マルチバイブレータからなっていてもよい。
タ群を構成するレジスタ及び前記スレーブモードレジス
タ群を構成するレジスタは、Ｄ型フリップフロップから
なっていてもよく、前記モード設定レジスタは、単安定
マルチバイブレータからなっていてもよい。
【００１１】また、前記モード設定レジスタのクロック
入力端子に出力端が接続され一入力端に第１のチップセ
レクト信号が入力される第１の２入力論理積ゲートと、
前記マスタモードレジスタ群のクロック入力端子に出力
端が接続され一入力端に第２のチップセレクト信号が入
力される第２の２入力論理積ゲートと、を有し、前記中
央処理装置は、前記マスタモードレジスタ群のデータ入
力端子に前記パラメータを出力するデータ出力端子と、
前記マスタモードレジスタ群の前記評価モードのパラメ
ータ書き替え時に前記第１の２入力論理積ゲートの他の
入力端にパルスを出力し前記スレーブモードレジスタ群
の前記評価モードのデータ書き替え時に前記第２の２入
力論理積ゲートの他の入力端にパルスを出力する書込端
子と、前記モード設定レジスタの出力信号をリセット信
号として入力するリセット端子と、を有し、前記モード
設定レジスタの出力端子は前記スレーブモードレジスタ
群のクロック入力端子に接続され、前記モード設定レジ
スタのデータ入力端子には固定電位が供給されてもよ
い。
入力端子に出力端が接続され一入力端に第１のチップセ
レクト信号が入力される第１の２入力論理積ゲートと、
前記マスタモードレジスタ群のクロック入力端子に出力
端が接続され一入力端に第２のチップセレクト信号が入
力される第２の２入力論理積ゲートと、を有し、前記中
央処理装置は、前記マスタモードレジスタ群のデータ入
力端子に前記パラメータを出力するデータ出力端子と、
前記マスタモードレジスタ群の前記評価モードのパラメ
ータ書き替え時に前記第１の２入力論理積ゲートの他の
入力端にパルスを出力し前記スレーブモードレジスタ群
の前記評価モードのデータ書き替え時に前記第２の２入
力論理積ゲートの他の入力端にパルスを出力する書込端
子と、前記モード設定レジスタの出力信号をリセット信
号として入力するリセット端子と、を有し、前記モード
設定レジスタの出力端子は前記スレーブモードレジスタ
群のクロック入力端子に接続され、前記モード設定レジ
スタのデータ入力端子には固定電位が供給されてもよ
い。
【００１２】本発明に係る評価用マイクロプロセッサの
評価モード設定方法は、夫々複数種の評価モードに使用
されるパラメータが格納される複数個のレジスタからな
るマスタモードレジスタ群に中央処理装置が一の評価モ
ードを実行している間に次の評価モードで使用されるパ
ラメータを書き込む工程と、前記マスタモードレジスタ
群から出力された前記パラメータが格納される複数個の
レジスタからなるスレーブモードレジスタ群に前記一の
評価モードの実行中に前記マスタモードレジスタ群に書
き込まれている前記パラメータを書き込む工程と、前記
中央処理装置にリセットをかけ前記スレーブモードレジ
スタ群に書き込まれている前記パラメータを前記中央処
理装置に読み込ませこのパラメータに関連づけて新たに
評価モードを実行させる工程と、を有することを特徴と
する。
評価モード設定方法は、夫々複数種の評価モードに使用
されるパラメータが格納される複数個のレジスタからな
るマスタモードレジスタ群に中央処理装置が一の評価モ
ードを実行している間に次の評価モードで使用されるパ
ラメータを書き込む工程と、前記マスタモードレジスタ
群から出力された前記パラメータが格納される複数個の
レジスタからなるスレーブモードレジスタ群に前記一の
評価モードの実行中に前記マスタモードレジスタ群に書
き込まれている前記パラメータを書き込む工程と、前記
中央処理装置にリセットをかけ前記スレーブモードレジ
スタ群に書き込まれている前記パラメータを前記中央処
理装置に読み込ませこのパラメータに関連づけて新たに
評価モードを実行させる工程と、を有することを特徴と
する。
【００１３】なお、前記マスタモードレジスタ群に前記
パラメータを書き込む工程は、前記マスタモードレジス
タ群を選択しこの選択中に前記中央処理装置が書込指示
を与える工程を有することができ、前記マスタモードレ
ジスタ群に書き込まれている前記パラメータを前記スレ
ーブモードレジスタ群に書き込む工程は、前記スレーブ
モードレジスタ群のクロック入力端子に出力端子が接続
されデータ入力端子に固定電位が供給されるモード設定
レジスタを選択しこの選択中に前記中央処理装置が書込
指示を与える工程を有することができる。
パラメータを書き込む工程は、前記マスタモードレジス
タ群を選択しこの選択中に前記中央処理装置が書込指示
を与える工程を有することができ、前記マスタモードレ
ジスタ群に書き込まれている前記パラメータを前記スレ
ーブモードレジスタ群に書き込む工程は、前記スレーブ
モードレジスタ群のクロック入力端子に出力端子が接続
されデータ入力端子に固定電位が供給されるモード設定
レジスタを選択しこの選択中に前記中央処理装置が書込
指示を与える工程を有することができる。
【００１４】
【発明の実施の形態】以下、本発明の実施例に係る評価
用マイクロプロセッサについて、添付の図面を参照して
具体的に説明する。図１は本発明の実施例に係る評価用
マイクロプロセッサの構成を示すブロック図である。
用マイクロプロセッサについて、添付の図面を参照して
具体的に説明する。図１は本発明の実施例に係る評価用
マイクロプロセッサの構成を示すブロック図である。
【００１５】本実施例には、ＣＰＵ１が設けられ、この
ＣＰＵ１の書込端子ＷＲに夫々論理積ゲートＡＮＤ１及
びＡＮＤ２の一入力端が接続されている。論理積ゲート
ＡＮＤ１及びＡＮＤ２の他方の入力端には、夫々チップ
セレクト信号ＣＳ１及びＣＳ２が入力される。そして、
論理積ゲートＡＮＤ１の出力信号がクロック入力端子に
入力される単安定マルチバイブレータからなるモード設
定レジスタ２及び論理積ゲートＡＮＤ２の出力信号が各
クロック入力端子に入力される複数個のＤ型フリップフ
ロップからなるマスタモードレジスタ群３が設けられて
いる。モード設定レジスタ２のデータ入力端子（Ｄ端
子）には、電源電圧が供給されており、マスタモードレ
ジスタ群３の各フリップフロップのＤ端子には、ＣＰＵ
１のＤＡＴＡ端子が接続されている。また、マスタモー
ドレジスタ群３の各フリップフロップのクリア端子（Ｃ
ＬＲ端子）には、電源オン時に消去信号が入力される。
ＣＰＵ１の書込端子ＷＲに夫々論理積ゲートＡＮＤ１及
びＡＮＤ２の一入力端が接続されている。論理積ゲート
ＡＮＤ１及びＡＮＤ２の他方の入力端には、夫々チップ
セレクト信号ＣＳ１及びＣＳ２が入力される。そして、
論理積ゲートＡＮＤ１の出力信号がクロック入力端子に
入力される単安定マルチバイブレータからなるモード設
定レジスタ２及び論理積ゲートＡＮＤ２の出力信号が各
クロック入力端子に入力される複数個のＤ型フリップフ
ロップからなるマスタモードレジスタ群３が設けられて
いる。モード設定レジスタ２のデータ入力端子（Ｄ端
子）には、電源電圧が供給されており、マスタモードレ
ジスタ群３の各フリップフロップのＤ端子には、ＣＰＵ
１のＤＡＴＡ端子が接続されている。また、マスタモー
ドレジスタ群３の各フリップフロップのクリア端子（Ｃ
ＬＲ端子）には、電源オン時に消去信号が入力される。
【００１６】また、本実施例の評価用マイクロプロセッ
サには、複数個のＤ型フリップフロップからなるスレー
ブモードレジスタ群４が設けられている。スレーブモー
ドレジスタ群４の各フリップフロップのクロック入力端
子はモード設定レジスタ２の出力端子（Ｑ端子）に接続
され、Ｄ端子はマスタモードレジスタ群３の各フリップ
フロップのＱ端子に接続されている。モード設定レジス
タ２のＱ端子は、ＣＰＵ１のリセット入力端子にも接続
されている。但し、ＣＰＵ１のリセット入力端子とノー
ドＮとの間には、遅延回路（図示せず）が接続されてお
り、モード設定レジスタ２のＱ端子から出力された信号
は、スレーブモードレジスタ群４に入力された後、前記
遅延回路により遅延されてＣＰＵ１に入力される。
サには、複数個のＤ型フリップフロップからなるスレー
ブモードレジスタ群４が設けられている。スレーブモー
ドレジスタ群４の各フリップフロップのクロック入力端
子はモード設定レジスタ２の出力端子（Ｑ端子）に接続
され、Ｄ端子はマスタモードレジスタ群３の各フリップ
フロップのＱ端子に接続されている。モード設定レジス
タ２のＱ端子は、ＣＰＵ１のリセット入力端子にも接続
されている。但し、ＣＰＵ１のリセット入力端子とノー
ドＮとの間には、遅延回路（図示せず）が接続されてお
り、モード設定レジスタ２のＱ端子から出力された信号
は、スレーブモードレジスタ群４に入力された後、前記
遅延回路により遅延されてＣＰＵ１に入力される。
【００１７】なお、マスタモードレジスタ群３及びスレ
ーブモードレジスタ群４を構成するフリップフロップ
は、少なくとも必要とされる評価モードの数だけ設けら
れている。評価モードとしては、従来と同様に、例えば
バス幅の評価モード、メモリサイズの評価モード、割込
レベル設定の評価モード、内部ＲＡＭへのアクセス可否
の評価モード、書込後のウェイトサイクルの評価モード
及びＪＴＡＧの仕様の評価モードが挙げられる。
ーブモードレジスタ群４を構成するフリップフロップ
は、少なくとも必要とされる評価モードの数だけ設けら
れている。評価モードとしては、従来と同様に、例えば
バス幅の評価モード、メモリサイズの評価モード、割込
レベル設定の評価モード、内部ＲＡＭへのアクセス可否
の評価モード、書込後のウェイトサイクルの評価モード
及びＪＴＡＧの仕様の評価モードが挙げられる。
【００１８】また、ＣＰＵ１には、例えば入出力ポート
（図示せず）が接続され、この入出力ポートを介してＣ
ＰＵ１が実行するプログラムが記憶されたメモリ（図示
せず）が接続されている。
（図示せず）が接続され、この入出力ポートを介してＣ
ＰＵ１が実行するプログラムが記憶されたメモリ（図示
せず）が接続されている。
【００１９】次に、上述のように構成された本実施例の
評価用マイクロプロセッサの動作について説明する。図
２は本発明の実施例に係るマイクロプロセッサの動作を
示すタイミングチャート、図３乃至図５は本発明の実施
例に係るマイクロプロセッサの動作を工程順に示すフロ
ーチャートである。以下の説明において、評価モードＡ
及び評価モードＢは、例えば前述の複数種の評価モード
から選択された評価モードであるが、例示されていない
他の評価モードであってもよい。
評価用マイクロプロセッサの動作について説明する。図
２は本発明の実施例に係るマイクロプロセッサの動作を
示すタイミングチャート、図３乃至図５は本発明の実施
例に係るマイクロプロセッサの動作を工程順に示すフロ
ーチャートである。以下の説明において、評価モードＡ
及び評価モードＢは、例えば前述の複数種の評価モード
から選択された評価モードであるが、例示されていない
他の評価モードであってもよい。
【００２０】先ず、ＣＰＵ１が評価モードＡに基づいて
評価を行っているときに、ＣＰＵ１は、次に実行する評
価モードとして評価モードＢに使用されるパラメータを
データ端子から出力する（ステップＳ１）。
評価を行っているときに、ＣＰＵ１は、次に実行する評
価モードとして評価モードＢに使用されるパラメータを
データ端子から出力する（ステップＳ１）。
【００２１】次に、ＣＰＵ１は、チップセレクト信号Ｃ
Ｓ２をハイレベルとすることにより、マスタモードレジ
スタ群３を選択する（ステップＳ２）。その後、ＣＰＵ
１は、書込信号ＷＲをハイレベルとすることにより、マ
スタモードレジスタ群３の書き替えを行う（ステップＳ
３）。これにより、それまで現在ＣＰＵ１が実行してい
る評価モードＡ設定データが出力されていたマスタモー
ドレジスタ群３のＱ端子から評価モード設定Ｂ設定デー
タが出力され、スレーブモードレジスタ群４のＤ端子に
評価モード設定Ｂ設定データが入力される（ステップＳ
４）。ＣＰＵ１は、書込信号ＷＲを立ち下げた後、チッ
プセレクト信号ＣＳ２をも立ち下げることにより、マス
タモードレジスタ群３の選択を解除する。
Ｓ２をハイレベルとすることにより、マスタモードレジ
スタ群３を選択する（ステップＳ２）。その後、ＣＰＵ
１は、書込信号ＷＲをハイレベルとすることにより、マ
スタモードレジスタ群３の書き替えを行う（ステップＳ
３）。これにより、それまで現在ＣＰＵ１が実行してい
る評価モードＡ設定データが出力されていたマスタモー
ドレジスタ群３のＱ端子から評価モード設定Ｂ設定デー
タが出力され、スレーブモードレジスタ群４のＤ端子に
評価モード設定Ｂ設定データが入力される（ステップＳ
４）。ＣＰＵ１は、書込信号ＷＲを立ち下げた後、チッ
プセレクト信号ＣＳ２をも立ち下げることにより、マス
タモードレジスタ群３の選択を解除する。
【００２２】次に、ＣＰＵ１は、チップセレクト信号Ｃ
Ｓ１をハイレベルとすることにより、モード設定レジス
タ２を選択する（ステップＳ５）。その後、ＣＰＵ１
は、書込信号ＷＲをハイレベルとする（ステップＳ
６）。これにより、モード設定レジスタ２のＱ端子の出
力信号がハイレベルとなり、スレーブモードレジスタ群
４のクロック入力端子にハイレベルの信号が入力される
（ステップＳ７）。そして、それまで評価モードＡ設定
データが出力されていたスレーブモードレジスタ群４の
Ｑ端子から評価モード設定Ｂ設定データが出力され、Ｃ
ＰＵ１に評価モード設定Ｂ設定データが入力される（ス
テップＳ８）。
Ｓ１をハイレベルとすることにより、モード設定レジス
タ２を選択する（ステップＳ５）。その後、ＣＰＵ１
は、書込信号ＷＲをハイレベルとする（ステップＳ
６）。これにより、モード設定レジスタ２のＱ端子の出
力信号がハイレベルとなり、スレーブモードレジスタ群
４のクロック入力端子にハイレベルの信号が入力される
（ステップＳ７）。そして、それまで評価モードＡ設定
データが出力されていたスレーブモードレジスタ群４の
Ｑ端子から評価モード設定Ｂ設定データが出力され、Ｃ
ＰＵ１に評価モード設定Ｂ設定データが入力される（ス
テップＳ８）。
【００２３】続いて、モード設定レジスタ２のＱ端子の
出力信号が遅延回路により遅延されてリセット信号とし
てＣＰＵ１のリセット入力端子に入力される（ステップ
Ｓ９）。これにより、ＣＰＵ１は入力されている評価モ
ードＢ設定データを読み込み、評価モードＢにて動作を
開始する（ステップＳ１０）。
出力信号が遅延回路により遅延されてリセット信号とし
てＣＰＵ１のリセット入力端子に入力される（ステップ
Ｓ９）。これにより、ＣＰＵ１は入力されている評価モ
ードＢ設定データを読み込み、評価モードＢにて動作を
開始する（ステップＳ１０）。
【００２４】このように、本実施例によれば、ＣＰＵ１
が自己設定により動作の評価を行い、評価用マイクロプ
ロセッサ内で評価モードの切替の制御が行われるので、
外部に制御プロセッサ等の装置を設ける必要がない。従
って、全体の構成の簡素化及びコストの低減が可能であ
る。また、評価モードの切替が円滑に行われる。
が自己設定により動作の評価を行い、評価用マイクロプ
ロセッサ内で評価モードの切替の制御が行われるので、
外部に制御プロセッサ等の装置を設ける必要がない。従
って、全体の構成の簡素化及びコストの低減が可能であ
る。また、評価モードの切替が円滑に行われる。
【００２５】なお、上述の実施例では遅延回路がＣＰＵ
１の外部に設けられているが、ＣＰＵ１の内部に設けら
れていてもよい。
１の外部に設けられているが、ＣＰＵ１の内部に設けら
れていてもよい。
【００２６】また、チップセレクト信号ＣＳ１及びＣＳ
２等に関し、アクティブハイとしているが、アクティブ
ロウとしてもよい。
２等に関し、アクティブハイとしているが、アクティブ
ロウとしてもよい。
【００２７】更に、ＣＰＵ１が実行するプログラムが格
納されたメモリが入出力ポートを介して接続されている
が、評価用マイクロプロセッサ自体の内部に設けられて
いてもよい。
納されたメモリが入出力ポートを介して接続されている
が、評価用マイクロプロセッサ自体の内部に設けられて
いてもよい。
【００２８】
【発明の効果】以上詳述したように、本発明によれば、
外部に制御プロセッサ等の装置を設けなくても、評価モ
ードを切替えることができる。従って、全体の構成を簡
素化することができると共に、コストを低減することが
できる。また、１つのプロセッサ内で評価モードの切替
を行うことができるので、その切替を円滑に行うことが
できる。
外部に制御プロセッサ等の装置を設けなくても、評価モ
ードを切替えることができる。従って、全体の構成を簡
素化することができると共に、コストを低減することが
できる。また、１つのプロセッサ内で評価モードの切替
を行うことができるので、その切替を円滑に行うことが
できる。
【図１】本発明の実施例に係る評価用マイクロプロセッ
サの構成を示すブロック図である。
サの構成を示すブロック図である。
【図２】本発明の実施例に係るマイクロプロセッサの動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図３】本発明の実施例に係るマイクロプロセッサの動
作を示すフローチャートである。
作を示すフローチャートである。
【図４】同じく、本発明の実施例の動作を示す図であっ
て、図３に示す工程の次工程を示すフローチャートであ
る。
て、図３に示す工程の次工程を示すフローチャートであ
る。
【図５】同じく、本発明の実施例の動作を示す図であっ
て、図４に示す工程の次工程を示すフローチャートであ
る。
て、図４に示す工程の次工程を示すフローチャートであ
る。
【図６】第１の従来例に係る評価用マイクロプロセッサ
を示すブロック図である。
を示すブロック図である。
【図７】第２の従来例に係る評価用マイクロプロセッサ
を示すブロック図である。
を示すブロック図である。
１；中央処理装置（ＣＰＵ） ２；モード設定レジスタ ３；マスタモードレジスタ群 ４；スレーブモードレジスタ群 ＡＮＤ１、ＡＮＤ２；論理積ゲート １１、１２；評価用マイクロプロセッサ １３；制御プロセッサ
Claims (6)
- 【請求項１】 複数種の評価モードを順次設定して自己
の動作の評価を行う評価用マイクロプロセッサにおい
て、夫々前記複数種の評価モードに使用されるパラメー
タが格納される複数個のレジスタからなるマスタモード
レジスタ群と、このマスタモードレジスタ群から出力さ
れた前記パラメータが格納される複数個のレジスタから
なるスレーブモードレジスタ群と、前記スレーブモード
レジスタ群から出力された前記パラメータに関連づけて
前記動作の評価を行う中央処理装置と、この中央処理装
置からの指示により前記スレーブモードレジスタ群にそ
の出力信号を切替えさせるモード設定レジスタと、を有
することを特徴とする評価用マイクロプロセッサ。 - 【請求項２】 前記マスタモードレジスタ群を構成する
レジスタ及び前記スレーブモードレジスタ群を構成する
レジスタは、Ｄ型フリップフロップからなり、前記モー
ド設定レジスタは、単安定マルチバイブレータからなる
ことを特徴とする請求項１に記載の評価用マイクロプロ
セッサ。 - 【請求項３】 前記モード設定レジスタのクロック入力
端子に出力端が接続され一入力端に第１のチップセレク
ト信号が入力される第１の２入力論理積ゲートと、前記
マスタモードレジスタ群のクロック入力端子に出力端が
接続され一入力端に第２のチップセレクト信号が入力さ
れる第２の２入力論理積ゲートと、を有し、前記中央処
理装置は、前記マスタモードレジスタ群のデータ入力端
子に前記パラメータを出力するデータ出力端子と、前記
マスタモードレジスタ群の前記評価モードのパラメータ
書き替え時に前記第１の２入力論理積ゲートの他の入力
端にパルスを出力し前記スレーブモードレジスタ群の前
記評価モードのデータ書き替え時に前記第２の２入力論
理積ゲートの他の入力端にパルスを出力する書込端子
と、前記モード設定レジスタの出力信号をリセット信号
として入力するリセット端子と、を有し、前記モード設
定レジスタの出力端子は前記スレーブモードレジスタ群
のクロック入力端子に接続され、前記モード設定レジス
タのデータ入力端子には固定電位が供給されることを特
徴とする請求項１又は２に記載の評価用マイクロプロセ
ッサ。 - 【請求項４】 夫々複数種の評価モードに使用されるパ
ラメータが格納される複数個のレジスタからなるマスタ
モードレジスタ群に中央処理装置が一の評価モードを実
行している間に次の評価モードで使用されるパラメータ
を書き込む工程と、前記マスタモードレジスタ群から出
力された前記パラメータが格納される複数個のレジスタ
からなるスレーブモードレジスタ群に前記一の評価モー
ドの実行中に前記マスタモードレジスタ群に書き込まれ
ている前記パラメータを書き込む工程と、前記中央処理
装置にリセットをかけ前記スレーブモードレジスタ群に
書き込まれている前記パラメータを前記中央処理装置に
読み込ませこのパラメータに関連づけて新たに評価モー
ドを実行させる工程と、を有することを特徴とする評価
用マイクロプロセッサの評価モード設定方法。 - 【請求項５】 前記マスタモードレジスタ群に前記パラ
メータを書き込む工程は、前記マスタモードレジスタ群
を選択しこの選択中に前記中央処理装置が書込指示を与
える工程を有することを特徴とする請求項４に記載の評
価用マイクロプロセッサの評価モード設定方法。 - 【請求項６】 前記マスタモードレジスタ群に書き込ま
れている前記パラメータを前記スレーブモードレジスタ
群に書き込む工程は、前記スレーブモードレジスタ群の
クロック入力端子に出力端子が接続されデータ入力端子
に固定電位が供給されるモード設定レジスタを選択しこ
の選択中に前記中央処理装置が書込指示を与える工程を
有することを特徴とする請求項４又は５に記載の評価用
マイクロプロセッサの評価モード設定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32169999A JP2001142735A (ja) | 1999-11-11 | 1999-11-11 | 評価用マイクロプロセッサ及びその評価モード設定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32169999A JP2001142735A (ja) | 1999-11-11 | 1999-11-11 | 評価用マイクロプロセッサ及びその評価モード設定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001142735A true JP2001142735A (ja) | 2001-05-25 |
Family
ID=18135447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32169999A Pending JP2001142735A (ja) | 1999-11-11 | 1999-11-11 | 評価用マイクロプロセッサ及びその評価モード設定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001142735A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7254660B2 (en) | 2004-06-07 | 2007-08-07 | Canon Kabushiki Kaisha | Data transfer method and data transfer device |
-
1999
- 1999-11-11 JP JP32169999A patent/JP2001142735A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7254660B2 (en) | 2004-06-07 | 2007-08-07 | Canon Kabushiki Kaisha | Data transfer method and data transfer device |
| US7711879B2 (en) | 2004-06-07 | 2010-05-04 | Canon Kabushiki Kaisha | Data transfer method and data transfer device |
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