JPS625724Y2 - - Google Patents

Description

【考案の詳細な説明】 この考案は中央処理装置（CPU）とメモリで
構成されるシステムのデバツグを行なうデバツグ
装置に関する。

一般にシステム側のCPUを利用してデバツグ
を行なうデバツグ装置においては、デバツグ機能
を実現させるためにデバツグ用の制御用メモリが
必要である。従来このデバツグ用メモリはシステ
ム側のメモリと同じ空間に配置していた。しかし
デバツグ用メモリをシステム側のメモリと同じ空
間で使用するとその分システム側のメモリ空間が
制約されるという欠点がある。そこでこの欠点を
解消するためにデバツグ用メモリをシステム側メ
モリとは異なる空間に設けることが考えられる
が、単にデバツグ用メモリをシステム側メモリと
別空間とするのみでは、デバツグ機能の一部であ
るシステム側のメモリ参照あるいは変更をデバツ
グ側メモリのプログラム実行中に行うことができ
ないという問題が残る。

それゆえにこの考案の目的は、システム側メモ
リの空間を制約することなく、しかもデバツグ動
作中にシステム側メモリの参照あるいは変更が可
能なデバツグ装置を提供するにある。

以上の目的を達成するためにこの考案のデバツ
グ装置は、中央処理装置に対しシステムメモリと
デバツグ用メモリのいずれかを結合させる切換手
段を設け、デバツグ動作中にデバツグ用メモリに
記憶されたプログラムによりメモリ参照あるいは
変更命令とこの命令の実行を知らせる出力命令が
実行されると前記切換手段を一時的にシステムメ
モリ側に切替えるようにしている。

以下図面に示す実施例によりこの考案を詳細に
説明する。

第１図はこの考案の一実施例を示す回路ブロツ
ク図である。図において中央処理装置１はデータ
バス２、ゲート回路３を介してシステムメモリ４
に結合されている。また中央処理装置１はデータ
バス２、ゲート回路５を介してデバツグ制御メモ
リ６に接続されている。システムメモリ４とデバ
ツグ制御用メモリ６は第２図に示すように互に独
立した別空間に形成されている。なおデバツグ制
御メモリ６にはデバツグ機能を遂行するに必要な
動作プログラムが記憶されている。

中央処理装置１のアドレスバス７はフリツプフ
ロツプ回路８のＤ入力端子に接続されており、さ
らに中央処理装置１のクロツク信号線９はフリツ
プフロツプ回路のＴ入力端子に接続されている。

フリツプフロツプ回路８は、デバツグ制御メモ
リ６のプログラムによるデバツグ実行中システム
メモリ４の参照、変更の必要が生じた場合に出力
命令が起動されると、中央処理装置１よりアドレ
スバス７を経てＤ入力端子にセツト信号が加えら
れセツトされる。

フリツプフロツプ回路８のＱ出力端子はシフト
レジスタ１０の入力端子SIに接続されており、フ
リツプフロツプ回路８がセツトされて後、クロツ
ク信号がシフトレジスタのCK端子に加えられる
と、フリツプフロツプ回路８のセツト信号はシフ
トレジスタ１０の１段目に記憶されシフトレジス
タ１０のQA出力端子にハイレベル信号が導出さ
れる。このQA出力端子がフリツプフロツプ回路
８のＲ端子に接続され、QA出力端子のハイレベ
ル信号でフリツプフロツプ回路８がリセツトされ
るように構成されている。シフトレジスタ１０の
CK端子にクロツク信号線９よりクロツクパルス
が加えられる毎にシフトレジスタ１０のハイレベ
ル出力はQA出力端子からQB出力端子→QC出力
端子→QD出力端子とシフトしてゆく。シフトレ
ジスタ１０のQD出力端子はゲート回路３のゲー
ト入力端と、ゲート回路５の禁止入力端に接続さ
れている。したがつてQD出力端子がハイレベル
となるとゲート回路３が開き、ゲート回路５が閉
じられる。すなわちこの回路例では出力命令が出
てフリツプフロツプ回路８がセツトされてから５
個のクロツクパルスの印加で、つまり５マシンサ
イクルでゲート回路５がゲート回路３に切換えら
れるようにしている。なお図示はしていないが、
デバツグ中でなくシステムが稼動中の場合はゲー
ト回路３が開いており、中央処理装置１とシステ
ムメモリ４は結合されている。

今第１図の回路において、デバツグ制御メモリ
６のプログラムが実行中であるとすれば、通常シ
フトレジスタ１０のQD出力端子はローレベルな
のでゲート回路３は閉じて、ゲート回路５が開い
た状態となつている。それゆえデバツグ制御メモ
リ６と中央処理装置１はデータバス２、ゲート回
路５を介して結合されデバツグ動作はデバツグ制
御メモリ６に記憶されているプログラムにしたが
いそのまま進行する。

ここでシステムメモリ４の参照あるいは変更の
必要が発生したとすると、デバツグ制御プログラ
ムにより出力命令が起動され、第３図ｂに示すよ
うにアドレスバスに出力命令信号がのる。この出
力命令信号が生じてから次のクロツク信号が加え
られるタイミング（第３図のt₁）にフリツプフロ
ツプ回路８がセツトされる（第３図ｃ）。フリツ
プフロツプ回路８のセツト出力は次のクロツクパ
ルスの印加（第３図のt₂）でシフトレジスタ１０
の１段目に記憶され第３図ｄに示すようにQA出
力端子がハイレベルとなる。そしてこのQA出力
端子のハイレベル信号でフリツプフロツプ回路８
はリセツトされる。

プログラムは上記出力命令の次にシステムメモ
リの参照命令あるいは変更命令を実行するが、こ
の命令のアクセスタイミングはフリツプフロツプ
回路８がセツトされてから５マシンサイクル目で
あるとしているので、t₁から数えて５個目のクロ
ツクパルスが印加されるタイミングt₃でシフトレ
ジスタ１０のQD端子がハイレベル信号となる。
このハイレベル信号がゲート信号としてゲート回
路３・５に加えられ１マシンサイクルだけゲート
回路３を開け、ゲート回路５を閉じる。その結果
中央処理装置１とシステムメモリ４が結合されこ
のマシンサイクルにおいてシステムメモリ４の参
照あるいは変更がなされる。

以上のようにこの考案のデバツグ装置によれば
システムメモリとデバツグ用メモリとは空間を別
にして設け、中央処理装置に対しシステムメモリ
とデバツグ用メモリのいずれかを結合させる切換
手段を設け、デバツグ動作中にデバツグ用メモリ
に記憶されたプログラムによりメモリ参照あるい
は変更命令とこの命令の実行を知らせる出力命令
が実行されると前記切換手段を一時的にシステム
メモリ側に切換えるようにしているので、システ
ムメモリの空間の制約をすることなくしかもシス
テムメモリの参照、変更の可能なデバツグ装置を
得ることができる。

【図面の簡単な説明】

第１図はこの考案の一実施例を示す回路ブロツ
ク図、第２図は第１図実施例回路のメモリの空間
配置を示す図、第３図は第１図実施例回路の動作
を説明するためのタイミングチヤートである。 １：中央処理装置、２：データバス、３，５：
ゲート回路、４：システムメモリ、６：デバツグ
制御メモリ、７：アドレスバス、８：フリツプフ
ロツプ回路、９：クロツク信号線、１０：シフト
レジスタ。

Claims (1)

1. 【実用新案登録請求の範囲】 中央処理装置とメモリで構成されるシステムの
   前記中央処理装置を利用して前記システムをデバ
   ツグするデバツグ装置において、 前記メモリとは空間の異なる、デバツグ用のプ
   ログラムを記憶したデバツグ用メモリと、前記中
   央処理装置との結合を前記メモリと前記デバツグ
   用メモリ間で切換える手段と、デバツグ動作中前
   記デバツグ用メモリに記憶されたプログラムによ
   りメモリ参照あるいは変更命令とこの命令の実行
   を知らせる出力命令が実行されると前記切換手段
   を一時的に前記メモリに切換える回路手段とを備
   えたことを特徴とするデバツグ装置。