JP3209776B2 - エミュレーション装置とそれに使用するマイクロコントローラ - Google Patents
エミュレーション装置とそれに使用するマイクロコントローラInfo
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- G06F11/3632—Software debugging of specific synchronisation aspects
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
- G06F11/3656—Software debugging using additional hardware using a specific debug interface
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Description
【０００１】
【技術分野】本発明は標準ポート手段を有するノン−ボ
ンド−アウト型のマイクロコントローラ（non-bond-out
-version of a microcontroller）、即ちエミュレーシ
ョンまたはテスト用の専用端子を有しないマイクロコン
トローラをエミュレートするエミュレーション装置に関
連し、この装置は、ユーザーデータとプログラム記憶ア
ドレスの間で上記ポート手段を多重使用するマイクロコ
ントローラ内多重化手段（in-microcontroller multipl
exing means）を具え、かつ上記ポート手段に接続さ
れ、上記プログラムメモリアドレスをラッチするレジス
タ手段をマイクロコントローラレジスタの外部に具え、
ここで上記マイクロコントローラは、各々が少なくとも
２つのクロックパルスから成る複数のステートから構成
されるマシンサイクルを有する。
ンド−アウト型のマイクロコントローラ（non-bond-out
-version of a microcontroller）、即ちエミュレーシ
ョンまたはテスト用の専用端子を有しないマイクロコン
トローラをエミュレートするエミュレーション装置に関
連し、この装置は、ユーザーデータとプログラム記憶ア
ドレスの間で上記ポート手段を多重使用するマイクロコ
ントローラ内多重化手段（in-microcontroller multipl
exing means）を具え、かつ上記ポート手段に接続さ
れ、上記プログラムメモリアドレスをラッチするレジス
タ手段をマイクロコントローラレジスタの外部に具え、
ここで上記マイクロコントローラは、各々が少なくとも
２つのクロックパルスから成る複数のステートから構成
されるマシンサイクルを有する。
【０００２】
【背景技術】単一ポートによる、プログラムメモリアド
レスとユーザーデータ双方の多重型（multiplex versio
n ）の転送は、多数のポートを有することの要求を低減
する。さらに、メタリンク社（Metalink Corporation）
の米国特許第4,809,167号は、特定の８ビット幅ポート
が命令コード（opcode）、プログラムカウンタバイト、
およびユーザーデータ項目を続いて転送するという一般
原理の拡張を開示している。そのようなエミュレーショ
ン装置は特にインテルの8051シングルチップマイクロコ
ンピュータあるいはマイクロコントローラを参照して記
載されている。エミュレーション用のノン−ボンド−ア
ウト型マイクロコントローラの使用は、エミュレーショ
ン及びテスト用のみのボンド−アウト型、即ちエミュレ
ーションまたはテスト用の専用端子を有する型の開発の
必要性を自ずとなくす。以前の標準構成では、8051はプ
ログラム命令コードとプログラムカウンタのローバイト
アドレスとの間でポートＰ０を共用し、一方、ポートＰ
２はプログラムカウンタのハイバイトアドレスを出力す
る。プログラムアドレスの出力の反復回数はマシンサイ
クル毎に２回である。参照されたメタリンク（Metalin
k）の「フックス（hooks）」改良は、プログラム命令コ
ードと、プログラムカウンタアドレスデータと、ポート
データとの多重化を、各半マシンサイクル内で別々に実
行し、それは元のタイミングでは可能でなかったもので
ある。
レスとユーザーデータ双方の多重型（multiplex versio
n ）の転送は、多数のポートを有することの要求を低減
する。さらに、メタリンク社（Metalink Corporation）
の米国特許第4,809,167号は、特定の８ビット幅ポート
が命令コード（opcode）、プログラムカウンタバイト、
およびユーザーデータ項目を続いて転送するという一般
原理の拡張を開示している。そのようなエミュレーショ
ン装置は特にインテルの8051シングルチップマイクロコ
ンピュータあるいはマイクロコントローラを参照して記
載されている。エミュレーション用のノン−ボンド−ア
ウト型マイクロコントローラの使用は、エミュレーショ
ン及びテスト用のみのボンド−アウト型、即ちエミュレ
ーションまたはテスト用の専用端子を有する型の開発の
必要性を自ずとなくす。以前の標準構成では、8051はプ
ログラム命令コードとプログラムカウンタのローバイト
アドレスとの間でポートＰ０を共用し、一方、ポートＰ
２はプログラムカウンタのハイバイトアドレスを出力す
る。プログラムアドレスの出力の反復回数はマシンサイ
クル毎に２回である。参照されたメタリンク（Metalin
k）の「フックス（hooks）」改良は、プログラム命令コ
ードと、プログラムカウンタアドレスデータと、ポート
データとの多重化を、各半マシンサイクル内で別々に実
行し、それは元のタイミングでは可能でなかったもので
ある。
【０００３】本発明の発明者は、参考資料によるエミュ
レーションが精度が不十分および／または信頼性が不十
分であったことを経験した。というのは、特に殆どすべ
ての外部タイミングは、マイクロコントローラの外部
で、アドレスラッチエネーブル信号（address latch en
able signal）および／またはプログラムストアエネー
ブル信号（program store enable signal）のいずれか
１つから再構成することになり、これらのエネーブル信
号を出力する手段を有しないある種の派生的なマイクロ
コントローラでは、外部水晶クロックから再構成してい
た。そのような再構成は常に、温度起因性の時間スキュ
ー（temperature-caused time skew）及び他の不具合を
生じうる不整合性のゲート遅延（non-conforming gate
delay）に煩わされる。別な不都合の原因は、マイクロ
コントローラの外部では、２つの非動作モード、即ちア
イドルモードとリセットモードの間の区別がつかない。
その上、参照された8051マイクロコントローラはまたパ
ワーダウンモードも有し、そこではエネルギ節約の理由
から処理能力を低下させている。
レーションが精度が不十分および／または信頼性が不十
分であったことを経験した。というのは、特に殆どすべ
ての外部タイミングは、マイクロコントローラの外部
で、アドレスラッチエネーブル信号（address latch en
able signal）および／またはプログラムストアエネー
ブル信号（program store enable signal）のいずれか
１つから再構成することになり、これらのエネーブル信
号を出力する手段を有しないある種の派生的なマイクロ
コントローラでは、外部水晶クロックから再構成してい
た。そのような再構成は常に、温度起因性の時間スキュ
ー（temperature-caused time skew）及び他の不具合を
生じうる不整合性のゲート遅延（non-conforming gate
delay）に煩わされる。別な不都合の原因は、マイクロ
コントローラの外部では、２つの非動作モード、即ちア
イドルモードとリセットモードの間の区別がつかない。
その上、参照された8051マイクロコントローラはまたパ
ワーダウンモードも有し、そこではエネルギ節約の理由
から処理能力を低下させている。
【０００４】
【発明の開示】本発明の１つの目的は、内部の種々の、
静的（static）状態あるいは反復的状態（recurrent si
tuation）のマイクロコントローラ信号を、効果的に出
力にもっていき、マイクロコントローラと外部エミュレ
ーション回路との間でさらに正確な同期を可能にする手
段を提供することにある。特に、そのような改良はまた
現在あるいは将来実現されるような、より高い最大クロ
ック周波数が可能になる。それ故、本発明の目的の１つ
は、本発明が、内部発振器制御の下で上記いずれのマシ
ンサイクルの各開始時点にもまたがる（straddling）第
１値信号パルス（first-valued signal pulse）（Ｓ１
ＥＳ）をマイクロコントローラの非スリープモード（no
n-sleep mode）で出力する第１ピン手段と、内部発振器
制御の下で、スリープモード（sleep mode）中の非アク
ティブである間に、上記複数の各ステートで反復的なア
クティブ信号（recurrent active signal）（ＰＨ１
Ｓ）を出力する第２ピン手段とを具えるマイクロコント
ローラを提供することにある。もちろん、マイクロコン
トローラは電子発振器のような内部手段、あるいは水晶
発振器のような外部手段によって同期させることができ
る。双方の場合に、同期は内部的に利用可能なクロック
パルス列で具現され、ここでは簡単のために「内部発振
器」と称する。さて、マイクロコントローラのクロック
サイクルの内部ステートの直接的な外部発信は、外部エ
ミュレーション回路への密結合を可能にして、正常動作
と機能不全（malfunctioning）がより良好に区別できる
ようになる。
静的（static）状態あるいは反復的状態（recurrent si
tuation）のマイクロコントローラ信号を、効果的に出
力にもっていき、マイクロコントローラと外部エミュレ
ーション回路との間でさらに正確な同期を可能にする手
段を提供することにある。特に、そのような改良はまた
現在あるいは将来実現されるような、より高い最大クロ
ック周波数が可能になる。それ故、本発明の目的の１つ
は、本発明が、内部発振器制御の下で上記いずれのマシ
ンサイクルの各開始時点にもまたがる（straddling）第
１値信号パルス（first-valued signal pulse）（Ｓ１
ＥＳ）をマイクロコントローラの非スリープモード（no
n-sleep mode）で出力する第１ピン手段と、内部発振器
制御の下で、スリープモード（sleep mode）中の非アク
ティブである間に、上記複数の各ステートで反復的なア
クティブ信号（recurrent active signal）（ＰＨ１
Ｓ）を出力する第２ピン手段とを具えるマイクロコント
ローラを提供することにある。もちろん、マイクロコン
トローラは電子発振器のような内部手段、あるいは水晶
発振器のような外部手段によって同期させることができ
る。双方の場合に、同期は内部的に利用可能なクロック
パルス列で具現され、ここでは簡単のために「内部発振
器」と称する。さて、マイクロコントローラのクロック
サイクルの内部ステートの直接的な外部発信は、外部エ
ミュレーション回路への密結合を可能にして、正常動作
と機能不全（malfunctioning）がより良好に区別できる
ようになる。
【０００５】上記アクティブハイ（高値）信号パルスが
上記１つのステートにほぼ等しい持続時間を有し、ここ
で上記反復信号が、ほぼ上記１ステートの周期を有し、
かつ上記非アクティブであることが、パワーダウンハイ
（power down high）であることが有利である。これは
容易な外部構成をもたらす。さらに、内部クロックパル
ス縁部からこれらの外部信号を導出することは、エッジ
でトリガされるフリップフロップ（edge-triggered fli
p-flop）と若干のゲートのみによって直接的に行うこと
ができる。一般に、アイドルモードでは、内部信号は標
準的な反復パターン（standard recurrency pattern）
を有している。
上記１つのステートにほぼ等しい持続時間を有し、ここ
で上記反復信号が、ほぼ上記１ステートの周期を有し、
かつ上記非アクティブであることが、パワーダウンハイ
（power down high）であることが有利である。これは
容易な外部構成をもたらす。さらに、内部クロックパル
ス縁部からこれらの外部信号を導出することは、エッジ
でトリガされるフリップフロップ（edge-triggered fli
p-flop）と若干のゲートのみによって直接的に行うこと
ができる。一般に、アイドルモードでは、内部信号は標
準的な反復パターン（standard recurrency pattern）
を有している。
【０００６】本発明の関連目的を実現するために、本発
明は、パワーダウンモード、アイドルモードおよびリセ
ットモードのいずれとも区別されるアクティブモードに
おいて、多重化されたエミュレーション制御信号を出力
する、即ち上記マシンサイクルの少なくとも１つのステ
ート期間（Ｓ４Ｅ）に、次後のマシンサイクルが次のマ
シン命令の第１マシンサイクルであるかどうかを選択的
に指示する第１指示信号（Ｃ１）を出力する第３手段を
具えているマイクロコントローラを提供する。前段落ま
での事項は、単一マシンサイクル内での明確な同期（cl
ear-cut synchronization ）を可能にするものである
が、本段落の手段はマシンサイクル相互間の、パイプラ
インレベル（inter-machine cycle pipelining level）
での同期を可能にするものである。これにより、現在マ
イクロコントローラがいかなる種類の動作であるか、か
ついかなる種類の動作が次に生起すると考えられるか
を、外部評価機構（external evaluation mechanism）
がより良好に知ることができる。命令の種々の実行部分
は、フェッチ、解釈、メモリのアクセス、出力結果の評
価、及び条件付き動作の実行可否の決定である。またこ
の場合には、改善された同期により、タイミング関係が
より良好になり、場合によっては達成可能なクロック周
波数がより高くなる。
明は、パワーダウンモード、アイドルモードおよびリセ
ットモードのいずれとも区別されるアクティブモードに
おいて、多重化されたエミュレーション制御信号を出力
する、即ち上記マシンサイクルの少なくとも１つのステ
ート期間（Ｓ４Ｅ）に、次後のマシンサイクルが次のマ
シン命令の第１マシンサイクルであるかどうかを選択的
に指示する第１指示信号（Ｃ１）を出力する第３手段を
具えているマイクロコントローラを提供する。前段落ま
での事項は、単一マシンサイクル内での明確な同期（cl
ear-cut synchronization ）を可能にするものである
が、本段落の手段はマシンサイクル相互間の、パイプラ
インレベル（inter-machine cycle pipelining level）
での同期を可能にするものである。これにより、現在マ
イクロコントローラがいかなる種類の動作であるか、か
ついかなる種類の動作が次に生起すると考えられるか
を、外部評価機構（external evaluation mechanism）
がより良好に知ることができる。命令の種々の実行部分
は、フェッチ、解釈、メモリのアクセス、出力結果の評
価、及び条件付き動作の実行可否の決定である。またこ
の場合には、改善された同期により、タイミング関係が
より良好になり、場合によっては達成可能なクロック周
波数がより高くなる。
【０００７】そのような第３ピン手段があれば、他の種
々の指示信号が、割込み要求、近く到来する外部プログ
ラミングメモリのアクセス、「ｍｏｖｅ（データ移動）
外部命令（move external instruction）」中の外部デ
ータメモリのアクセス、あるいは外部データメモリの書
込みアクセスのいずれかあるいはすべてが現在実行中で
あることを発信するものとして、このピン手段を使用で
きるようになる。すべてのこれらの信号は必要なら単一
のピン上に多重化できる。
々の指示信号が、割込み要求、近く到来する外部プログ
ラミングメモリのアクセス、「ｍｏｖｅ（データ移動）
外部命令（move external instruction）」中の外部デ
ータメモリのアクセス、あるいは外部データメモリの書
込みアクセスのいずれかあるいはすべてが現在実行中で
あることを発信するものとして、このピン手段を使用で
きるようになる。すべてのこれらの信号は必要なら単一
のピン上に多重化できる。
【０００８】なおさらに関連した目的の解決法によれ
ば、本発明は上記のようなエミュレーション装置を提供
するものであり、上記マイクロコントローラは、マイク
ロコントローラがアイドル、パワーダウン、またはリセ
ット状態のいずれかであるか否かを第１ステートで指示
する静止バイナリ信号（static binary signal）を出力
する第４ピン手段を具え、これは上記第４ピン手段の第
２ステートとは区別されている。こうした信号発信は、
実質的に無限に拡張できる長い時間スケールの同期機構
に、有効に帰結する。
ば、本発明は上記のようなエミュレーション装置を提供
するものであり、上記マイクロコントローラは、マイク
ロコントローラがアイドル、パワーダウン、またはリセ
ット状態のいずれかであるか否かを第１ステートで指示
する静止バイナリ信号（static binary signal）を出力
する第４ピン手段を具え、これは上記第４ピン手段の第
２ステートとは区別されている。こうした信号発信は、
実質的に無限に拡張できる長い時間スケールの同期機構
に、有効に帰結する。
【０００９】本発明はまた上述のエミュレーション装置
に使用するノン−ボンド−アウト型のマイクロコントロ
ーラにも関連し、かつ上述の有利な特徴のうち選択した
１つあるいはそのすべてを具えている。そのような特徴
により実現された付加的利点はさらに従属クレームに記
載してある。
に使用するノン−ボンド−アウト型のマイクロコントロ
ーラにも関連し、かつ上述の有利な特徴のうち選択した
１つあるいはそのすべてを具えている。そのような特徴
により実現された付加的利点はさらに従属クレームに記
載してある。
【００１０】図面を参照し、実例により本発明を詳細に
説明する。
説明する。
【００１１】
【従前の実施例】図１はいわゆるマイクロコントローラ
プローブを一般化した図である。ブロック20はエミュレ
ーションプロセスの目的であるターゲットシステムを表
し、それは応用プログラムあるいはユーザープログラム
を用意した当該のマイクロコントローラの標準コピーを
含むように設計され、かつそのシステムは応用プログラ
ムと協働しておよび／または応用プログラムの制御の下
で、意図されたユーザー機能を遂行するハードウエアを
さらに具えている。エミュレーションはハードウエアと
協働して上記プログラムの正しい機能性をチェックす
る。実例として、目標システムはある種の知能的ユーザ
ー機能を設けた電話機ハンドセットとすることができ
る。本発明はターゲットシステム自体の改良を指向した
ものではないので、簡単のためこれ以上の説明を行わな
い。
プローブを一般化した図である。ブロック20はエミュレ
ーションプロセスの目的であるターゲットシステムを表
し、それは応用プログラムあるいはユーザープログラム
を用意した当該のマイクロコントローラの標準コピーを
含むように設計され、かつそのシステムは応用プログラ
ムと協働しておよび／または応用プログラムの制御の下
で、意図されたユーザー機能を遂行するハードウエアを
さらに具えている。エミュレーションはハードウエアと
協働して上記プログラムの正しい機能性をチェックす
る。実例として、目標システムはある種の知能的ユーザ
ー機能を設けた電話機ハンドセットとすることができ
る。本発明はターゲットシステム自体の改良を指向した
ものではないので、簡単のためこれ以上の説明を行わな
い。
【００１２】次に、ブロック22、30、32は通常「エミュ
レータプローブ」と呼ばれるサブシステムであり、エミ
ュレーションプロセスの種々の協働装置（partner devi
ce）をインターフェースしている。まずブロック22はマ
イクロコントローラが使用すべきターゲットシステムの
内部接続へのアクセスを行う再構成ブロック（reconstr
uction block）である。エミュレーション中には、特定
向けに適応された8051マイクロコントローラ（あるいは
その派生品か、さもなければ適切なコントローラ）はブ
ロック40で示す位置にあり、対応するマイクロコントロ
ーラの代わりに応用プログラムを実行し、このマイクロ
コントローラは、通常使用中にはターゲットシステムの
一部分を形成すべきものであるが、エミュレーション中
にはそこに存在しない。マイクロコントローラ40の位置
決めは標準型のマイクロコントローラソケットによって
いる（図５を参照）。さて、特に、ブロック22は、サブ
ブロック24、26内に、それぞれポートＰ０、Ｐ２を再構
成する。この再構成はいかなる方向の信号転送に関して
も、マイクロコントローラ40の動作を妨害しないように
なっている。
レータプローブ」と呼ばれるサブシステムであり、エミ
ュレーションプロセスの種々の協働装置（partner devi
ce）をインターフェースしている。まずブロック22はマ
イクロコントローラが使用すべきターゲットシステムの
内部接続へのアクセスを行う再構成ブロック（reconstr
uction block）である。エミュレーション中には、特定
向けに適応された8051マイクロコントローラ（あるいは
その派生品か、さもなければ適切なコントローラ）はブ
ロック40で示す位置にあり、対応するマイクロコントロ
ーラの代わりに応用プログラムを実行し、このマイクロ
コントローラは、通常使用中にはターゲットシステムの
一部分を形成すべきものであるが、エミュレーション中
にはそこに存在しない。マイクロコントローラ40の位置
決めは標準型のマイクロコントローラソケットによって
いる（図５を参照）。さて、特に、ブロック22は、サブ
ブロック24、26内に、それぞれポートＰ０、Ｐ２を再構
成する。この再構成はいかなる方向の信号転送に関して
も、マイクロコントローラ40の動作を妨害しないように
なっている。
【００１３】同様の方法で、エミュレーションブロック
32はフィリップス社のPM4726/10、PM4726/30あるいはOM
4120のような通常の構築の独立デバイス（stand alone
device）である標準SDSブロック38にインターフェース
し、図に示すように、ポートＰ０、Ｐ２毎に、ブロック
38へのバッファ出力を有している（それぞれ34、36）。
簡単のために、ブロック38はこれ以上詳細に示さない。
エミュレーションブロック32は、SDSデバイス38がエミ
ュレーションメモリをアドレス指定し、かつエミュレー
ションマイクロコントローラ40をトレースするのに必要
な情報を選択する。そしてエミュレートするプログラム
の命令をマイクロコントローラ40に送り、エミュレーシ
ョン中断ルーチンを挿入する。マイクロコントローラ40
のマシンサイクルより高いレベルでは、エミュレーショ
ンは標準的な技術であり、簡単のためこれ以上詳細に説
明しない。
32はフィリップス社のPM4726/10、PM4726/30あるいはOM
4120のような通常の構築の独立デバイス（stand alone
device）である標準SDSブロック38にインターフェース
し、図に示すように、ポートＰ０、Ｐ２毎に、ブロック
38へのバッファ出力を有している（それぞれ34、36）。
簡単のために、ブロック38はこれ以上詳細に示さない。
エミュレーションブロック32は、SDSデバイス38がエミ
ュレーションメモリをアドレス指定し、かつエミュレー
ションマイクロコントローラ40をトレースするのに必要
な情報を選択する。そしてエミュレートするプログラム
の命令をマイクロコントローラ40に送り、エミュレーシ
ョン中断ルーチンを挿入する。マイクロコントローラ40
のマシンサイクルより高いレベルでは、エミュレーショ
ンは標準的な技術であり、簡単のためこれ以上詳細に説
明しない。
【００１４】制御ブロック30は再構成ブロック22、エミ
ュレーションブロック32、エミュレーションマイクロコ
ントローラ40、ターゲットシステム20およびSDSブロッ
ク38にインターフェースする。この制御ブロックは制御
信号に必要な調整を行い、また種々のブロック用のエネ
ーブル信号を扱う。さらに、リセット動作の後で、この
制御ブロックはマイクロコントローラ40をマイクロプロ
セッサモードに設定する。上記において、図に示す相互
接続は配線ベースのものではなく、図式的に示したのみ
である。さらに、上記設定は引例のエミュレーションシ
ステムにほぼ同等なブロックレベルのものである。
ュレーションブロック32、エミュレーションマイクロコ
ントローラ40、ターゲットシステム20およびSDSブロッ
ク38にインターフェースする。この制御ブロックは制御
信号に必要な調整を行い、また種々のブロック用のエネ
ーブル信号を扱う。さらに、リセット動作の後で、この
制御ブロックはマイクロコントローラ40をマイクロプロ
セッサモードに設定する。上記において、図に示す相互
接続は配線ベースのものではなく、図式的に示したのみ
である。さらに、上記設定は引例のエミュレーションシ
ステムにほぼ同等なブロックレベルのものである。
【００１５】図２は標準8051マイクロコントローラに関
連するタイミング線図である。一番上のトレースは各マ
シンサイクルの６つのステートＳ１....Ｓ６を示し、各
ステートは第１および第２クロックパルスを有する。ク
ロツクは外部水晶発振器あるいは内部電子発振器により
マシンサイクルレベルで同期されており、かつ種々の内
部および外部制御信号は、このクロックから導かれてい
る。しかし、この同期は内部ゲート遅延のために非常に
正確なものではない。次のトレースはマシンサイクル毎
に２回の反復を有するアドレスラッチエネーブル（ＡＬ
Ｅ：address latch enable）信号を示し、これがハイ
（高値）であれば、外部アドレスが利用可能であること
を発信する。次のトレースはプログラム記憶エネーブル
信号（ＰＳＥＮ：program store enable signal）を示
し、ロー（低値）であれば、外部プログラム記憶からの
読み込みを可能にし、外部プログラム記憶は、ノン−ボ
ンド−アウトのマイクロコントローラ、即ちエミュレー
ションまたはテスト用の専用端子を有しないマイクロコ
ントローラの内部プログラム記憶に追加されるべきもの
である。次のトレースはポートＰ０の使用法を示し、こ
のポートは、プログラムアドレスカウンタローバイト
（ＰＣＬ：program address counter low byte）を出力
し、かつ同じ半マシンサイクルで、外部から与えられた
命令情報項目のサンプリングを可能にする（ＤＳＭＰ
Ｌ）。いずれの半サイクルでも、情報転送が双方向に発
生しうる。最後のトレースは各半マシンサイクルでプロ
グラムアドレスカウンタ高バイトの出力を可能にするポ
ートＰ２の使用法を示している。このようにして、16個
のビットアドレスが外部的に利用可能である。ポートＰ
０はＰＣＬ出力及びデータ入力の多重機能を有する。他
の機能用には、ポートＰ０、Ｐ２が残されていない。
連するタイミング線図である。一番上のトレースは各マ
シンサイクルの６つのステートＳ１....Ｓ６を示し、各
ステートは第１および第２クロックパルスを有する。ク
ロツクは外部水晶発振器あるいは内部電子発振器により
マシンサイクルレベルで同期されており、かつ種々の内
部および外部制御信号は、このクロックから導かれてい
る。しかし、この同期は内部ゲート遅延のために非常に
正確なものではない。次のトレースはマシンサイクル毎
に２回の反復を有するアドレスラッチエネーブル（ＡＬ
Ｅ：address latch enable）信号を示し、これがハイ
（高値）であれば、外部アドレスが利用可能であること
を発信する。次のトレースはプログラム記憶エネーブル
信号（ＰＳＥＮ：program store enable signal）を示
し、ロー（低値）であれば、外部プログラム記憶からの
読み込みを可能にし、外部プログラム記憶は、ノン−ボ
ンド−アウトのマイクロコントローラ、即ちエミュレー
ションまたはテスト用の専用端子を有しないマイクロコ
ントローラの内部プログラム記憶に追加されるべきもの
である。次のトレースはポートＰ０の使用法を示し、こ
のポートは、プログラムアドレスカウンタローバイト
（ＰＣＬ：program address counter low byte）を出力
し、かつ同じ半マシンサイクルで、外部から与えられた
命令情報項目のサンプリングを可能にする（ＤＳＭＰ
Ｌ）。いずれの半サイクルでも、情報転送が双方向に発
生しうる。最後のトレースは各半マシンサイクルでプロ
グラムアドレスカウンタ高バイトの出力を可能にするポ
ートＰ２の使用法を示している。このようにして、16個
のビットアドレスが外部的に利用可能である。ポートＰ
０はＰＣＬ出力及びデータ入力の多重機能を有する。他
の機能用には、ポートＰ０、Ｐ２が残されていない。
【００１６】図３には、他の引例として記述したいわゆ
るメタリンク（Metalink）の「フックス（hooks）」に
関連するタイミング線図を示している。これらは図２の
ものの好適な拡張を表している。最初のトレースでは、
マシンサイクル、ステート、及びクロックパルスが、図
２と変わらないことを示している。次のトレースは遅延
アドレスラッチエネーブル信号ＤＡＬＥ（：Delayed Ad
dress Latch Enable signal）を示し、それは半ステー
トだけ遅延された後部エッジを有し、従ってそのアクテ
ィブ区間（ハイ）（activity interval(high) ）は、標
準ステートＳ２と、ステートＳ２に対応するが半ステー
ト長だけ前進しているＳ２Ｅの双方をカバーしている。
同様に、プログラム記憶エネーブル信号ＤＰＳＥＮは、
すべての前進ステートＳ２Ｅ、Ｓ３Ｅをカバーするため
に、半ステート区間だけ後部エッジを遅延させている。
信号ＤＡＬＥとＤＰＳＥＮを組合せた制御の下で、Ｐ
０、Ｐ２は信号組全体の間で多重使用され、図に示すよ
うに、Ｐ０は：ステートＳ１Ｅでは（エミュレーション
制御からの）命令コード入力を有し；ステートＳ２Ｅで
は内部Ｐ０ラッチである８ビットの特殊機能レジスタＳ
ＦＲ（Special Function Register）を出力し、ステー
トＳ３ＥではＰＣＬ（Program Counter Low byte）を出
力し、これは図２に対して半ステート長だけ前進してい
る。ステートＳ４ＥはステートＳ１Ｅ（ＥはEarlyを表
わす）に相当し、かつマイクロコントローラに命令コー
ドを供給できるようにする。ステートＳ５Ｅは、マイク
ロコントローラへの情報の入力を可能にし、即ち外部に
再構成／ラッチされたレジスタに存在する情報の、Ｐ０
ポートピンへの入力を可能にする。ステートＳ６Ｅはス
テートＳ３Ｅに相当する。結果的に、ステートＳ２Ｅ／
Ｓ５Ｅでのデータの双方向転送が図２に加わり、ポート
Ｐ０はアクセス可能なままとなる。
るメタリンク（Metalink）の「フックス（hooks）」に
関連するタイミング線図を示している。これらは図２の
ものの好適な拡張を表している。最初のトレースでは、
マシンサイクル、ステート、及びクロックパルスが、図
２と変わらないことを示している。次のトレースは遅延
アドレスラッチエネーブル信号ＤＡＬＥ（：Delayed Ad
dress Latch Enable signal）を示し、それは半ステー
トだけ遅延された後部エッジを有し、従ってそのアクテ
ィブ区間（ハイ）（activity interval(high) ）は、標
準ステートＳ２と、ステートＳ２に対応するが半ステー
ト長だけ前進しているＳ２Ｅの双方をカバーしている。
同様に、プログラム記憶エネーブル信号ＤＰＳＥＮは、
すべての前進ステートＳ２Ｅ、Ｓ３Ｅをカバーするため
に、半ステート区間だけ後部エッジを遅延させている。
信号ＤＡＬＥとＤＰＳＥＮを組合せた制御の下で、Ｐ
０、Ｐ２は信号組全体の間で多重使用され、図に示すよ
うに、Ｐ０は：ステートＳ１Ｅでは（エミュレーション
制御からの）命令コード入力を有し；ステートＳ２Ｅで
は内部Ｐ０ラッチである８ビットの特殊機能レジスタＳ
ＦＲ（Special Function Register）を出力し、ステー
トＳ３ＥではＰＣＬ（Program Counter Low byte）を出
力し、これは図２に対して半ステート長だけ前進してい
る。ステートＳ４ＥはステートＳ１Ｅ（ＥはEarlyを表
わす）に相当し、かつマイクロコントローラに命令コー
ドを供給できるようにする。ステートＳ５Ｅは、マイク
ロコントローラへの情報の入力を可能にし、即ち外部に
再構成／ラッチされたレジスタに存在する情報の、Ｐ０
ポートピンへの入力を可能にする。ステートＳ６Ｅはス
テートＳ３Ｅに相当する。結果的に、ステートＳ２Ｅ／
Ｓ５Ｅでのデータの双方向転送が図２に加わり、ポート
Ｐ０はアクセス可能なままとなる。
【００１７】またポートＰ２についても、多重機能が実
現されている。第１には、ステートＳ３Ｅ／Ｓ６Ｅはポ
ートＰ０に同期して、ＰＣＨ出力を有する。第２には、
ステートＳ２Ｅ／Ｓ５ＥはポートＰ０に関する機能に相
当し、即ちステートＳ２Ｅでの特殊機能レジスタＳＦＲ
の出力、およびステートＳ５Ｅでの外部に再構成された
レジスタからの入力に相当する。第３には、ステートＳ
１Ｅ／Ｓ４ＥはＰＣＨの利用可能性を有する。このよう
なより長い利用可能特性は、このバイトを外部でラッチ
する必要性をなくす。一般に、16個のビットアドレスで
は、16ｋアドレス空間が可能になる。
現されている。第１には、ステートＳ３Ｅ／Ｓ６Ｅはポ
ートＰ０に同期して、ＰＣＨ出力を有する。第２には、
ステートＳ２Ｅ／Ｓ５ＥはポートＰ０に関する機能に相
当し、即ちステートＳ２Ｅでの特殊機能レジスタＳＦＲ
の出力、およびステートＳ５Ｅでの外部に再構成された
レジスタからの入力に相当する。第３には、ステートＳ
１Ｅ／Ｓ４ＥはＰＣＨの利用可能性を有する。このよう
なより長い利用可能特性は、このバイトを外部でラッチ
する必要性をなくす。一般に、16個のビットアドレスで
は、16ｋアドレス空間が可能になる。
【００１８】
【本発明による好適な実施例】図４に本発明によるマシ
ンサイクルのタイミング線図を示し、図５に本発明によ
るノン−ボンド−アウトマイクロコントローラのピン配
置図である。後者については、４×11の正方形の構成
で、次の標準ピンが出ている。すなわち８ビットポート
Ｐ０（Ｐ０．０....Ｐ０．７）；８ビットポートＰ１
（Ｐ１．０....Ｐ１．７）；８ビットポートＰ２（Ｐ
２．０....Ｐ２．７）；８ビットポートＰ３（Ｐ３．
０....Ｐ３．７）；ＶＤＤ；ＲＳＴ（reset）；外部水
晶取付け用のＸＴＡＬ１、ＸＴＡＬ２；ＶＳＳ；ＰＳＥ
Ｎバー（ＰＳＥＮの負論理）；ＡＬＥ；ＥＡバーであ
る。さらにポートＰ３の種々のピンはすべて、各制御信
号、即ちＲＸＤ／Ｄａｔａ、ＴＸＤ／Ｃｌｏｃｋ、ＩＮ
Ｔ０、ＩＮＴ１、Ｔ０、Ｔ１、ＷＲ、ＲＤを通信するた
めに二重使用される。これらの標準ピンについての一層
の情報は市販文書を参照されたい。同様なパッケージン
グは40ピンＤＩＬのようなものであるが、これは本発明
で使用する４個の不使用ピンｎ. ｃ. を有しない。しか
し44ピンＤＩＬへの拡張は容易に実現可能である。特
に、以下のエミュレーション制御信号は参照資料による
メタリンク（Matalink）のフックスを使用するのに適切
であり、従って前述した標準8051アーキテクチャへの拡
張は、そのまま使用できる。あるいはまた、以下の全部
あるいは一部の事項は、他の種々のエミュレート可能な
マイクロコントローラアーキテクチャーと組み合わせて
使用できる。さて、特定のエミュレーション制御あるい
は信号送出要素は以下の通りである。
ンサイクルのタイミング線図を示し、図５に本発明によ
るノン−ボンド−アウトマイクロコントローラのピン配
置図である。後者については、４×11の正方形の構成
で、次の標準ピンが出ている。すなわち８ビットポート
Ｐ０（Ｐ０．０....Ｐ０．７）；８ビットポートＰ１
（Ｐ１．０....Ｐ１．７）；８ビットポートＰ２（Ｐ
２．０....Ｐ２．７）；８ビットポートＰ３（Ｐ３．
０....Ｐ３．７）；ＶＤＤ；ＲＳＴ（reset）；外部水
晶取付け用のＸＴＡＬ１、ＸＴＡＬ２；ＶＳＳ；ＰＳＥ
Ｎバー（ＰＳＥＮの負論理）；ＡＬＥ；ＥＡバーであ
る。さらにポートＰ３の種々のピンはすべて、各制御信
号、即ちＲＸＤ／Ｄａｔａ、ＴＸＤ／Ｃｌｏｃｋ、ＩＮ
Ｔ０、ＩＮＴ１、Ｔ０、Ｔ１、ＷＲ、ＲＤを通信するた
めに二重使用される。これらの標準ピンについての一層
の情報は市販文書を参照されたい。同様なパッケージン
グは40ピンＤＩＬのようなものであるが、これは本発明
で使用する４個の不使用ピンｎ. ｃ. を有しない。しか
し44ピンＤＩＬへの拡張は容易に実現可能である。特
に、以下のエミュレーション制御信号は参照資料による
メタリンク（Matalink）のフックスを使用するのに適切
であり、従って前述した標準8051アーキテクチャへの拡
張は、そのまま使用できる。あるいはまた、以下の全部
あるいは一部の事項は、他の種々のエミュレート可能な
マイクロコントローラアーキテクチャーと組み合わせて
使用できる。さて、特定のエミュレーション制御あるい
は信号送出要素は以下の通りである。
【００１９】（１）Ｓ１ＥＳ、このピンは、マイクロコ
ントローラの内部発振器が、自己同期または外部水晶に
よる同期のいずれで動作中である限り、マシンステート
Ｓ２ＥからＳ６Ｅまでの間でアクティブローであり、マ
シンステートＳ１の開始時に標準マシンサイクルの始点
をまたぐマシンステートＳ１Ｅ中にはハイであり、前記
内部発振器が動作中でなければ、このピンは連続的にハ
イである。アクティブ区間は、マシンサイクルステート
Ｓ２ＥからＳ６Ｅまでの間であり、スリープモードを発
信する。スリープモード即ちパワーダウンと、非スリー
プモードの間の切り替えは、１２発振周期またはクロッ
クパルス分だけ離間した各瞬時、特にステートＳ１Ｅの
最後で発生しうる。Ｓ１ＥＳがハイである比較的短い時
間区間は、良好な同期を可能にする。パワーダウンモー
ド中には何も発生せず、よって同期が困難になることが
ない。
ントローラの内部発振器が、自己同期または外部水晶に
よる同期のいずれで動作中である限り、マシンステート
Ｓ２ＥからＳ６Ｅまでの間でアクティブローであり、マ
シンステートＳ１の開始時に標準マシンサイクルの始点
をまたぐマシンステートＳ１Ｅ中にはハイであり、前記
内部発振器が動作中でなければ、このピンは連続的にハ
イである。アクティブ区間は、マシンサイクルステート
Ｓ２ＥからＳ６Ｅまでの間であり、スリープモードを発
信する。スリープモード即ちパワーダウンと、非スリー
プモードの間の切り替えは、１２発振周期またはクロッ
クパルス分だけ離間した各瞬時、特にステートＳ１Ｅの
最後で発生しうる。Ｓ１ＥＳがハイである比較的短い時
間区間は、良好な同期を可能にする。パワーダウンモー
ド中には何も発生せず、よって同期が困難になることが
ない。
【００２０】（２）ＰＨ１Ｓ、このピンはスリープモー
ドを発信する。図に示すように、発振器が動作している
限り、すべてのマシンステートのすべてのＰ２クロック
パルス周期にアクティブローである。発振器が動作して
いない場合には連続的にハイであり、いずれのマシンス
テートのすべてのＰ１クロックパルス周期にも、いずれ
にせよハイである。なおパワーダウンまたはスリープモ
ードでのみに、内部発振器が停止する。それ以外には、
発振器が標準速度で動作する。
ドを発信する。図に示すように、発振器が動作している
限り、すべてのマシンステートのすべてのＰ２クロック
パルス周期にアクティブローである。発振器が動作して
いない場合には連続的にハイであり、いずれのマシンス
テートのすべてのＰ１クロックパルス周期にも、いずれ
にせよハイである。なおパワーダウンまたはスリープモ
ードでのみに、内部発振器が停止する。それ以外には、
発振器が標準速度で動作する。
【００２１】（３）ＩＤＬＰＤはマイクロコントローラ
がアイドル、パワーダウン、リセットモードのいずれか
である場合にアクティブハイである静止信号（static s
ignal）である。これらの３つの各モードでは、標準処
理能力が維持されず、それはマイクロコントローラのあ
るサブシステムが内部クロックパルスによる周期的なア
クティブ化を受信することからブロックされる（例えば
これらのサブシステムが最小パワーを消費すべき期間中
に）か、あるいはリセットのような特定信号により静止
状態に保持されているかのいずれかの理由による。これ
ら３つの動作モードは、単独では標準的なものである。
信号ＩＤＬＰＤは、マイクロコントローラの内部で、こ
れらの種々のモードを制御する制御信号の通常のＯＲ論
理によって生成できる。
がアイドル、パワーダウン、リセットモードのいずれか
である場合にアクティブハイである静止信号（static s
ignal）である。これらの３つの各モードでは、標準処
理能力が維持されず、それはマイクロコントローラのあ
るサブシステムが内部クロックパルスによる周期的なア
クティブ化を受信することからブロックされる（例えば
これらのサブシステムが最小パワーを消費すべき期間中
に）か、あるいはリセットのような特定信号により静止
状態に保持されているかのいずれかの理由による。これ
ら３つの動作モードは、単独では標準的なものである。
信号ＩＤＬＰＤは、マイクロコントローラの内部で、こ
れらの種々のモードを制御する制御信号の通常のＯＲ論
理によって生成できる。
【００２２】（４）ＥＭＵＭＰＸ、これは次のような種
々の内部的な出来事（internal occurences）あるいは
事象（event）を検出するエミュレーション論理によっ
て使用される多重化エミュレーション出力である。これ
らの出来事は一般に、特定のマシンステート中のみに関
係するので、これらは図６の線図に従って多重化するこ
とができ、以下のことが当てはまる。
々の内部的な出来事（internal occurences）あるいは
事象（event）を検出するエミュレーション論理によっ
て使用される多重化エミュレーション出力である。これ
らの出来事は一般に、特定のマシンステート中のみに関
係するので、これらは図６の線図に従って多重化するこ
とができ、以下のことが当てはまる。
【００２３】一般に、３つの主要な状況が存在する。そ
の第１のものにおいては、ＩＤＬＰＤがローであり、マ
イクロコントローラが、処理が一時的にホールドバック
（抑止）されるいずれのモードでもないことを発信す
る。さて、これらの状況において、シーケンスＡがｍｏ
ｖｅ外部命令の実行の第１マシンサイクル中に発生しう
る。ここでは、前進マシンステートＳ１Ｅ....Ｓ６Ｅは
以下の信号を有する。
の第１のものにおいては、ＩＤＬＰＤがローであり、マ
イクロコントローラが、処理が一時的にホールドバック
（抑止）されるいずれのモードでもないことを発信す
る。さて、これらの状況において、シーケンスＡがｍｏ
ｖｅ外部命令の実行の第１マシンサイクル中に発生しう
る。ここでは、前進マシンステートＳ１Ｅ....Ｓ６Ｅは
以下の信号を有する。
【００２４】ステートＳ１Ｅ中には、信号ＩＮＴＡＣＫ
は割込み要求が処理中であることを指示する。これは次
のマシンサイクルが、標準命令セット（そのロングコー
ルは０....64キロバイトのアドレス範囲のアクセスを可
能にする）からの強制ＬＣＡＬＬ（ロングコール）の第
１のマシンサイクルであることを意味している。現在、
割込み要求を処理していなければ、この信号はＳ１Ｅ中
にはアクティブでない。非アクティブ信号に対するアク
ティブ信号の形状は一般に、完全マシンサイクル（２ク
ロックパルス）の長さを有するパルスである。しかし不
都合でなければ、他の信号パターンも採用できる。
は割込み要求が処理中であることを指示する。これは次
のマシンサイクルが、標準命令セット（そのロングコー
ルは０....64キロバイトのアドレス範囲のアクセスを可
能にする）からの強制ＬＣＡＬＬ（ロングコール）の第
１のマシンサイクルであることを意味している。現在、
割込み要求を処理していなければ、この信号はＳ１Ｅ中
にはアクティブでない。非アクティブ信号に対するアク
ティブ信号の形状は一般に、完全マシンサイクル（２ク
ロックパルス）の長さを有するパルスである。しかし不
都合でなければ、他の信号パターンも採用できる。
【００２５】ステートＳ２Ｅ中には、信号ＰＲＧＥＸＴ
は近く到来する外部（ターゲット）プログラムメモリア
クセスが発生するか否かを指示する。内部プログラムメ
モリは16ビットアドレスを有する。外部プログラムメモ
リによって、同じアドレス範囲まで内部メモリを補充す
ることができる。
は近く到来する外部（ターゲット）プログラムメモリア
クセスが発生するか否かを指示する。内部プログラムメ
モリは16ビットアドレスを有する。外部プログラムメモ
リによって、同じアドレス範囲まで内部メモリを補充す
ることができる。
【００２６】ステートＳ３Ｅ中には、このエミュレーシ
ョン出力は連続的にローである。
ョン出力は連続的にローである。
【００２７】ステートＳ４Ｅ中には、信号Ｃ１が、現マ
シンサイクルが命令の最終サイクルであり、従って次の
サイクルが必然的に次のマシン命令の第１サイクルとな
ることを指示する。
シンサイクルが命令の最終サイクルであり、従って次の
サイクルが必然的に次のマシン命令の第１サイクルとな
ることを指示する。
【００２８】ステートＳ５Ｅ中には、信号ＭＯＶＥＸＴ
は、ｍｏｖｅ外部命令が255より大きいアドレスで実行
され、このアドレスは単一アドレスバイト内に収まらな
いことを指示する。この発信もまた、外部エミュレーシ
ョンに有用である。
は、ｍｏｖｅ外部命令が255より大きいアドレスで実行
され、このアドレスは単一アドレスバイト内に収まらな
いことを指示する。この発信もまた、外部エミュレーシ
ョンに有用である。
【００２９】ステートＳ６Ｅ中には、信号ＷＲＥＸＴは
ＭＯＶＥＸＴ命令の発生を指示し、この命令は、外部デ
ータメモリへの書込みアクセスを発生させ、かつ255よ
り大きいデータポインタ値を有する。Ｓ５Ｅ、Ｓ６Ｅ中
の、これら２つの発信に関しては、同じレジスタ（ＤＴ
ＰＲレジスタ）を適用することができ、両マシンサイク
ルステート中には、アクティブ信号が存在しうる。そこ
で、いわば、外部データメモリの最初の256位置が内部
にマッピングされる。
ＭＯＶＥＸＴ命令の発生を指示し、この命令は、外部デ
ータメモリへの書込みアクセスを発生させ、かつ255よ
り大きいデータポインタ値を有する。Ｓ５Ｅ、Ｓ６Ｅ中
の、これら２つの発信に関しては、同じレジスタ（ＤＴ
ＰＲレジスタ）を適用することができ、両マシンサイク
ルステート中には、アクティブ信号が存在しうる。そこ
で、いわば、外部データメモリの最初の256位置が内部
にマッピングされる。
【００３０】前述のシーケンスＡでは、ＭＯＶＥＸＴと
ＷＲＥＸＴのいずれも、上に説明したように発生しう
る。ＭＯＶＥＸＴとＷＲＥＸＴのいずれの場合も発生し
なければ、シーケンスＡと少し相違するシーケンスＢが
続く。この相違はステートＳ５Ｅ／Ｓ６Ｅ中のみで生じ
る。
ＷＲＥＸＴのいずれも、上に説明したように発生しう
る。ＭＯＶＥＸＴとＷＲＥＸＴのいずれの場合も発生し
なければ、シーケンスＡと少し相違するシーケンスＢが
続く。この相違はステートＳ５Ｅ／Ｓ６Ｅ中のみで生じ
る。
【００３１】ステートＳ５Ｅ中には、以前のステートＳ
２Ｅ中と同様の信号が発生し、これにより頻繁なプログ
ラムメモリのアクセスが可能となる。ステートＳ６Ｅ中
には、エミュレーション発信はローである。
２Ｅ中と同様の信号が発生し、これにより頻繁なプログ
ラムメモリのアクセスが可能となる。ステートＳ６Ｅ中
には、エミュレーション発信はローである。
【００３２】（標準的な）内部伝播遅延のため、信号Ｉ
ＮＴＡＣＫ、ＰＲＧＥＸＴ及びＭＯＶＥＸＴは、それぞ
れのクロックパルスＰＨ２の開始後に、ある程度時間が
たった後に初めて、マイクロコントローラ内部で利用可
能となり、クロックパルスＰＨ２は標準マシンステート
の第２クロックパルスであり、従って、上述した事柄を
通して用いた「前進」マシンステートの第１クロックパ
ルスである。結果的に、対応する前進マシンステートの
先頭には、多重使用されるピンＥＭＵＭＰＸ上には無効
データが存在しうる。しかし、少なくとも次に続くクロ
ックパルスＰＨ１中では、情報が有効である。
ＮＴＡＣＫ、ＰＲＧＥＸＴ及びＭＯＶＥＸＴは、それぞ
れのクロックパルスＰＨ２の開始後に、ある程度時間が
たった後に初めて、マイクロコントローラ内部で利用可
能となり、クロックパルスＰＨ２は標準マシンステート
の第２クロックパルスであり、従って、上述した事柄を
通して用いた「前進」マシンステートの第１クロックパ
ルスである。結果的に、対応する前進マシンステートの
先頭には、多重使用されるピンＥＭＵＭＰＸ上には無効
データが存在しうる。しかし、少なくとも次に続くクロ
ックパルスＰＨ１中では、情報が有効である。
【００３３】図６において、シーケンスＡ、Ｂはアクテ
ィブモードに関係する。前述の特徴に加えて、信号Ｃは
第４エミュレーション制御ピンの信号出力を指示する。
このピンはアイドルモードとリセットモードを区別する
信号の出力に使用する。なお前に説明したように、これ
らのモードでなければ、パワーダウンモードの存在を既
に発信している。シーケンスＣに従った発信は、アイド
ルについては連続的なハイ信号となり、リセットについ
ては連続的なロー信号とするか、あるいはその逆とする
ことができる。他の信号形状も同様に当てはまる。
ィブモードに関係する。前述の特徴に加えて、信号Ｃは
第４エミュレーション制御ピンの信号出力を指示する。
このピンはアイドルモードとリセットモードを区別する
信号の出力に使用する。なお前に説明したように、これ
らのモードでなければ、パワーダウンモードの存在を既
に発信している。シーケンスＣに従った発信は、アイド
ルについては連続的なハイ信号となり、リセットについ
ては連続的なロー信号とするか、あるいはその逆とする
ことができる。他の信号形状も同様に当てはまる。
【００３４】さて、図１の設定で記述した４つのエミュ
レーション制御ピンは、評価デバイス38に至り、この評
価デバイスはそれぞれの状況に基づいて、視覚表示また
はハードコピーの形で、必要な指示を人間ユーザに発信
する。さらに、ロギング（動作記録）及び他の操作を適
用しうる。こうした信号処理は、エミュレーションの現
在技術では一般に既知であるから、ここでは簡単のた
め、詳細には説明しない。
レーション制御ピンは、評価デバイス38に至り、この評
価デバイスはそれぞれの状況に基づいて、視覚表示また
はハードコピーの形で、必要な指示を人間ユーザに発信
する。さらに、ロギング（動作記録）及び他の操作を適
用しうる。こうした信号処理は、エミュレーションの現
在技術では一般に既知であるから、ここでは簡単のた
め、詳細には説明しない。
【図１】いわゆるマイクロコントローラプローブの一般
的な図である。
的な図である。
【図２】標準的な8051マイクロコントローラに関連する
タイミング線図である。
タイミング線図である。
【図３】引例に開示されている、いわゆるメタリンクの
「フックス」に関連するタイミング線図である。
「フックス」に関連するタイミング線図である。
【図４】本発明に関連するタイミング線図である。
【図５】本発明によるノン−ボンド−アウト型のマイク
ロコントローラのピン配置図である。
ロコントローラのピン配置図である。
【図６】各ステートで出力する指示信号を示す図であ
る。
る。
20 ターゲットシステム 22 再構成ブロック 24 サブブロック（ポートＰ０用） 26 サブブロック（ポートＰ２用） 30 制御ブロック 32 エミュレーションブロック 34 バッファ出力 36 バッファ出力 38 SDS ブロック 40 マイクロコントローラ
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ディーテル ハーゲドルン ドイツ連邦共和国 デー−2000 ハンブ ルク 60 ボルヒェルトリング 51 (56)参考文献 特開 昭63−136231（ＪＰ，Ａ) 特開 昭63−120320（ＪＰ，Ａ) 特開 平２−273840（ＪＰ，Ａ) 特開 平２−158844（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/277 G06F 9/455 G06F 15/78
Claims (16)
- 【請求項１】 標準的なポート手段を有するノン−ボン
ド−アウト型のマイクロコントローラをエミュレートす
るためのエミュレーション装置であり、ユーザデータと
プログラム記憶アドレスとの間で前記ポート手段を多重
使用するためのマイクロコントローラ内多重化手段を具
え、さらに、前記ポート手段に接続され、前記プログラ
ム記憶アドレスをラッチするためのレジスタ手段を前記
マイクロコントローラの外部に具え、前記マイクロコン
トローラが複数のステートから成るマシンサイクルを有
し、該ステートの各々が少なくとも２つのクロックパル
スから成るエミュレーション装置において、 前記マイクロコントローラが、非スリープモード中に、
内部オシレータの制御の下で、いずれの前記マシンサイ
クルの各開始瞬時にもまたがる第１値の信号パルス（Ｓ
１ＥＳ）を出力する第１ピン手段と、内部オシレータの
制御の下で、前記複数の各ステート中に、スリープモー
ド中には非アクティブである反復性のアクティブ信号を
出力する第２ピン手段とを具えていることを特徴とする
エミュレーション装置。 - 【請求項２】 前記信号パルスが、前記ステートのうち
の１つにほぼ等しい持続時間を有し、前記反復信号が、
前記ステートのうちの１つにほぼ等しい周期を有し、前
記非アクティブであることが、パワーダウンがハイ（高
値）であることを特徴とする請求項１に記載のエミュレ
ーション装置。 - 【請求項３】 標準的なポート手段を有するノン−ボン
ド−アウト型のマイクロコントローラをエミュレートす
るためのエミュレーション装置であり、ユーザデータと
プログラム記憶アドレスとの間で前記ポート手段を多重
使用するためのマイクロコントローラ内多重化手段を具
え、さらに、前記ポート手段に接続され、前記プログラ
ム記憶アドレスをラッチするためのレジスタ手段を前記
マイクロコントローラの外部に具え、前記マイクロコン
トローラが、複数のステートから成るマシンサイクルを
有し、該ステートの各々が少なくとも２つのクロックパ
ルスから成るエミュレーション装置において、 前記マイクロコントローラが、パワーダウンモード、ア
イドルモード、リセットモードのいずれとも区別される
アクティブモードにおいて、多重化したエミュレーショ
ン制御信号を出力する、即ち前記マシンサイクルの少な
くとも１つのステート期間（Ｓ４Ｅ）中に、次後のマシ
ンサイクルが次のマシン命令の第１マシンサイクルであ
るか否かを選択的に指示する第１指示信号（Ｃ１）を出
力する第３ピン手段を具えていることを特徴とするエミ
ュレーション装置。 - 【請求項４】 前記第３ピン手段がさらに、いずれのマ
シンサイクルの第１ステート期間（Ｓ１Ｅ）にも、現
在、前記マイクロコントローラが割込み要求を処理して
いるか否かを指示する第２指示信号を出力できるように
したことを特徴とする請求項３に記載のエミュレーショ
ン装置。 - 【請求項５】 前記第３ピン手段がさらに、いずれのマ
シンサイクルの第２ステート期間（Ｓ２Ｅ）及び第５ス
テート期間（Ｓ５Ｅ）のうちの少なくとも１つの間に、
近く到来する外部プログラムメモリのアクセスを指示す
る第３指示信号を出力できるようにしたことを特徴とす
る請求項３または請求項４に記載のエミュレーション装
置。 - 【請求項６】 前記第３ピン手段がさらに、ｍｏｖｅ
（データ移動）外部命令中に、前記マシンサイクルの後
半の前記第１指示信号の後に、外部データメモリのアク
セスを指示する第４指示信号（ＭＯＶＥＸＴ）を出力で
きるようにしたことを特徴とする請求項３から請求項５
までのいずれかに記載のエミュレーション装置。 - 【請求項７】 いずれのマシンサイクルの第５ステート
期間中にも、前記第４指示信号を発生させることを特徴
とする請求項６に記載のエミュレーション装置。 - 【請求項８】 前記第３ピン手段がさらに、前記後半の
前記第４指示信号（ＭＯＶＥＸＴ）の後に、外部データ
メモリの書込みアクセスを指示する第５指示信号を出力
できるようにしたことを特徴とする請求項６または請求
項７に記載のエミュレーション装置。 - 【請求項９】 標準的なポート手段を有するノン−ボン
ド−アウト型のマイクロコントローラをエミュレートす
るためのエミュレーション装置であり、ユーザデータと
プログラム記憶アドレスとの間で前記ポート手段を多重
使用するためのマイクロコントローラ内多重化手段を具
え、さらに、前記ポート手段に接続され、前記プログラ
ム記憶アドレスをラッチするためのレジスタ手段を前記
マイクロコントローラの外部に具え、前記マイクロコン
トローラが、複数のクロックサイクルから成るマシンサ
イクルを有し、該クロックサイクルの各々が少なくとも
２つのクロックパルスから成るエミュレーション装置に
おいて、 前記マイクロコントローラが、静的なバイナリ信号を出
力する第４ピン手段を具え、該バイナリ信号の第１ステ
ートは、前記マイクロコントローラがアイドルモード、
パワーダウンモード、またはリセットモードのいずれか
であるか否かを指示するものであり、前記第４ピン手段
上の前記バイナリ信号の第２ステートとは区別されるも
のであることを特徴とするエミュレーション装置。 - 【請求項１０】 ユーザプログラムをエミュレートする
ためのノン−ボンド−アウトのマイクロコントローラで
あり、標準的なポート手段と、ユーザデータとプログラ
ム記憶アドレスとの間で前記ポートを多重使用するため
の多重化手段と、１ステート当り２クロックパルスを有
するマルチステートのマシンサイクルを生成するマシン
サイクル制御手段とを有し、かつ前記マシンサイクル制
御手段の制御の下に、前記マシンサイクルのいずれの開
始瞬時にもまたがり、前記ステートのいずれにもほぼ等
しい持続時間の信号パルスを出力する第１ピン手段を有
することを特徴とするノン−ボンド−アウトのマイクロ
コントローラ。 - 【請求項１１】 前記マシンサイクル制御手段の制御の
下に、前記各ステート中に、パワーダウンモードでは非
アクティブであり、前記ステートの長さに等しい反復周
期の、アクティブでハイの反復信号を出力する第２ピン
手段を有することを特徴とする請求項１０に記載のマイ
クロコントローラ。 - 【請求項１２】 さらに、他のいずれのモードとも区別
されるアクティブモードにおいて、多重化したエミュレ
ーション制御信号を出力する、即ち前記マシンサイクル
の少なくとも１つのステート期間中に、次後のマシンサ
イクルが次のマシン命令の第１マシンサイクルであるか
否かを指示する第１指示信号を出力する第３ピン手段を
有することを特徴とする請求項１０または請求項１１に
記載のマイクロコントローラ。 - 【請求項１３】 前記第３ピン手段がさらに、いずれの
マシンサイクルの第１ステート期間中にも、現在、前記
マイクロコントローラが割込み要求を処理しているか否
かを指示する第２指示信号を出力し、かついずれのマシ
ンサイクルの第２ステート期間及び第５ステート期間の
うちの少なくとも１つの間に、近く到来する外部プログ
ラムメモリのアクセスを指示する第３指示信号を出力で
きるようにしたことを特徴とする請求項１２に記載のマ
イクロコントローラ。 - 【請求項１４】 前記第３ピン手段が、ｍｏｖｅ外部命
令中の前記第５ステート中に、前記指示信号の代わり
に、外部データメモリアクセスを指示する第４指示信号
を出力できるようにしたことを特徴とする請求項１２ま
たは請求項１３に記載のマイクロコントローラ。 - 【請求項１５】 前記第３ピン手段が、いずれのマシン
サイクルの第６ステート中にも、外部データメモリの書
込みアクセスを指示する第５指示信号を出力できるよう
にしたことを特徴とする請求項１２から請求項１４まで
のいずれかに記載のマイクロコントローラ。 - 【請求項１６】 前記いずれの指示信号をも、前記開始
瞬時にまたがる前記アクティブハイ信号とステート毎に
同期させることを特徴とする請求項１２から請求項１５
までのいずれかに記載のマイクロコントローラ。
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