JPH0926807A

JPH0926807A - プログラマブルコントローラ

Info

Publication number: JPH0926807A
Application number: JP20897195A
Authority: JP
Inventors: Taiji Kuki; 泰治九鬼
Original assignee: Keyence Corp
Current assignee: Keyence Corp
Priority date: 1995-07-12
Filing date: 1995-07-12
Publication date: 1997-01-28

Abstract

(57)【要約】【課題】ＰＬＤの利用を可能にし、プログラムの設計が
しやすく、また、モニタ処理を確実になし得るプログラ
マブルコントローラを提供すること。【解決手段】ラダー図データからＰＬＤの配置配線デー
タに変換する変換手段とその逆変換手段を備えるプログ
ラミング装置１０と、バウンダリスキャン回路２２を実
装したＰＬＤ２１と、カウンタ２５１、タイマ２５２を
形成したゲートアレイ２５と、ＣＰＵ２３と、メモリ２
４とを有するプログラマブルコントローラ２０とからな
り、メモリ２４にはＰＬＤ２１のラダー図のソースデー
タ等を保存し、バウンダリ・スキャン回路２２、カウン
タ２５１、タイマ２５２がＣＰＵ２３に接続され、ＰＬ
Ｄ２１、カウンタ２５１、タイマ２５２の内容及びメモ
リ２４の内容を読み出しプログラミング装置でラダー図
に復元およびモニタを可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各種機器を自動制
御するプログラマブルコントローラに関するものであ
る。

【０００２】

【従来の技術】例えば、センサ、スイッチ、ランプ、モ
ーター、リレー等の機器の運転、停止、前進、後退、
開、閉等の状態の移り変わりを制御するシーケンス制御
系の命令処理部として使用されるプログラマブルコント
ローラは、基本的に図１１に示すように構成されてい
る。すなわち、ＣＰＵ１、メモリ２、入力回路４、出力
回路５を備え、ＣＰＵ１の働きにより数十ｍｓ程度の１
スキャンタイムの間に入力回路４からの入力データの読
み込み、プログラム実行、モニタ処理、出力回路５から
のデータ転送等が行われる。

【０００３】プログラマブルコントローラの内部では、
プログラムされた順序によって逐次演算処理が行われて
いるが、そのプログラムはプログラミング装置６によっ
て書き換えられる。プログラミング装置６はユーザによ
って図２に示すようなラダー図が作成され、これを例え
ばニモニックに変換してプログラマブルコントローラに
転送される。そしてＣＰＵ１はニモニックに変換された
プログラムを解読しながら１つずつＣＰＵ１の命令語に
よって実行するようにされている。

【０００４】このように構成されたプログラマブルコン
トローラでは、演算処理がソフトウェアで行われ、前述
また図１２の流れ図に示すように入力−ユーザプログラ
ムの実行−出力−モニタ処理−入力に至るサイクルタイ
ムが存在し、高速で変化する入力信号に追従できないと
いう問題がある。

【０００５】例えば、サイクルタイムが１０ｍｓの場
合、入力信号は５０Ｈｚ以下でないと、１０ｍｓでサン
プリングされるため取こぼされる。また、入力され、ユ
ーザプログラムが実行され、出力されるまでの応答時間
は、１サイクルないし２サイクルタイムのばらつきが生
じるという問題もある。

【０００６】このような問題を解消するために、ソフト
ウェアでの演算を、ＡＮＤアレイ、ＯＲアレイ等を備
え、ユーザが任意に論理仕様（プログラム）を書き込む
ことができるデバイス、いわゆるＰＬＤ（Ｐｒｏｇｒａ
ｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）を使用し、
通常デバイスメーカが供給する論理回路作成ツールでプ
ログラムを作成してＰＬＤに入力し、これによりハード
ウェア化することも試みられているようである。なお、
ＰＬＤは、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａ
ｂｌｅＧａｔｅＡｒｒａｙ）、ＰＬＡ（Ｐｒｏｇｒ
ａｍｍａｂｌｅＬｏｇｉｃＡｒｒａｙ）、ＰＡＬ（Ｐ
ｒｏｇｒａｍｍａｂｌｅＡｒｒａｙＬｏｇｉｃ）等と
も称されている。

【０００７】以下、この明細書において、上記のような
デバイス（集積回路（ＩＣ））を「ＰＬＤ」といい、ま
た、ＰＬＤ内部の詳細な回路は、周知であるところから
その説明を省略する。

【０００８】

【発明が解決しようとする課題】ところで、ＰＬＤをプ
ログラマブルコントローラとして容易に使用するには、
ラグー図からのＰＬＤの配置配線データへの変換および
その逆変換、ラダーモニタの方法、タイマ・カウンタ命
令の実現方法等に解決を図らなければならない多くの課
題が残されている。

【０００９】本発明は、上記の課題に鑑みなされたもの
で、ＰＬＤの利用を可能にし、プログラムの設計がしや
すく、また、モニタ処理を確実になし得る小型で高速処
理の図れる信頼性の高いプログラマブルコントローラを
提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明の目的は、下記
（１）〜（５）の構成とすることにより達成される。

【００１１】（１）プログラミング装置に接続され、Ｐ
ＬＤを備えるプログラマプルコントローラにおいて、ラ
ダー図のソースデータをニモニック形式のデータへ、ニ
モニック形式のデータをブール代数形式へ、ブール代数
形式をＰＬＤの配置配線データへと変換する変換手段を
備え、前記変換手段の内のいずれかの形式のデータが前
記プログラミング装置から転送されてなることを特徴と
するプログラマブルコントローラ。

【００１２】（２）プログラミング装置に接続され、Ｐ
ＬＤを備えるプログラマブルコントローラにおいて、Ｐ
ＬＤの配置配線データをブール代数形式へ、ブール代数
形式をニモニック形式のデータへ、ニモニック形式のデ
ータをラダー図のソースデータへと変換する逆変換手段
とを備え、前記逆変換手段の内のいずれかの形式のデー
タを前記プログラミング装置の要求に応じて前記プログ
ラミング装置へ転送することを特徴とするプログラマブ
ルコントローラ。

【００１３】（３）ＣＰＵとメモリとＰＬＤとを備える
プログラマブルコントローラであって、前記プログラマ
ブルコントローラは前記メモリにラダー図のソースデー
タ及び前記ラダー図のソースデータをニモニック形式に
変換したデータのいずれかのデータを前記ＣＰＵを介し
て保存するとともに、前記保存したデータを前記ＣＰＵ
を介して随時読み出し可能にしたことを特徴とするプロ
グラマブルコントローラ。

【００１４】（４）複数のカウンタとそれぞれに対応す
るコンパレータ及び／又は複数のタイマとそれぞれに対
応するコンパレータによって形成されたゲートアレイを
ＰＬＤとＣＰＵに接続してなるプログラマブルコントロ
ーラであって、前記カウンタ、タイマ及びコンパレータ
の各々の内容の書き込み、読み出しが前記ＣＰＵを介し
て任意になし得ることを特徴とするプログラマブルコン
トローラ。

【００１５】（５）ＰＬＤの内部を随時読み出す手段を
備えた上記（４）のプログラマブルコントローラ。

【００１６】

【発明の実施の形態】本発明は、プログラミング装置で
通常のラダー図を用いてプログラマブルコントローラで
実行すべきプログラムを設計する。設計されたラダー図
のソースデータはニモニック形式（ニモニックをコード
化したバイナリ形式も含む。）のデータへ、ニモニック
形式はデータをブール代数形式へ、ブール代数形式はＰ
ＬＤの配置配線データへと順次変換され、ＰＬＤはその
配置配線データに基づいて実行する。

【００１７】また、プログラミング装置から指令するこ
とによつてＰＬＤの配置配線データは、そのデータはブ
ール代数形式へ、ブール代数形式はニモニック形式のデ
ータへ、ニモニック形式のデータはラダー図のソースデ
ータへと逆変換され、プログラミング装置においてもと
のラダー図を復元する。

【００１８】この場合、ブール代数形式をＰＬＤの配置
配線データに変換する際、プログラムを小型化するため
に最適化による論理圧縮を行うことがあり、この論理圧
縮を行うとＰＬＤの配置配線データからもとのラダー図
を復元することができないので、この論理圧縮を行うと
きには、ラダー図のソースデータ又はニモニック形式に
変換したデータをプログラマブルコントローラのメモリ
に保存し、プログラミング装置から指令された場合に、
この保存したメモリのデータを読み出しもとのラダー図
を復元する。

【００１９】プログラマブルコントローラの状態をモニ
タする場合には、ＣＰＵの働きによってＰＬＤから信号
を取り出し、また、タイマおよびカウンタ並びにそれら
に対応して設けられているコンパレータの内容を読み出
して行う。

【００２０】

【実施例】以下、図を参照して本発明の実施例について
説明する。図１は本発明の実施例のプログラマブルコン
トローラの構成を示すブロック図で、１０はプログラミ
ング装置、２０はプログラマブルコントローラを示して
いる。

【００２１】プログラミング装置１０は、図２に示すよ
うなラグー図を画面上で作成することができるようにさ
れてあり、作成されたラダー図は、そのラダー図のソー
スデータをニモニック形式（ニモニックをコード化した
バイナリ形式も含む。）のデータに変換し、その変換し
たデータをブール代数形式に変換し、これを図３に示す
ようなＰＬＤ２１の配置配線データ（ビットマップファ
イル）に変換し、この変換したＰＬＤ２１の配置配線デ
ータをＰＬＤ２１に転送し、その配置配線データをＰＬ
Ｄ２１に書き込む。（図１では、ＣＰＵ２３を介して転
送する場合を示しているが、ＰＬＤ２１に直接書き込む
ようにしても良い）。

【００２２】また、プログラミング装置１０は、ブール
代数表現形式からＰＬＤ２１の配置配線データに変換の
際、プログラムを小型化するために最適化による論理圧
縮を行った場合には、圧縮されたＰＬＤ２１の配置配線
データをＰＬＤ２１に転送すると共に、ラダー図のソー
スデータ（又はニモニック形式のデータ）をＣＰＵ２３
０に転送する。この場合、ラダー図のソースデータ（ま
たはニモニック形式のデータ）は、メモリ２４に格納さ
れる。ＰＬＤ２１の配置配線データはＰＬＤ２１に書き
込まれる。

【００２３】さらに、プログラミング装置１０は、ＰＬ
Ｄ２１からその配置配線データを読み出し、ＰＬＤ２１
の配置配線データをブール代数形式に変換し、変換され
たブール代数形式からニモニック形式のデータに変換
し、その変換したデータをラダー図のソースデータへと
逆変換してラダー図を復元することができる。ＰＬＤ２
１の配置配線データが圧縮されて転送されている場合に
は、ＣＰＵ２３からメモリ２４に格納されてあるラダー
図のソースデータまたはニモニック形式のデータの転送
を受け、このデータからもとのラダー図を復元すること
ができる。

【００２４】すなわち、プログラミング装置１０は、ラ
ダー図のソースデータからニモニック形式のデータへ、
ニモニック形式のデータをブール代数形式へ、ブール代
数形式からＰＬＤ２１の配置配線データへと変換する変
換手段およびＰＬＤ２１の配置配線データからブール代
数形式へ、ブール代数形式からニモニック形式のデータ
へ、ニモニック形式のデータからラダー図のソースデー
タへと変換する逆変換手段を備えている。

【００２５】プログラマブルコントローラ２０は、ＰＬ
Ｄ２１が用いられ、この実施例のＰＬＤ２１は、ＪＴＡ
Ｇによって提案され規格化されているバウンダリ・スキ
ャン回路が実装されて構成されていて、バウンダリ・ス
キャン回路のテスト・アクセス・ポート（ＴＡＰ）２２
を有している（図９も参照）。このＴＡＰ２２はバウン
ダリ・スキャン用信号線３０により中央処理装置（ＣＰ
Ｕ）２３と接続されている。

【００２６】通常バウンダリ・スキャンは、他の電子部
品を含める実装時の半不良等を検査する実装基板テスト
（ボード・テスト）のためのものであるが、この実施例
では、ＰＬＤ２１の内部を読み出し、この読み出した情
報をプログラミング装置１０に転送し、内部接点の状態
をモニタする場合などに用いられる。この場合、ＣＰＵ
２３はバウンダリ・スキャン用信号を出力し、ＰＬＤ２
１の内部を読み出し、読出した情報をプログラマ用通信
Ｉ／Ｆ回路２７を介してプログラミング装置１０に転送
する。

【００２７】また、ＣＰＵ２３に接続されているバスラ
イン２９にメモリ２４が接続されていて、ブール代数形
式からＰＬＤ２１の配置配線データに変換する際データ
が圧縮されている場合等に、前述したようにプログラミ
ング装置１０から転送されたラダー図のソースデータま
たはニモニック形式のデータをメモリ２４に格納するよ
うにされている。この格納は、ＰＬＤ２１の配置配線デ
ータが圧縮されているような場合に、格納されたソース
ファイルを読出し、逆変換を行ってプログラミング装置
１０の画面にユーザが作成したもとのラダー図を復元す
るためである。

【００２８】２５は、プログラマブルコントローラ２０
のカウンタ命令およびタイマ命令を実行させるために、
専用の固定のハードウェア回路により構成されている集
積回路、いわゆるゲートアレイであり、ＰＬＤ２１内部
のハードウェア（フリップフロップ）の消費を少なく
し、ＰＬＤ２１とゲートアレイ２５の２チップでプログ
ラマブルコントローラ２０のメイン制御部が構成されて
いる。

【００２９】ゲートアレイ２５は、この実施例では、１
０個の１６ビットのカウンタ２５１と、このカウンタ２
５１に対応して１０個の１６ビットのコンパレータ２５
３および１０個の１６ビットのタイマ２５２と、このタ
イマ２５２に対応して１０個の１６ビットのコンパレー
タ２５４が形成されていて、各コンパレータ２５３、２
５４は、カウンタ２５１、タイマ２５２の設定値がセッ
トされる。

【００３０】図４のラダー図および図５のタイムチャー
トは、タイマ命令の動作を説明するもので、タイマ命令
の入力がオンすると（００００オン）タイマ（Ｔ０）が
起動し、設定値で設定されている時間（図５では２００
ｍｓ）が経過すると、タイマ命令に対応する接点（Ｔ
０）がオンする。タイマ命令の入力がオフするとタイマ
（Ｔ０）はリセット状態になる。

【００３１】図６のラダー図および図７のタイムチャー
トは、カウンタ命令の動作を説明するもので、カウンタ
命令の入力がオンすると（００００オン）カウンタ（Ｃ
００００１）が起動し、設定値で設定されているカウン
ト数だけクロック入力をカウントすると（図７では５
個）が経過すると、カウント命令に対応する接点（Ｃ
０）がオンする。カウンタ命令の入力がオフするとカウ
ンタ（Ｃ００００１）はリセット状態になる。

【００３２】ＰＬＤ２１の出力３０００〜３００９は、
ゲートアレイ２５の１０個の各カウンタ２５１のＣＬＫ
（クロック）入力に接続されている。ＰＬＤ２１の出力
３０１０〜３０１９は、ゲートアレイ２５の１０個の各
カウンタ２５１のＲＥＳ（上バー）入力に接続されてい
る。１０個の各コンパレータ２５３は設定値を表し、そ
れぞれのカウンタ２５１の現在値とハードウェア的に常
に比較を行い、一致した時点で一致出力ＯＵＴをローか
らハイに変更する。

【００３３】一致出力ＯＵＴがハイになるとそれぞれの
カウンタ２５１のＣＬＫ入力のゲートは閉じるようにな
っているので、カウンタ２５１は現在値と設定値とが等
しくなった時点でＣＬＫのカウントを中止しその状態を
保持する。カウンタ２５１のＲＥＳ（上バー）入力がハ
イからローになると現在値はクリアされ、一致出力ＯＵ
Ｔもハイからローになるのでカウンタ２５１は初期状態
に戻る。各コンパレータ２５３の一致出力ＯＵＴはＰＬ
Ｄ２１の入力３０２０〜３０２９に接続されている。

【００３４】また、ゲートアレイ２５のカウンタ２５１
およびコンパレータ２５３はバスライン２９に接続され
ていて、カウンタ２５１の現在値、コンパレータ２５３
の設定値の読み出しおよび変更がＣＰＵ２３を介して行
われる。

【００３５】更に、１個のカウンタについて具体的に説
明すると、図６のカウンタを含むラダー図を、次のよう
にして図８に示す通常の接点命令だけのラダー図に変換
する（変換したものを括弧内に示す）。Ｃ０命令（ＯＵ
Ｔ３０１０）、カウンタのクロック入力０００１（ＬＤ
（０００１））（ＯＵＴ３０００）、ＬＤＣ０命令（Ｌ
Ｄ３０２０）と変換しておき、ＰＬＤ２１とゲートアレ
イ２５を接続すればプログラマブルコントローラ２０の
カウンタ命令の動作が実現できる。

【００３６】タイマ２５２は、外部クロック入力が内部
のクロック発振器３１からのクロック入力に変わるだけ
で、カウンタ２５３について説明したものと基本的に同
じでありここではその詳細な説明は省略する。

【００３７】次に動作中の接点のオン・オフ状態をモニ
タリングする場合について説明する。まず、カウンタ２
５１およびタイマ２５２のモニタついては、カウンタ２
５１、タイマ２５２およびそのコンパレータ２５３、２
５４はバスライン２９に接続されていて、カウンタ２５
１およびタイマ２５２の現在値、コンパレータ２５３、
２５４の設定値は、ＣＰＵ２１を介してプログラミング
装置１０から容易に行うことができる。

【００３８】ＰＬＤ２１内部の接点やＩ／Ｏ２８のモニ
タは、バウンダリ・スキャンを利用することによって行
う。図９にバウンダリ・スキャン回路を備えるＰＬＤ２
１の概略構成図を示す。ＰＬＤ２１の入力と内部のマク
ロセルの出力に対して全て、一連でバウンダリスキャン
レジスタ３４と呼ばれるシフトレジスタ（バウンダリス
キャンセル３３）を配置し、ノーマルモードにおいて前
記セルを通過する信号を定期的（ＳＡＭＰＬＥ命令に応
じて）に取り込む。

【００３９】そして取り込んだデータを何回かシフトし
て（ＴＣＫにクロックを与える）ＴＤＯから取り出しＣ
ＰＵ２３を介してプログラミング装置１０に転送する。
ＴＤＯから取り出したデータがＰＬＤ２１内の各接点の
データ（ＯＮ／ＯＦＦ状態）を表している。

【００４０】このようにノーマルモードでバウンダリス
キャンテストを行うことによりＰＬＤ２１の動作中にＰ
ＬＤ２１の動作に一切影響を与えることなく内部接点の
状態を読み出すことができる。図１０にそのラダーモニ
タの流れ図を示す。なお、図９において、３７はバイパ
スレジスタ、３５はインストラクションレジスタ、３６
はオプションレジスタをそれぞれ示している。

【００４１】以上のように構成すると、プログラマブル
コントローラの基本機能を全て、ＰＬＤを用いてハード
ウェアで作成することができる。

【００４２】なお、上記実施例では、ラダー図のソース
データからニモニック形式のデータへ、ニモニック形式
のデータをブール代数形式へ、ブール代数形式からＰＬ
Ｄの配置配線データへと変換する変換手段およびＰＬＤ
の配置配線データからブール代数形式へ、ブール代数形
式からニモニック形式のデータへ、ニモニック形式のデ
ータからラダー図のソースデータへと変換する逆変換手
段をプログラミング装置１０に備えているが、これらの
変換手段および逆変換手段の内の適宜の形式データへの
変換をプログラマブルコントローラで行うようにしても
良い。

【００４３】また、上記実施例では、ＰＬＤの内部を髄
時に読み出すために、その手段としてバウンダリスキャ
ン回路を用いているが、ＰＬＤの内部を髄時に読み出す
手段としてバウンダリスキャンのようにシリアルでＰＬ
Ｄの内部を読み出すことができる装置をＰＬＤの外部に
設けているもの、あるいはＰＬＤの全ピンをＣＰＵに並
列接続又はバス接続する回路構成にしてＰＬＤの内部を
随時読み出し得るものにしても良い。

【００４４】また、タイマ、カウンタ回路は、ゲートア
レイでなくても、ＰＬＤを使っても、標準ロジック回路
を組み合わせても、ＰＬＤにチップ入れしても良い。さ
らに、大規模のＰＬＤで１チップでハードウェア式のプ
ログラマブルコントローラを実現する場合にはＣＰＵお
よびゲートアレイの省略も可能である。

【００４５】

【発明の効果】以上詳述したように本発明によれば、プ
ログラマブルコントローラのシーケンス演算処理をＰＬ
Ｄを用いてハードウェア化することが可能になり、この
ハードウェア化によってサイクルタイムが略０ｍｓにな
り、高速で変化する入力信号でも取こぼしが生じなくな
り、応答時間も略０ｍｓとなるので高速でバラツキもな
くなる。

【００４６】また、ラダー図からＰＬＤの配置配線デー
タへと変換する変換手段を備えることにより、通常のラ
ダー図でプログラムを設計でき、プログラムの設計が慣
れた手法で容易に作成できる。

【００４７】さらに、ＰＬＤの配置配線データからラダ
ー図へと変換する逆変換手段を備えることにより、ＰＬ
Ｄからその配置配線データを読み出し、ラダー図を復元
することができ、また、ＰＬＤの配置配線データに変換
の際、プログラムを小型化するために最適化による論理
圧縮を行っていた場合でも、ラダー図のソースデータ又
はニモニック形式のデータをプログラマブルコントロー
ラのメモリに保持しておくことにより、逆変換時にその
メモリの内容を読み出し、もとのラダー図に復元するこ
とができ、回路状態の理解のしやすいものにすることが
できる。

【００４８】また、ゲートアレイに固定のタイマ回路お
よびカウンタ回路を作成し、ＰＬＤとゲートアレイの２
チップでプログラマブルコントローラのメイン制御部を
構成することにより、多くのタイマ命令およびカウンタ
命令に対して処理可能な低コストのプログラマブルコン
トローラを得ることができる。

【００４９】また、接点モニタはＰＬＤから信号を取り
出すことにより実現でき、タイマおよびカウンタの現在
値、設定値のアクセスはＣＰＵのバスラインに各タイマ
およびカウンタを直結することによって可能になり、こ
れによりＰＬＤを用いてもプログラマブルコントローラ
に必要なモニタを行うことができる。

【図面の簡単な説明】

【図１】本発明の実施例のプログラマブルコントローラ
のブロック図である。

【図２】説明のためのラダー図の例を示す図である。

【図３】配置配線データのビットマップファイルの例を
示す図である。

【図４】タイマ命令の動作を説明するためのラダー図で
ある。

【図５】図４のラダーのタイムチャート図である。

【図６】カウンタ命令の動作を説明するためのラダー図
である。

【図７】図６のラダーのタイムチャート図である。

【図８】図６のラダー図を接点命令だけに変更したラダ
ー図である。

【図９】バウンダリ・スキャン回路を備えるＰＬＤの概
略構成図である。

【図１０】ラダーモニタの流れ図である。

【図１１】従来のプログラマブルコントローラのブロッ
ク図である。

【図１２】図１１のプログラマブルコントローラの流れ
図である。

【符号の説明】

１０プログラミング装置２０プログラマブルコントローラ２１ＰＬＤ２２テスト・アクセス・ポート（ＴＡＰ）２３中央処理装置（ＣＰＵ）２４メモリ２５ゲートアレイ２５１カウンタ回路２５２タイマ回路２５３、２５４コンパレータ２９バスライン３０バウンダリスキャン用信号線３１クロック発振器３３セル３４バウンダリ・スキャンレジスタ

Claims

【特許請求の範囲】

【請求項１】プログラミング装置に接続され、ＰＬＤを
備えるプログラマブルコントローラにおいて、ラダー図
のソースデータをニモニック形式のデータへ、ニモニッ
ク形式のデータをブール代数形式へ、ブール代数形式を
ＰＬＤの配置配線データへと変換する変換手段を備え、
前記変換手段の内のいずれかの形式のデータが前記プロ
グラミング装置から転送されてなることを特徴とするプ
ログラマブルコントローラ。
【請求項２】プログラミング装置に接続され、ＰＬＤを
備えるプログラマブルコントローラにおいて、ＰＬＤの
配置配線データをブール代数形式へ、ブール代数形式を
ニモニック形式のデータへ、ニモニック形式のデータを
ラダー図のソースデータへと変換する逆変換手段とを備
え、前記逆変換手段の内のいずれかの形式のデータを前
記プログラミング装置の要求に応じて前記プログラミン
グ装置へへ転送することを特徴とするプログラマブルコ
ントローラ。
【請求項３】ＣＰＵとメモリとＰＬＤとを備えるプログ
ラマブルコントローラであって、前記プログラマブルコ
ントローラは前記メモリにラダー図のソースデータ及び
前記ラダー図のソースデータをニモニック形式に変換し
たデータのいずれかのデータを前記ＣＰＵを介して保存
するとともに、前記保存したデータを前記ＣＰＵを介し
て随時読み出し可能にしたことを特徴とするプログラマ
ブルコントローラ。
【請求項４】複数のカウンタとそれぞれに対応するコン
パレータ及び／又は複数のタイマとそれぞれに対応する
コンパレータによって形成されたゲートアレイをＰＬＤ
とＣＰＵに接続してなるプログラマプルコントローラで
あって、前記カウンタ、タイマ及びコンパレータの各々
の内容の書き込み、読み出しが前記ＣＰＵを介して任意
になし得ることを特徴とするプログラマプルコントロー
ラ。
【請求項５】ＰＬＤの内部を随時読み出す手段を有する
請求項４記載のプログラマブルコントローラ。