KR910004639B1

KR910004639B1 - 출력펄스 발생장치

Info

Publication number: KR910004639B1
Application number: KR1019880004990A
Authority: KR
Inventors: 마사요시 다찌바나
Original assignee: 가부시기가이샤 도시바; 아오이 죠이찌
Priority date: 1987-04-30
Filing date: 1988-04-30
Publication date: 1991-07-08
Also published as: JPS63271601A; JP2549656B2; US5021990A; DE3814622A1; DE3814622C2; KR880013320A

Abstract

내용 없음.

Description

출력펄스 발생장치

제 1 도-제 12 도는 본 발명의 일실시예에 관한 출력펄스 발생장치를 설명하기 위한 것으로서,

제 1 도는 전체구성을 나타낸 블록도.

제 2 도는 코맨드의 구조를 나타낸 도면.

제 3 도는 코맨드의 종류를 나타낸 도면.

제 4 도는 코맨드 기술의 일례를 나타낸 도면.

제 5 도는 코맨드메모리의 구성을 나타낸 블록도.

제 6 도는 시스템클록과 CPU의 코맨드메모리에 대한 액세스 타이밍과의 관계를 나타낸 타이밍도.

제 7 도는 시퀀스의 상세한 블록도.

제 8 도는 시퀀스의 동작을 나타낸 순서도.

제 9 도는 타이머카운터를 나타낸 블록도.

제 10 도는 시스템클록과 타이머클록과의 관계를 나타낸 타이밍도.

제 11 도는 출력메모리의 상세한 불록도.

제 12 도는 출력회로의 상세한 블록도.

제 13 도는 종래의 출력펄스 발생장치의 구성을 나타낸 블록도.

제 14 도는 출력펄스의 일례를 나타낸 도면.

제 15 도는 종래의 출력펄스 발생장치의 동작을 설명하기 위한 순서도.

제 16 도는 종래의 문제점을 설명하기 위한 도면.

*도면의 주요부분에 대한 부호의 설명

1 : 출력펄스 발생장치 2 : 버스

3 : CPU 4 : 코맨드메모리

5 : 시퀀스 6 : 타이머카운터

7 : 출력메모리 8 : 출력회로

본 발명은 중앙처리장치(CPU)로부터의 코맨드에 의거하여 임의의 출력펄스를 생성하여 출력하는 출력펄스 발생 장치에 관한 것이다.

CPU에서 송출되는 출력값의 데이타나 송출타이밍의 데이타에 의거하여 출력펄스를 생성하고, 출력하는 출력펄스 발생장치는 액츄에이터와의 조합에 의해 각종 기계의 제어에 사용되고 있다.

예컨대 자동차의 엔진제어에 관한 것으로서는 일본국 특공소 60-2510호에 개시된 기술이 알려져 있다.

이 장치를 제 13 도에 도시한다. CPU(도시생략)는 레지스터(101,102,103,104)에 각기 펄스의 상태변화의 시각 TA, TB, TC, TD를 설정하는 동시에, 레지스터(105,106,107,108)에 그때의 출력값 DA,DB,DC,DD를 설정한다. 기준시각을 발생하는 타이머카운터(109)가 나타내는 시각과 상기 레지스터(101,102,103,104)에 기억된 시각 TA-TD와는 전환기(110)에 의해 시분할로 전환되면서 비교기(111)에 의해 비교된다.

비교 결과는 전환기(112)로 시분할되어 출력된다. 시분할출력된 상기 비교 결과는 순차 D형 플립플롭(113,114,115,116)의 G단자에 주어진다. 이것에 의해 상기 비교 결과에 따라 상기 출력값 DA-DD가 래치되어 출력펄스 A, B, C, D가 생성된다.

이 장치를 사용하여 예를들면 제 14 도에 도시한 바와 같은 4계통의 출력펄스 A-D를 얻을 경우에는 CPU는 제 15 도에 나타낸 바와 같이 처리를 한다.

즉 CPU는 출력값 DA-DD 및 시각 TA-TD를 각 레지스터(101)-(108)에 설정한 다음, 비교기(111)의 일치 출력에 의해 인터럽트가 걸리기까지, 다른 처리를 하고, 상기 인터럽트가 걸리면 필요한 레지스터에 대한 다음의 설정을 한다. 도면중 ①-⑬은 각기 CPU에의 인터럽트에 의해 구획된 처리의 구획이다.

이와 같은 처리를 함으로써, CPU는 인터럽트가 걸리고 나서 시각 데이타 및 출력값 데이타의 재설정을 하기까지의 시간 이외는 다른 처리를 실행할 수 있다.

그러나, 이 장치에서는 상기와 같이 각 채널의 비교처리나 래치처리를 시분할에 의해 행하고 있으므로, 예를들면 제 16 도에 도시한 바와 같이 각 출력펄스의 송출타이밍의 설정시각이 동일해도, 실제로 그것이 출력되는 시각은 전환기(110,112)의 전환시간 ts만큼 차이가 생겨 시간정밀도의 저하를 초래하는 문제가 있었다.

또 이 장치에서는 CPU에의 어떤 인터럽트에서 다음 인터럽트까지의 사이에 하나의 시각에 대한 상태변화 밖에 규정할 수 없으므로, 주기적 펄스와 같은 어느정도 규칙적인 펄스에 대해서도 매회마다 그 상승 및 하강부분에 대한 기술이 필요해져 CPU의 부담이 증대되는데다, 출력펄스의 상태변화의 최저시간이 CPU의 클록에 의해 좌우되어, 펄스폭이 좁은 펄스나 고속펄스 등을 생성할 수 없다고 하는 문제가 있었다.

이와 같이, 종래의 출력펄스 발생장치에서는 복수의 채널에 대한 처리를 시분할로 하고 있었기 때문에, 출력펄스의 송출타이밍이 어긋나 시간정밀도의 저하를 초래하는 문제가 있었다. 또 어떤 인터럽트에서 다음의 인터럽트까지의 사이에 하나의 시각에 대한 상태변화밖에 규정할 수 없기 때문에, 규칙적인 펄스에 대해서도 하나하나 그 상승부분, 하강부분을 기술하지 않으면 안되어, CPU의 부담이 증가하는데다, CPU의 동작시간에 좌우되어, 펄스폭이 좁은 펄스나 고속펄스를 생성할 수 없는 문제가 있었다.

본 발명은 이러한 문제점을 해결하고자 해서 이루어진 것으로서, 시간 정밀도에 우수하고, CPU의 부담을 경감할 수 있으며, 또한 펄스폭이 좁은 펄스나 고속펄스를 용이하게 생성할 수 있는 출력펄스 발생장치를 제공하는 것을 목적으로 한다.

본 발명에서는 각 시각에 있어서의 출력값을 출력메모리에 기록하기 위한 코맨드를 코맨드메모리에 기억하고, 시퀀스에 의해 상기 코맨드메모리에 기억된 코맨드를 순차적으로 독출하고, 독출된 코맨드가 나타내는 시각과 기준시각(현재시각)과의 차가 상기 출력메모리의 용량에 의해 정해지는 시간보다 적을 경우에는 그 코맨드를 실행하여 출력메모리에 출력값을 기록하도록 하고 있다. 그리고, 출력 메모리에 기록된 각 시각에 있어서의 출력값은 상기 기준시각을 발생하는 타이머카운터에 동기하여 상기 기준시각으로 지정되는 어드레스에서 순차적으로 독출되어, 출력회로에 주어져 출력펄스가 생성되도록 되어 있다.

본 발명에 의하면 시퀀스의 독출코맨드가 나타낸 시각과 기준시각(현재시각)과의 차가 상기 출력메모리의 용량에 의해 정해지는 시간보다 적을 경우에는 출력펄스의 송출전에 출력메모리에의 출력값의 기록이 행해지므로, 복수의 채널의 출력값의 상태를 미리 기록해둘 수 있다. 그리고 출력메모리는 타이머카운터에 동기하여 각 기준시각에 대응하는 각 채널의 출력값을 출력하므로, 높은 시간 정밀도를 얻을 수 있다.

또한, 시퀀스에 의한 출력메모리에의 출력값의 기록과, 출력메모리로부터의 출력값의 독출이 동기하고 있지 않기 때문에, 하나의 코맨드와 하나의 상태변화가 반드시 일대일로 대응할 필요는 없다. 예를들면 규칙적인 주기펄스의 경우에는 하나의 코맨드로 복수시각의 복수의 상태변화를 지정할 수 있다. 따라서 본 발명에 의하면, CPU로부터의 코맨드기술의 회수를 줄일 수 있고, CPU의 부담을 경감시킬 수 있다.

또한 본 발명에 의하면 출력메모리에 출력값을 미리 기록해두고, 타이머카운터의 시각설정에 동기시켜 독출하기 때문에, 출력펄스의 상태변화의 최소시간은 타이머카운터의 클록에 의해 정해지며, CPU에의 인터럽트동작에 영향을 주지 않으므로 폭이 좁은 펄스나 고속펄스를 생성할 수 있다.

제 1 도 내지 제 12 도는 본 발명의 일실시예를 나타낸다.

제 1 도에 있어서, 출력펄스 발생회로(1)는 버스(2)를 통해 CPU(3)에 접속되어 있다.

출력펄스 발생회로(1)는 CPU에서 송출되는 출력펄스 생성용의 코맨드를 기억하는 코맨드메모리(4)와, 이 코맨드메모리(4)에 기억된 코맨드를 순차적으로 실행하는 시퀀스(5)와, 기준 시각을 발생하는 타이머카운터(6)와, 상기 시퀀스가 코맨드를 실행함으로써 기록한 각 시각에 있어서의 출력값을 기억하는 출력메모리(7)와, 이 출력메모리(7)에서 타이머카운터(6)에 동기해서 독출된 출력값에 의거하여 출력펄스를 생성하는 출력회로(8)로 구성되어 있다.

코맨드메모리(4)에 기억되는 각 코맨드는 제 2 도에 도시한 바와 같이, 2어(1어=2바이트), 계32비트에 의해 구성되어 있다. 각 코맨드는 하위에서 순서대로 INST부(2비트), CH#부 (2비트), MODE부(4비트), 시각T부(24비트)를 나타낸다. 또한 T부는 8비트마다 T0부(최하위 바이트), T1부 및 T2부(최상위 바이트)로 나누어진다. INST부는 각 코맨드의 식별을 위한 코드이며, CH#부는 4개의 채널(출력단자)중의 하나를 특정하는 코드이다. 또 채널에 관계하지 않는 코맨드의 경우에는 INST부와 CH#부로 코맨드 코드를 기술하는 일이 있다. MODE부는 지정된 채널의 출력값등, 출력상태를 나타내는 코드이다. 또 T부는 출력에 변화를 일으키는 시각을 지정하는 코드이다.

코맨드는 예를 들어 제 3 도에 도시한 바와 같이 7종류가 준비되어 있다. 이하 각 코맨드의 기능을 설명한다.

(a) NOP 코맨드

INST부=00, CH#부=00의 경우에는 NOP 코맨드이다. 이 코맨드는 아무런 변화를 이릉키지 않는 코맨드이며, 코맨드메모리(4)의 빈 영역을 메우는데 사용된다. 이 코맨드에서는 MODE부, T부는 무시된다.

(b) TRANS 코맨드

INST부=01의 경우에는 TRANS 코맨드이다. 이 코맨드는 CH#로 지정된 채널에 대해, T부에서 지정된 시각에 MODE로 지정된 상태변화를 일으키는 코맨드이다. 이 코맨드가 실행되면 시퀀스(5)에 의해, INST부 및 CH#부가 모두 00로 다시 기록되어 NOP 코맨드로 된다.

(c) TRANS.ALL 코맨드

INST부=00, CH#부=01일 경우에는 TRANS.ALL 코맨드이다. 이 코맨드는 모든 채널에 대해 T부에서 지정된 시각에 MODE로 지정된 상태 변화를 일으키는 코맨드이다. 이 코맨드가 실행되면 시퀀스(5)에 의해 INST부 및 CH#부가 모두 00로 다시 기록되어 NOP 코맨드로 된다.

(d) TRANSADD 코맨드

INST부=00일 경우는 TRANSADD 코맨드이다. 이 코맨드는 CH#부에서 지정되는 채널에 대해 T부에서 지정되는 시각에 MODE부에서 지정되는 상태변화를 일으켜, 다시 후술하는 시간간격을 유지하는 레지스터중 지정된 레지스터에 유지된 시간간격을 상기 T부에서 지정되는 시각에 가산하여, 그 가산결과를 새로운 설정시각으로 하여 T부를 다시 기록하는 코맨드이다. 이 코맨드에 의하면, 동일한 변화를 반복해서 일으킬 수 있기 때문에, 주기펄스의 기술에 적합하다.

(e) TRANSADD.ALL 코맨드

INST부=00, CH#부=10일 경우는 TRANSADD.ALL 코맨드이다. 이 코맨드는 모든 채널에 대해, T부에서 지정되는 시각에 MODE부에서 지정되는 상태변화를 일으키고, 다시 후술하는 시간간격을 유지하는 레지스터중 지정된 레지스터에 유지된 시간간격을 상기 T부에서 지정되는 시각에 가산하여, 그 가산결과를 새로운 설정시각으로서 T부를 다시 기록하는 코맨드이다. 이 코맨드도 상기 TRANSADD 코맨드와 같이 동일한 변화를 반복해서 일으킬 수 있기 때문에 주기펄스의 기술에 적합하다.

(f) LOADITV 코맨드

INST부=11일 경우에는 LOADITV 코맨드이다. 이 코맨드는 시퀀스(5)의 내부의 레지스터에, T부에 설정된 주기 펄스의 발생시에 필요한 시간간격을 기록하는 코맨드이다. 시간간격을 유지하는 레지스터는 16가지가 설치되어 있으며, 이들 16가지중의 하나의 레지스터가 MODE부에 의해 지정된다. 이 코맨드에서는 CH#부의 기재는 무시된다.

(g) SELITV 코맨드

INST부=00, CH#부=11일 경우에는 SELITV 코맨드이다. 이 코맨드는 주기펄스의 발생시에 필요한 16가지의 시간간격을 유지하는 레지스터중에서 MODE부에서 지정되는 하나의 레지스터를 선택하는 코맨드이다. 이 코맨드에서는 T부의 기재는 무시된다.

이상의 각 코맨드를 사용하여 출력펄스의 형태를 기술한 예를 제 4 도에 나타낸다. 이것은 상술한 제 14 도의 펄스를 얻기 위한 기술이다.

①의 기술은 A, B, C, D의 4채널에 시각 0에서 출력값 0을 출력하기 위한 기술이다.

②의 기술은 채널 A의 시각 4에서 출력값 1을, 시각 12에서 출력값 0을 부여하기 위한 기술이다.

③의 기술은 채널 B에 시각 12에서 출력값 1을 부여하는 기술이다.

④의 기술은 채널 C에, 시각 4에서 출력값 1을 부여하고, 시각 9에서 출력값을 반전시키고, 시각 11에서 출력값을 다시 반전시켜 시각 14에서 출력값 0을 부여하는 기술이다.

⑤의 기술은 R0에서 지정되는 레지스터에 주기펄스의 시간간격 6을 설정하고, D채널에 시각 1에서 출력값 1을 부여하는 동시에, 상기 시간간격 6을 시각 1에 가산하여 그 가산결과 7을 새로운 시각으로서 다시 기록하여 시각 3에서 출력값 0을 부여하는 동시에 상기 시간간격 6을 시각 3에 가산하여 그 가산결과를 9를 새로운 시각으로서 다시 기록하는 기술이다.

⑥의 기술은 코맨드메모리(4)의 잉여영역에 무변화코맨드를 묻기 위한 기술이다.

이상의 코맨드에 의해, 제 14 도의 펄스를 지정할 수 있다.

이와 같은 코맨드를 기억하는 코맨드메모리(4)는 구체적으로는 제 5 도에 도시한 바와 같이 구성되어 있다.

16비트×32어의 용량을 갖는 RAM(21)은 16항의 코맨드를 기억할 수 있다. 조정회로(22)는 상기 RAM(21)에의 액세스가 CPU(3)와 시퀀스(5)의 쌍방에서 행해지기 때문에, 양자의 사용요구를 조정한다. 스위치(23)은 조정회로(22)의 출력에 따라 RAM(21)에 대한 CPU(3)로부터의 어드레스와 시퀀스(5)로부터의 어드레스를 전환한다. 16비트의 래치회로(24)는 RAM(21)에서 독출된 16비트의 데이타(코맨드)를 CPU(3)에 출력하기까지의 동안 래치한다. 스위치(25)는 CPU(3)로부터의 데이타 및 시퀀스(5)로부터의 데이타를 전환하기 위한 것이다.

이 실시예에서는 시퀀스(5)가 코맨드메모리(4)를 판독,기입하는데 필요한 시간을 시퀀스(5)의 동작을 규정하는 시스템클록 SCK의 시간간격과 같이 설정하고 있다. 한편, CPU(3)가 코맨드메모리(4)를 판독,기입하는데 필요한 시간은 상기 시스템클록 SCK의 3배로 설정하고 있다.

또 CPU(3)가 코맨드메모리(4)를 판독,기입할 경우에는 제 6 도에 도시한 바와 같이 최초의 1클록째에서는

신호가 유효하지 않기 때문에, 번지가 불확정적이다. 또한 시퀀스(5)가 2클록을 연속해서 RAM(21)을 사용하는 일은 없는 것으로 상정하고 있다.

이 상정에 의거하여, 조정회로(22)에서는 다음과 같은 조정을 하도록 하고 있다.

조정은 시퀀스(5)로부터의 요구가 CPU(3)로부터의 요구에 우선하도록 행해진다. 제 6 도의 ①의 기간에서는 CPU(3)로부터의 요구의 번지가 확정되어 있지 않기 때문에 시퀀스(5)만이 RAM(21)을 사용할 수 있다.

② 및 ③의 기간에서는 CPU(3) 및 시퀀스(5)의 쌍방이 RAM(21)을 사용할 수 있다. 여기서, ②의 부분에서 시퀀스(5)가 사용요구를 내지 않았을 경우에는 CPU(3)는 이 구간을 사용할 수 있게 되고, 독출의 경우에는 ④에서 값을 얻을 수 있게 된다. 또 ③의 부분에서 시퀀스(2)가 사용요구를 내지 않았을 경우에는 CPU(3)는 이 기간을 사용할 수 있고, ⑤에서 값을 얻을 수 있다. 따라서, CPU(3)는 ③ 또는 ⑤의 어느 한쪽의 기간에서 값을 얻을 수 있게 된다. 이 때문에 RAM(21)의 CPU(3)측의 단자에 독출한 데이타를 보존하기 위해 래치(24)가 필요해진다.

또 시퀀스(5)는 연속해서 RAM(21)을 요구하는 일이 없기 때문에 시퀀스(5)가 ① 또는 ③의 기간을 사용했을 경우에는 CPU(3)는 ②의 기간을 사용할 수 있고, 또 시퀀스(5)가 ②의 기간을 사용했을 경우에는 CPU(3)는 ① 또는 ③의 기간을 사용할 수 있다.

단, CPU(3)가 요구한 번지와 시퀀스(5)가 요구한 번지가 같을 때에는 실행하고 있는 코맨드의 번지와 CPU(3)가 요구한 번지가 같다는 것을 나타내고 있기 때문에, 시퀀스(5)에 의한 실행에 혼란을 생기기 하지 않기 때문에, 및 CPU(3)가 불완전한 값을 독출하지 않도록 하기 위해, CPU(3)는 시퀀스(5)가 당해 코맨드의 실행을 종료하기까지 RAM(21)에의 요구대기상태로 된다.

이상과 같은 조정을 함으로써, CPU(3)와 시퀀스(5)로부터의 사용요구에 대한 대기시간을 필요최소한으로 억제할 수 있다.

다음에, 시퀀스(5)에 대해 설명한다.

시퀀스(5)는 구체적으로는 제7도에 도시한 바와 같이, 8비트의 가감산기(31)와, 코맨드메모리(4)의 어드레스를 부여하는 프로그램카운터(PC)(32)와, 각종 레지스터(RG)(33) 내지 (49)와, 이들을 제어하는 콘트롤러(CTL)로 구성되어 있다.

코맨드메모리(4)에 대한 어드레스를 생성하는 프로그램카운터(32)는 4비트의 카운터에 의해 구성된다. 코맨드메모리(4)는 32어분의 용량을 갖기 때문에 어드레스 지정에는 5비트가 필요하다. 따라서, 최하위비트는 콘트롤러(50)로부터의 PCO 신호를 사용하고 있다. 프로그램카운터(32)의 증가는 콘트롤러(50)로부터의 INC 신호에 의해 행해지며, 리세트는 RESET 신호에 의해 행해진다.

코맨드메모리(4)로부터의 코맨드는 16비트의 데이터버스를 통해 입력되고 있다. 데이타버스는 시퀀스(5)의 내부에서는 8비트씩의 처리를 하기 위해 상위 바이트 버스(HBYTE)(51)와, 하위 바이트 버스(LBYTE)(52)로 분리되어 있다.

하위 바이트 버스(52)를 통해 입력된 코맨드의 1바이트째, 즉 INST부, CH#부, MODE부는, 8비트의 IR 레지스터(33)에 격납된다. IR 레지스터(33)에 격납된 INST부 및 CH#부는 콘트롤러(50)에 주어지고 있다. 따라서, 콘트롤러(50)는 주어진 INST부 및 CH#부에서 코맨드의 의미를 해독하여 필요한 제어를 한다. 또, 이 IR 레지스터(33)는 INST부 및 CH#부를 00으로 다시 기록하고, 코맨드메모리(4)에 기록수정을 할 수 있도록 되어 있다.

또, 상위 바이트 버스(51)를 통해 입력된 코맨드의 T부의 최하위 바이트 T0 및 최상위 바이트 T2는 T0 레지스터(34) 및 T2 레지스터(35)에 각기 격납되며, 중간 바이트 T1은 T1 레지스터(35)에 격납된다. 이들 레지스터(34) 내지 (36)의 출력은 AL 버스(54)를 통해 가감산기(31)의 한쪽의 입력에 8비트씩 주어진다. 한편. 타이머카운터(6)에서 출력되는 24비트의 기준 시각(TCO) 데이타는 8비트씩, GTO 레지스터(38), GT1 레지스터(39) 및 GT2 레지스터(40)에 각기 격납된다. 이들 레지스터 (38),(40)에 각기 격납된다. 이들 레지스터(38),(40)은 코맨드실행중에 타이머카운터(6)의 출력이 변화하면 혼란이 생기기 때문에 각 코맨드의 실행시초에 타이머카운터(6)의 값을 유지해 두는 것이다. 그리고, 이들 레지스터(38)-(40)의 출력은 AH 버스(53)를 통해 가감산기(31)의 다른쪽 입력에 8비트씩 주어진다. 또, 가감산기(31)의 상기 다른쪽 입력에는 상기 AH버스(53)를 통해, ITV0 레지스터(41), ITV1 레지스터(42) 및 ITV2 레지스터(43)로부터의 출력이 8비트씩 주어지는 일도 있다. 이들 레지스터 (41)내지 (43)은 코맨드메모리(4)에서 버스(51),(52)를 통해 입력된 주기펄스의 시간간격 데이타를 격납하는 레지스터이며, 각각의 레지스터(41) 내지 (43)이 16가지 구비되어 있다. IR 레지스터(33)에 격납된 4비트의 MODE부는 4비트의 ITVR 레지스터(37)에 격납된다. 그리고, 이 레지스터(37)에 격납된 MODE에 의해 각 16가지가 설치된 상기 레지스터(41) 내지 (43)의 하나가 선택된다.

가감산기(31)은 (AL 버스(53)상의 출력+AH 버스(54)상의 출력) 또는 (AL 버스(53)상의 출력-AH 버스(54)상의 출력)의 계산을 한다. 8비트의 가감산기(31)에 의해 24비트의 가감산을 하기 위해 가감산기(31)에는 감산용의 캐리플랙 CYO 와 가산용의 캐리플랙CY1과, 가감산결과의 하위 5비트가 0일 경우에 세트되는 LZ 플랙과, 가감산결과의 상위 3비트가 0일 경우에 세트되는 UZ 플랙을 격납하는 4비트의 플랙레지스터(44)가 부가되어 있다. 이 플랙레지스터(44)에 격납된 각 플랙은, 콘트롤러(50)에 주어지고 있다.

가감산기(31)로부터의 연산결과는 8비트의 TMP0 레지스터(45) 및 TMP1 레지스터(46)에 격납된다. 이들 TMP0 레지스터(45)의 출력은 상위바이트버스(51)에 출력되며, TMP1 레지스터(46)의 출력은 하위바이트버스(52)에 출력되고 있다.

콘트롤러(50)은 시퀀스 (5)의 내부의 제어를 관장하는 것으로서, 예를 들면 PLA(프로그램 가능한 논리 배열: Programable Logic Array)로 구성되어 있다. 이 콘트롤러(50)는 이것에 부수하는 5비트의 레지스터(48,49)를 통한 피드백경로를 갖게 하는 것으로 PLA에 의한 순서회로를 실현하고 있다. 이 콘트롤러(50)에는 상술한 IR 레지스터(33)로부터의 INST 신호 및 CH# 신호, 플랙레지스터(44)로부터의 각종 플랙외에, 타이머카운터(6)로부터의 시각경신신호 TINC가 입력되어 있다. 또 이 콘트롤러(50)에서 코맨드메모리(4)에 대해서는 어드레스를 결정하는 INC 신호, 리셋신호 및 PCO 신호, RAM(21)에 대한 액세스 요구를 나타내는 MREQ 신호, RAM(21)에의 판독/기입을 지시하는 RD/WR 신호, 코맨드의 실행종료를 나타내는 ENDCMD 신호가 출력되며, 콘트롤러(50)에서 출력메모리(7)에 대해서는 지정된 채널에 대한 기록지령인 WR신호, 모든 채널에 동일한 값을 기록하는 것을 지시하는 신호이며, RALL 레지스터(47)에 세트된 WRA 신호, 지령으로 되는 WRA신호, 전채널에 0을 기록할 것을 지시하는 WRO 신호가 출력되고 있다.

이밖에 상위 바이트 버스(51)에 접속된 T0 레지스터의 하위 5비트는 출력메모리(7)의 어드레스를 지정하는 ADRS 신호로서 출력메모리(7)에 출력되고 있다. 또, IR 레지스터(33)에 격납된 코맨드의 최하위바이트중, CH#부와 MODE부가 출력메모리(7)에 각기 채널 지정 신호 및 기록 데이타로서 주어지고 있다.

이와 같이 구성된 시퀀스(5)의 동작의 흐름을 제 8 도에 도시한다.

제 8a 도의 흐름은 코맨드메모리(4)에서 코맨드의 제1어를 기록하고, INST부에 의해 코맨드의 종류를 인식하여 각각의 코맨드의 실행부분을 분기하는 부분이다.

먼저, 코맨드메모리(4)의 어드레스를 지정하기 위해, 콘트롤러(50)에서 출력되는 PCO 신호를 0으로 하고, 코맨드의 제1어를 IR 레지스터(33) 및 T0 레지스터(34)에 각기 기록하여 RALL 레지스터(47)를 리셋한다. 이와 동시에 타이머카운터(6)의 출력값(기준시각)을 GT0 레지스터(38), GT1 레지스터(39) 및 GT2 레지스터(40)에 기록한다(스텝①).

다음에, IR 레지스터(33)의 INST부와 CH#부의 값을 판단하여 각 코맨드의 실행부분으로 분기한다(스텝②).

INST부가 00일 경우에는 CH#부가 00, 11, 10, 01인지의 여부에 의해 코맨드가 각기 NOP 코맨드, SELITV 코맨드, TRANSADD.ALL 코맨드, TRANS.ALL 코맨드로 판단된다.

NOP 코맨드이면, 프로그램카운터(32)를 보진한다. 이것에 의해 어드레스는 1어를 건너서 갱신되며, 코맨드의 실행은 종료한다. SELITV 코맨드이면 MODE부를 ITVR 레지스터(37)에 세트하고, 프로그램카운터(32)를 보진하여, 코맨드를 종료한다. TRANSADD.ALL 코맨드 및 TRANS.ALL코맨드이면, RALL 레지스터(47)를 1로 세트한 다음 각기 후술하는 TRANS 코맨드 및 TRANSADD 코맨드와 같은 처리를 실행한다. INST부가 01일 경우는 TRANS 코맨드, 같은 10일 경우는 TRANSADD 코맨드, 그 이외 (11)의 경우는 LOADITV 코맨드를 각기 실행한다.

TRANS 코맨드의 경우는 GTO 레지스터(38), GT1 레지스터(39) 및 GT2 레지스터(40)에 격납된 타이머카운터(6)의 기준시각과, T0 레지스터(34), T1 레지스터(35) 및 T2 레지스터(36)에 격납된 코맨드내의 설정 시각과의 차가 출력메모리(7)의 각 채널의 어수인 32미만일 경우에, 출력메모리(7)에 데이타를 기록하는 처리를 한다. 8비트의 가감산기(31)에서 24비트의 처리를 하기 위해 하위 바이트에서 1바이트씩 3회로 나누어서 연산을 한다(제 8a 도 ②, 동 도면 제 8b 도 ①-③). 그 때 UZ 플랙 또는 LZ 플랙의 값을 1바이트의 연산시마다 확인하고, 이들 플랙에서 양자의 차가 32이상인 것이 명백할 경우에는 프로그램카운터(32)를 보진하여 코맨드의 실행을 종료한다(제 8b 도 ⑤). 기준 시각의 내용과 코맨드 내의 설정시각과의 차가 32 미만인 것이 확인되었을 경우에는 코맨드의 선두어로 되돌리기 위해 PCO 신호를 0으로 리셋트하고, INST부, CH#부를 NOP 코맨드가 되도록 00으로 다시 기록하여, TO 레지스터(34)의 내용과 IR 레지스터(33)의 내용을 NOP 코맨드의 제1어로서 다시 기록한다. 그와 동시에 IR 레지스터(33)의 CH#부, MODE부, T0 레지스터(34)의 하위 5비트 및 RALL 레지스터(47)의 내용을 출력메모리(7)에 출력한다. 그리고, 프로그램카운터(32)를 보진해서 코맨드의 실행을 종료한다(동 ④,⑤).

TRANSADD 코맨드의 경우도, 상기 TRANS 코맨드와 같이, 연산코맨드 내의 설정시각에서 타이머카운터(6)의 기준시각을 감산한 값이 32 이상인 것이, 1바이트 마다의 연산시의 UZ 플랙 및 플랙의 값을 참조하여 명백해졌을 경우에는 프로그램카운터(32)를 보진하여 코맨드의 실행을 종료한다(제 8a 도 ②, 동도면 제 8c 도 ①-④,⑦). 그리고, 여기서는 T0-GT0의 연산후의 UZ 플랙을 확인하는 ①스텝에 있어서, T0 레지스터(34)의 내용과 ITV0 레지스터(41)의 내용을 가산하여 그 결과를 TMPO 레지스터(45)에 기록하는 처리로 행해진다.

양시각의 차가 32미만일 경우에는 코맨드의 선두어에 되돌리기 위해 PCO 신호를 0으로 리세트하고, IR 레지스터(33)의 내용과 상기 TMPO 레지스터(45)의 내용을 코맨드의 제1어로서 다시 기록한다. 이것에 의해, T0부가 새로운 값으로 갱신된다. 다음에 T1 레지스터(35)의 내용과 ITV1 레지스터(42)의 내용과 CY1 플랙을 가산하여 TMP1 레지스터(46)에 그 결과를 격납하고, 그와 동시에 IR 레지스터(33)의 CH#부, MODE부, TR('0') 레지스터(34)의 하위 5비트 및 RALL 레지스터(47)의 내용을 출력메모리(7)에 출력한다(④). 또한 T2 레지스터 (36)의 내용과 ITV2 레지스터(43)의 내용과 CY1 플랙을 가산하여 TMPO 레지스터(45)에 그 결과를 격납하고(⑤), PCO 신호를 1로 세트하여, TMPO 레지스터(45), TMP1 레지스터(46)의 내용을 코맨드 제2어의 T2부, T1부에 각기 다시 기록한다(⑥). 그리고, 프로그램카운터(32)를 보진하여 코맨드의 실행을 종료한다(⑦).

LOADITV 코맨드의 경우에는 제 8a 도에 도시한 바와 같이, IR 레지스터(33)에 격납되어 있는 코맨드의 MODE부와 T0 레지스터(34)에 격납되어 있는 T0부를, 각기 ITVR 레지스터(37) 및 PCO 레지스터(41)에 격납한다(동 도면 ②). 그리고, 제 8d 도에 도시한 바와 같이, ITV1 신호를 1이 세트하고, 코맨드의 T1부 및 T2부의 내용을 ITV1 레지스터(42) 및 ITV2 레지스터(43)에 기록한다(동 도면 ①), 그리고, 프로그램카운터(32)를 보진하여 코맨드의 실행을 종료한다(동 도면 ②).

그리고 이상의 각 흐름에 있어서, 동일한 둥근 수자로 표시되는 처리는 시스템 클록 SCK1 클록의 기간에 행해지는 처리를 나타낸다. 따라서, 가장 처리시간이 긴 TRANSADD 코맨드는 그 실행에 최대 9클록을 필요로 한다. 그래서, 코맨드메모리(4)에 16항의 TRANSADD 코맨드가 기술되었을 경우를 생각하면, 그들 모든 코맨드를 실행하는데 최대 144클록을 요하게 한다. 한편, 타이머카운터(6)가 경신된 것을 나타내는 TINC 신호가 입력되었을 경우에는 시퀀스(5)는 2클록의 기간동안 실행을 정지한다. 이 동안에 출력메모리(7)는 기준시각에 대응하는 번지의 값을 출력회로에 보내는 처리를 한다.

제 9 도는 타이머카운터(6)를 도시한 것이다. 타이머카운터(6)는 24비트길이이며, 소정의 시간간격으로 발생하는 타이머클록 TCK에 의해 경신되고, 시퀀스(5) 및 출력메모리(7)에 24비트의 기준시각데이타 TCO와 시간경신중임을 나타내는 TINC 신호를 출력한다.

이 실시예에서는 제 10 도에 도시한 바와 같이 타이머클록 TCK과 시스템클록 SCK의 주기의 비율이 1 : 6으로 설정되어 있다. 따라서 출력메모리(7)의 값이 모두 출력회로(8)에 보내지는데는 32어×6=192SCK 만큼 필요해진다.

한편 시퀀스(5)의 동작은 상술한 바와 같이, 최대에서도 144SCK이고, 이 사이에 144÷6=24회만 타이머카운터(6)가 경신되므로 24×2=48SCK분의 휴지가 유입된다.

따라서, 코맨드메모리(4)내의 모든 코맨드를 실행하는 데는 최대라도 192SCK기간을 예상해 두면 된다. 이것은 상술한 출력메모리(7)의 데이타 독출기간 192SCK를 만족하고 있다.

제 11 도는 출력메모리(7)의 상세한 구성을 나타낸 도면이다.

RAM(61)은 16비트×32어분의 용량을 구비하고 있다. 이 RAM(61)은 16비트의 데이타를 MODE 데이타에 대응하는 4비트씩 4채널로 분할하고 있으며, 독출동작은 16비트를 일괄해서 행하지만 기록 동작은 각 채널어에 독립해서 할 수도 있게끔 되어 있다.

이 RAM(61)의 어드레스입력(ADDRESS)에는 시퀀스(5)로부터의 5비트의 ADRS 신호 및 타이머카운터(6)로부터의 TCO 신호의 하위 5비트의 어느 한쪽이 셀렉터(62)에 의해 선택되어 주어지고 있다. RAM(61)의 데이타 입력(D10 내지 D13)에는 각 채널마다에 설치된 4비트의 셀렉터(63) 내지 (66)의 출력이 주어지고 있다.

셀렉터(63) 내지 (66)은 한쪽의 입력에 0 데이터를, 다른쪽 입력에 시퀀스(5)에서 출력되는 4비트의 MODE코드를 도입하고, 시퀀스(5)로부터의 올클리어를 지정하는 WRO 신호의 값에 의해 어느 한쪽이 선택적으로 출력되는 것으로 되어 있다.

데코더(67)는 시퀀스(5)에서 출력되는 CH# 코드를 데코드하고, 시퀀스(5)에서 출력되는 WR 신호에 동기하여, 대응하는 채널의 출력을 1레벨로 한다. 이 데코더(67)의 각 채널의 출력은 4개의 OR 회로(68,69,70,71)의 각 한쪽의 입력에 주어지고 있다. 이 OR 회로(68) 내지 (71)의 각기 다른쪽 입력에는 OR 회로 (72)의 출력이 입력되어 있다. 이 OR 회로(72)는 시퀀스(5)에서 출력되는 WRA 신호와 WRO 신호의 어느 한쪽이 1로 되면, 전채널에 대한 기록을 하기 위해, OR 회로(68)-(71)의 모든 출력을 1로 하기 위한 회로이다. 이들 OR 회로(68)-(71)의 출력은 데이타의 기록신호(WR0-WR3)로서 RAM(61)에 주어지고 있다.

또한 RAM(61)의 독출신호에는 타이머카운터(6)의 경신과 동기시키기 위해, 타이머카운터(6)로부터의 TINC 신호가 주어지고 있다.

이와 같은 구성이면, RAM(61)에 대해 데이타를 기록할때에는 어드레스로서 시퀀스(5)로부터의 ADRS 신호(T0 레지스터 34의 하위 5비트)가 주어진다. 그리고, TRANS 코맨드 및 TRANSADD 코맨드 실행시에는 WRA 신호 및 WRO 신호가 무효로 되어, CH# 코드로 지정된 채널에 대해서만 MODE 코드가 기록된다. 한편, TRANS.ALL 코맨드 및 TRANSADD.ALL 코맨드의 실행시에는 WRA 신호가 유효하고, 전체 채널에 대해 동일한 MODE 코드가 기록된다. 시퀀스(5)로부터의 기록은 TRANS, TRANS.ALL, TRANSADD 및 TRANSADD.ALL 코맨드 실행중에 이 코맨드로 지정되는 시각과 타이머카운터(6)의 기준시각과의 차가 32미만으로 되었을 경우에 행해진다.

한편, RAM(61)의 독출시에는 타이머카운터(6)로부터의 TCO 신호의 하위 5비타가 어드레스로서 주어진다. 독출 타이밍은 타이머카운터(6)의 경신신호 RINC로 결정된다. 독출시에는 전채널이 동시에 독출되므로, 채널간의 시각의 상이는 생기지 않는다.

데이타가 독출되면, WRO 신호가 유효하게 된다. 이 때문에 셀렉터(63) 내지 (66)을 0을 선택하고, OR 회로(68) 내지 (72)를 통해 RAM(61)의 전채널에 대해 동시에 기록신호 WR0-WR3가 주어지므로, 전채널에 대해 0이 기록된다. 이것에 의해 타이머카운터(6)가 32회 경신된 다음에 다시 같은 데이타를 독출하는 것을 방지할 수 있다.

제 12 도는 출력회로(8)을 상세히 나타낸 도면이다. 그리고 이 회로는 특히 1채널분의 회로를 나타낸 것으로서, 이 회로가 4채널분 모여서 출력회로(8)가 구성된다.

RAM(61)에서 독출된 n채널의 4비트의 데이타(MODE 코드) D0n0, D0n1, D0n2, D0n3중, 하위 2비트의 데이타 D0n0, D0n1은 JK 플립플롭(81)의 J 단자 및 K 단자에 각기 입력되어 있다. JK 플립플롭(81)의 Q출력은 출력단자(81)의 제 1의 단자 P0n0에 출력되고 있다.

또 데이타 D0n2는 상기 출력단자(82)의 제 2의 단자 P0n1에 출력되고 있다. 또한, 데이터의 최상위 비트는 인터럽트신호 INTRn로서 CPU(3)에 출력되고 있다.

이와 같은 구성을 취하면, 코맨드의 MODE부의 기술에 의해 다음과 같이 출력이 변화한다.

이와 같이 MODE부의 기술에 의해, 출력펄스의 여러가지 출력형태를 설정할 수 있다.

이상 기술한 바와 같이, 본 발명에 의하면 복수의 채널에 대해 동일한 타이밍으로 출력펄스를 출력시킬 수 있기 때문에, 고정밀도의 시간설정을 할 수 있다. 또 폭이 좁은 펄스나 고속펄스의 발생이 가능하며, 주기적인 펄스생성시의 CPU의 부담을 대폭 경감시킬 수 있는 효과를 거둔다.

Claims

각 시각에 있어서의 출력값을 기억하는 출력메모리와, 소정의 클록신호를 계수하여 기준시각을 출력하는 타이머카운터와, 이 타이머카운터에서 출력되는 기준시각에 동기하여 상기 출력메모리의 상기 기준시각에 대응한 어드레스에서 상기 출력값을 순차적으로 독출하는 수단과, 상기 출력메모리에서 순차적으로 독출된 출력값에 의거하여 출력펄스를 생성해서 출력하는 출력회로와, 상기 각 시각에 있어서의 출력값을 상기 출력 메모리에 기록하기 위한 코맨드를 기억하는 코맨드메모리와 이 코맨드메모리에 기억된 코맨드를 순차적으로 독출하여, 독출된 코맨드가 나타내는 시각과 상기 타이머카운터에서 표시되는 기준시각과의 차이가 상기 출력 메모리의 용량에 의해 정해지는 시간보다도 적을 경우에는 이 코맨드를 실행하여 상기 출력메모리에 출력값을 기록하는 시퀀스를 구비한 것을 특징으로 하는 출력펄스 발생장치.
제 1 항에 있어서, 상기 시퀀스는 상기 출력메모리의 이미 독출된 영역에 공지를 기록하는 것을 특징으로 하는 출력펄스 발생장치.
제 1 항에 있어서, 상기 코맨드메모리에 기억되는 코맨드로서 주기성의 출력펄스의 펄스주기를 특정하는 시간간격과, 펄스의 송출시각을 지정하는 코맨드를 구비하며, 상기 시퀀스는 상기 코맨드의 실행후에 상기 펄스의 송출시각에 상기 시간간격을 가산하여, 이 가산 결과를 상기 코맨드의 새로운 송출시각으로서 다시 기록하는 것을 특징으로 하는 출력펄스 발생장치.
제 3 항에 있어서, 상기 시퀀스는 상기 시간간격을 기억하는 복수의 레지스터를 구비하며, 상기 코맨드메모리에 기억되는 코맨드로서 상기 복수의 레지스터에 각기 별개로 시간간격을 설정하는 코맨드와, 상기 복수의 레지스터에 각기 기억된 시간간격에서 하나의 시간간격을 선택하는 코맨드를 구비한 것을 특징으로 하는 출력펄스 발생회로.
제 1 항에 있어서, 상기 출력메모리는 출력회로의 출력단자수에 대응한 수의 영역으로 분할되어, 각 영역으로부터의 출력값을 동일한 타이밍으로 독출하는 것을 특징으로 하는 출력펄스 발생장치.
제 5 항에 있어서, 상기 코맨드메모리에 기억되는 코맨드로서, 상기 출력메모리의 각 영역에 동일한 출력값을 기록하는 코맨드를 구비한 것을 특징으로 하는 출력펄스 발생장치.