JPS63271601A

JPS63271601A - 出力パルス発生装置

Info

Publication number: JPS63271601A
Application number: JP62106831A
Authority: JP
Inventors: Masayoshi Tachibana; 橘　昌良
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-04-30
Filing date: 1987-04-30
Publication date: 1988-11-09
Anticipated expiration: 2011-10-30
Also published as: DE3814622A1; KR910004639B1; KR880013320A; US5021990A; JP2549656B2; DE3814622C2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、中央処理装置（ＣＰＵ）からのコマンドに基
づいて任意の出力パルスを生成し出力する出力パルス発
生装置に関する。

（従来の技術）ＣＰＵから送出される出力値のデータや送出タイミング
のデータに基づいて出力パルスを生成し、出力する出力
パルス発生装置は、アクチュエータとの組合わせにより
各種の機械の制御に用いられている。

例えば自動車のエンジン制御に関するものとしては、特
公昭８０−２５１０号に示される技術が知られている。

この装置を、第１３図に示す。ＣＰＵ　（図示せず）は
、レジスタ１０１，１０２，１０３゜１０４に、それぞ
れパルスの状態変化の時刻ＴＡ。

ＴＢ、　ＴＣ，ＴＤを設定するとともに、レジスタ１０
５゜１０６．１０７．１０８にその際の出力値ＤＡ、　
ＤＢ。

ＤＣ，ＤＤを設定する。基準時刻を発生するタイマカウ
ンタ１０９が示す時刻と前記レジスタ１０１〜１０４に
記憶された時刻ＴＡ−ＴＤとは、切換器１１０によって
時分割に切換えられながら比較器１１１によって比較さ
れる。比較結果は切換器１１２にて時分割されて出力さ
れる。時分割出力された上記比較結果は、順次り型フリ
ップフロップ１１３，１１４，１１５，１１６のＧ端子
に与えられる。これにより、前記比較結果に応じて前記
出力値ＤＡ−ＤＤ力５ラッチされ出力パルスＡ、Ｂ。

Ｃ，Ｄが生成される。

この装置を用いて例えば第１４図に示すような４系統の
出力パルスＡ−Ｄを得る場合には、ＣＰＵは第１５図に
示すような処理を行う。

即ち、ＣＰＵは出力値ＤＡ−ＤＤ及び時刻ＴＡ−ＴＤを
各レジスタ１０１〜１０８に設定した後、比較器１１１
の一致出力によって割込みがかかるまで、他の処理を行
ない、上記割込みがかかると必要なレジスタに対する次
の設定を行う。図中■〜■は、それぞれＣＰＵへの割込
みによって区切られた処理の区画である。

このような処理を行うことにより、ＣＰＵは、割込みが
かかってから時刻データ及び出力値データの再設定を行
うまでの時間以外は、他の処理を実行することができる
。

しかしながら、この装置では、上記のように各チャンネ
ルの比較処理やラッチ処理を時分割によって行っている
ので、例えば第１６図に示すように、各出力パルスの送
出タイミングの設定時刻は同一であっても、実際にそれ
が出力される時刻は、切換器１１０．１１２の切換時間
ｔｓだけずれてしまい、時間精度の低下を招くという問
題があった。

また、この装置では、ＣＰＵへのある割込みから次の割
込みまでの間に１つの時刻についての状態変化しか規定
できないため、周期的パルスのようなある程度規則的な
パルスについても一回一回その立上がり及び降下部分に
ついての記述が必要になり、ＣＰＵの負担が増すうえ、
出力パルスの状態変化の最低時間がＣＰＵの動作クロッ
クによって左右されてしまい、パルス幅の短いパルスや
高速パルス等を生成することができないという問題があ
った。

（発明が解決しようとする聞届点）このように、従来の出力パルス発生装置では、複数のチ
ャンネルに対する処理を時分割で行っていたため、出力
パルスの送出タイミングにずれが生じ、時間精度の低下
を招くという問題があった。

また、ある割込みから次の割込みまでの間に１つの時刻
についての状態変化しか規定できないため、規則的なパ
ルスについても一つ一つその立上がり部分、降下部分を
記述しなければならず、ＣＰＵの負担が増すうえ、ＣＰ
Ｕの動作時間に左右されて幅の細いパルスや高速パルス
を生成することができないという問題があった。

本発明は、かかる問題点を解決すべくなされたもので、
時間精度に優れ、ＣＰＵの負担を軽減でき、しかも幅の
細いパルスや高速パルスを容易に生成できる出力パルス
発生装置を提供することを目的とする。

［発明の構成］（問題点を解決するための手段）本発明では、各時刻における出力値を出力メモリに書込
むためのコマンドをコマンドメモリに記憶し、シーケン
サによって前記コマンドメモリに記憶されたコマンドを
順次読出し、読み出されたコマンドが示す時刻と基準時
刻（現在時刻）との差が前記出力メモリの容量によって
定まる時間よりも少ない場合には、そのコマンドを実行
して出力メモリに出力値を書込むようにしている。そし
て、出力メモリに書込まれた各時刻における出力値は、
前記基準時刻を発生するタイマカウンタに同期して上記
基準時刻で指定されるアドレスから順次読出され、出力
回路に与えられて出力パルスが生成されるようになって
いる。

（作用）本発明によれば、シーケンサの読み出しコマンドが示す
時刻と基準時刻（現在時刻）との差が前記出力メモリの
容量によって定まる時間よりも少ない場合には、出力パ
ルスの送出前に出力メモリへの出力値の書込みが行われ
るので、複数のチャンネルの出力値の状態を予め書込ん
でおくことができる。そして、出力メモリは、タイマカ
ウンタに同期して各基準時刻に対応する各チャンネルの
出力値を出力するので、高い時間精度を得ることができ
る。

また、シーケンサによる出力メモリへの出力値の書込み
と、出力メモリからの出力値の読出しとが同期していな
いため、一つのコマンドと一つの状態変化とが必ずしも
一対一に対応する必要はない。例えば規則的な周期パル
スの場合には、一つのコマンドで複数時刻の複数の状態
変化を指定することができる。したがって、本発明によ
れば、ＣＰＵからのコマンド記述の回数を減らすことが
でき、ＣＰＵの負担を軽減することができる。

さらには、本発明によれば、出力メモリに出力値を予め
書込んでおき、タイマカウンタの時刻設定に同期させて
読出すため、出力パルスの状態変化の最小時間は、タイ
マカウンタのクロックによって定まり、ＣＰＵへの割込
み動作に影響されないので、幅の細いパルスや高速パル
スが生成できる。

（実施例）第１図〜第１２図に本発明の一実施例を示す。

第１図において、出力パルス発生回路１は、バス２を介
してＣＰＵ３に接続されている。

出力パルス発生回路１は、ＣＰＵ３から送出される出力
パルス生成用のコマンドを記憶するコマンドメモリ４と
、このコマンドメモリ４に記憶されたコマンドを順次実
行するシーケンサ５と、基準時刻を発生するタイマカウ
ンタ６と、前記シーケンサ５がコマンドを実行すること
により書込んだ各時刻における出力値を記憶する出力メ
モリ７と、この出力メモリ７からタイマカウンタ６に同
期して読み出された出力値に基づいて出力パルスを生成
する出力回路８とで構成されている。

コマンドメモリ４に記憶される各コマンドは、第２図に
示すように、２語（１語は２バイト）、計３２ビットに
より構成されている。各コマンドは、下位から順にｌ　
ＮＳＴ部（２ビツト”）　、ＣＨｌｔ部（２ビツト）、
Ｍ２Ｏ３部（４ビット）、時刻Ｔ部（２４ビツト）を示
す。さらにＴ部は、８ビツト毎に１０部（最下位バイト
）、１１部及び１２部（最上位バイト）に分けられる。

ｌＮ５Ｔ部は、各コマンドの識別のためのコードであり
、Ｃ１１Ｓ部は４つのチャンネル（出力端子）のうちの
一つを特定するコードである。また、チャンネルに関係
しないコマンドの場合には、ｌＮ５Ｔ部とＣＨ８部とで
コマンドコードを記述することがある。Ｍ２Ｏ３部は、
指定されたチャンネルの出力値等、出力状態を示すコー
ドである。また、Ｔ部は、出力に変化を起こす時刻を指
定するコードである。

コマンドは、例えば第３図に示すにょうに７種類用意さ
れている。以下、各コマンドの機能を説明する。

（ａ）　ＮＯＰコマンドＩＮＳ’ｌ　−００，Ｃ１１８部−００ノ場合ニハ、Ｎ
ＯＰ　：１マントである。このコマンドは、何も変化を
起こさないコマンドで、コマンドメモリ４の空き領域を
埋めるのに使用される。このコマンドでは、ＭＯＤＥ部
、Ｔ部は無視される。

（ｂ）　ＴＲＡＮＳコマンドｌＮ５Ｔ部−Ｏｌの場合には、ＴＲＡＮＳコマンドであ
る。このコマンドは、ＣＨＩで指定されたチャンネルに
対して、Ｔ部で指定された時刻にＭＯＤＥで指定された
状態変化を起こすコマンドである。このコマンドが実行
されると、シーケンサ５により、ｌＮ５Ｔ部及び０１８
部が共に００に書換えられ、ＮＯＰコマンドになる。

（Ｃ）　ＴＲＮ５．ＡＬＬコマンドｌＮ５Ｔ部−００，ＣＨＩ：　部−０１ノ場合ニハＴｌ
１ｌＡＮＳ、ＡＬＬコマンドである。このコマンドは、
全てのチャンネルに対して、Ｔ部で指定された時刻にＭ
ＯＤＥで指定された状態変化を起こすコマンドである。

このコマンドが実行されると、シーケンサ５により、ｌ
Ｎ５Ｔ部及びＣ１１ｌｔ部が共にＯＯに書換えられ、Ｎ
ＯＰコマンドになる。

（ｄ）　ＴＲＡＮＳＡＤＤコマンドＩ　ＮＳＴ部−００の場合はＴＲＡＮＳＡＤＤコマンド
である。

このコマンドは、Ｃｌｌ５部で指定されるチャンネルに
対して、Ｔ部で指定される時刻にＭＯＤＥ部で指定され
る状態変化を起こし、更に後述する時間間隔を保持する
レジスタのうち指定されたレジスタに保持された時間間
隔を前記Ｔ部で指定される時刻に加算して、その加算結
果を新たな設定時刻としてＴ部を書換えるコマンドであ
る。このコマンドによれば、同一の変化を繰返し起こす
ことが可能であるため、周期パルスの記述に適している
。

（ｅ）　ＴＲＡＮＳＡＤＤ、ＡＬＬ：＋　７　＞ドｌＮ
５Ｔ部−００，ＣＨ答部−１０の場合はＴＲＮ５ＡＤＤ
、ＡＬＬコマンドである。このコマンドは、全てのチャ
ンネルに対して、Ｔ部で指定される時刻にＭＯＤＥ部で
指定される状態変化を起こし、更に後述する時間間隔を
保持するレジスタのうち指定されたレジスタに保持され
た時間間隔を前記Ｔ部で指定される時刻に加算して、そ
の加算結果を新たな設定時刻としてＴ部を書換えるコマ
ンドである。このコマンドも、上記ＴＲＮ５ＡＤＤコマ
ンドと同様、同一の変化を繰返し起こすことが可能であ
るため、周期パルスの記述に適している。

（ｆ’）　ＬＯＡＤＩＴＶ　：１７　ンドｌ　ＮＳＴ部
−１１（７）場合にはＬＯＡＤＩＴＶ　コア　＞ドであ
る。このコマンドは、シーケンサ５の内部のレジスタに
、Ｔ部に設定された周期パルスの発生の際に必要な時間
間隔を書込むコマンドである。時間間隔を保持するレジ
スタは、１６通り設けられており、これら１６通りのう
ちの一つのレジスタがＭＯＤＥ部によって指定される。

このコマンドでは、０１８部の記載は無視される。

（ｇ）　５ＥＬＩＴＶ＝７　ｖ　ンＦＩＮＳＴ−００，ＣＨＩ部−１１ノ場合＋：　ｉ；！　
５ＥＬＩＴＶ：］　７ンドである。このコマンドは、周
期パルスの発生の際に必要な１６通りの時間間隔を保持
するレジスタの中からＭＯＤＥ部で指定される一つのレ
ジスタを選択するコマンドである。このコマンドではＴ
部の記載は無視される。

以上の各コマンドを用いて出力パルスの形態を記述した
例を第４図に示す。これは前述した第１４図のパルスを
得るための記述である。

■の記述は、Ａ、Ｂ、Ｃ，Ｄの４チヤンネルに時刻０で
出力値０を出力するための記述である。

■の記述は、チャンネルＡに時刻４で出力値１を、時刻
１２で出力値０を与えるための記述である。

■の記述は、チャンネルＢに時刻１２で出力値１を与え
る記述である。

■の記述は、チャンネルＣに、時刻４で出力値１を与え
、時刻９で出力値を反転させ、時刻１１で出力値をさら
に反転させ、時刻１４で出力値０を与える記述である。

■の記述は、ＲＯで指定されるレジスタに周期パルスの
時間間隔６を設定し、Ｄチャンネルに、時刻１で出力値
１を与えるとともに上記時間間隔６を時刻１に加算して
その加算結果７を新たな時刻として書換え、時刻３で出
力値０を与えるとともに上記時間間隔６を時刻３に加算
してその加算結果９を新たな時刻として書換える記述で
ある。

■の記述は、コマンドメモリ４の余剰領域に無変化コマ
ンドを埋めるための記述である。

以上のコマンドによって、第１４図のパルスを指定でき
る。

このようなコマンドを記憶するコマンドメモリ４は、具
体的には第５図に示すように構成されている。

１６ビツト×３２語の容量を持つＲＡＭ２１は、１６項
のコマンドを記憶することができる。調停回路２２は、
上記ＲＡＭ２１へのアクセスがＣＰＵ３とシーケンサ５
の双方から行われるために、両者の使用要求を調停する
。スイッチ２３は、調停回路２２の出力に応じてＲＡＭ
２１に対するＣＰＵ３からのＡＤＤＲＥＳＳとシーケン
サ５からのＡＤＤＲＥＳＳとを切換える。１６ビツトの
ラッチ回路２４は、ＲＡＭ２１から読み出された１６ビ
ツトのデータ（コマンド）をＣＰＵ３に出力するまでの
間ラッチする。スイッチ２５は、ＣＰＵ３からのデータ
及びシーケンサ５からのデータを切換えるためのもので
ある。

この実施例では、シーケンサ５がコマンドメモリ４を読
み書きするのに必要な時間をシーケンサ５の動作を規定
するシステムクロックＳＣＫの時間間隔と同じに設定し
ている。一方、ＣＰＵ３がコマンドメモリ４を読み書き
するのに必要な時間は、上記システムクロックＳＣＫの
３倍であると設定し２ている。

また、ＣＰＵ３がコマンドメモリ４を読み書きする場合
には、第６図に示すように、最初の１クロツク目ではＭ
ＲＥＱ信号が有効でないため、番地が不確定である。更
に、シーケンサ５が２クロツク連続してＲＡＭ２１を使
用することはないと想定している。

この想定に基づき、調停回路２２では次のようす調停を
行うようにしている。

調停は、シーケンサ５からの要求がＣＰＵ３からの要求
に優先するように行われる。第６図の■の期間では、Ｃ
ＰＵ３からの要求の番地が確定していないため、シーケ
ンサ５のみがＲＡＭ２１を使用することができる。

■及び■の期間では、ＣＰＵ３及びシーケンサ５の双方
がＲＡＭ２１を使用可能である。ここで、■の部分でシ
ーケンサ５が使用要求を出さなかった場合には、ＣＰＵ
３は、この区間を使用することが可能となり、読み出し
の場合には、■で値を得るこが可能になる。また、■の
部分でシーケンサ２が使用要求を出さなかった場合には
、ＣＰＵ３は、この期間を使用でき、■で値を得ること
ができる。したがって、ＣＰＵ３は、■又は■のいずれ
か一方の期間で値を得ることが可能となる。

このため、ＲＡＭ２１のＣＰＵＢ側の端子に読み出した
データを保存するためにラッチ２４が必要になる。

また、シーケンサ５は連続してＲＡＭ２１を要求するこ
とがないため、シーケンサ５が■又は■の期間を使用し
た場合には、ＣＰＵ３は■の期間を使用でき、またシー
ケンサ５が■の期間を使用した場合には、ＣＰＵ３は■
又は■の期間を使用できる。

但し、ＣＰＵ３が要求した番地とシーケンサ５が要求し
た番地とが等しいときには、実行しているコマンドの番
地とＣＰＵ３が要求した番地とが等しいことを示してい
るため、シーケンサ５による実行に混乱を生じさせない
ため、及びＣＰＵ３が不完全な値を読み出さないように
するために、ＣＰＵ３はシーケンサ５が当該コマンドの
実行を終了するまで、ＲＡＭ２１への要求待ち状態とな
る。

以上のような調停を行うことにより、ＣＰＵ３とシーケ
ンサ５からの使用要求に対する待ち時間を必要最少限に
抑えることができる。

次に、シーケンサ５について説明する。

シーケンサ５は、具体的には、第７図に示すように、８
ビツトの加減算器３１と、コマンドメモリ４のアドレス
を与えるプログラムカウンタ（ＰＣ）３２と、各種レジ
スタ（ＲＧ）３３〜４つと、これらを制御するコントロ
ーラ（ＣＴＬ）とで構成されている。

コマンドメモリ４に対するアドレスを生成するプログラ
ムカウンタ３２は、４ビツトのカウンタにより構成され
る。コマンドメモリ４は、３２語分の容量を持つため、
アドレス指定には５ビツト必要である。したがって、最
下位ビットはコントローラ５０からのＰＣＯ信号を用い
ている。プログラムカウンタ３２のインクリメントは、
コントローラ５０からのＩＮｃ信号により行われ、リセ
ットはＲＥＳＥＴ信号により行われる。

コマンドメモリ４からのコマンドは、１６ビツトのデー
タバスを介して入力されている。データバスは、シーケ
ンサ５の内部では、８ビツトずつの処理を行うために上
位バイトバス（ＩＩＢＹＴＥ　）５１と、下位バイトバ
ス（ＬＢＹＴＥ　）　５２とに分離されている。

下位バイトバス５２を介して入力されたコマンドの１バ
イト目、即ちｌ　ＮＳＴ部、Ｃ１１ｔ１部及びＭＯＤＥ
部は、８ビツトのＩＲレジスタ３３に格納される。ＩＲ
レジスタ３３に格納されたｌ　ＮＳＴ部及びＣｌｌ５部
は、コントローラ５０に与えられている。したがって、
コントローラ５０は、与えられたｌＮ５Ｔ部及びＣ１１
ｆ１部からコマンドの意味を解読して必要な制御を行う
。また、このＩＲレジスタ３３は、Ｉ　ＮＳＴ部及びＣ
１１ｌｌ　部を００に書換え、コマンドメモリ４への書
き戻しが行なえるようになっている。

また、上位バイトバス５１を介して入力されたコマンド
のＴ部の最下位バイトＴＯ及び最上位バイトＴ２は、Ｔ
Ｏレジスタ３４及びＴ２レジスタ３５にそれぞれ格納さ
れ、中間バイトＴＩはＴＩレジスタ３５に格納される。

これらレジスタ３４〜３６の出力は、ＡＬババス４を介
して加減算器３１の一方の入力に８ビツトずつ与えられ
る。一方、タイマカウンタ６から出力される２４ビツト
の’ｌ＆１．ｌ側１．ＣＯ）データは、８ビツトずつ、
ＧＴＯレジスタ３８、ＧＴＩ　レジスタ３９及びＧＴ２
レジスタ４０にそれぞれ格納される。これらレジスタ３
８゜４０は、コマンド実行中にタイマカウンタ６の出力
が変化すると混乱を生じるために各コマンドの実行の始
めにタイマカウンタ６の値を保持しておくものである。

そして、これらレジスタ３８〜４０の出力は、ＡＩババ
ス３を介して加減算器３１の他方の入力に８ビツトずつ
与えられる。また、加減算器３１の上記他方の入力には
、上記ＡＩババス３を介して、ＩＴＶＯレジスタ４１．
ＩＴＶＩレジスタ４２及びＩＴＶ２レジスタ４３からの
出力が８ビツトずつ与えられることもある。これらレジ
スタ４１〜４３は、コマンドメモリ４からバス５１．５
２を介して入力された周期パルスの時間間隔データを格
納するレジスタで、それぞれのレジスタ４１〜４３が１
６通り備えられている。ＩＲレジスタ３３に格納された
４ビツトのＭＯＤＩＥ部は、４ビツトのＩＴＶＲレジス
タ３７に格納される。そして、このレジスタ３７に格納
されたＭＯＤＥによって、各１６゜通り設けられた上記
レジスタ４１〜４３の１つが選択される。

加減算器３１は、（ＡＬババス３上の出力子ＡＨバス５
４上の出力）又は（ＡＬババス３上の出力−Ａｌｌバス
５４上の出力）の計算を行う。８ビツトの加減算器３１
によって２４ビツトの加減算を行うために、加減算器３
１には減算用のキャリーフラグＣＹＯと、加算用のキャ
リーフラグＣＹＩと、加減算結果の下位５ビツトが０の
場合にセットされるＬＺフラグと、加減算結果の上位３
ビツトが０の場合にセットされるＵｚフラグとを格納す
る４ビツトのフラグレジスタ４４が付加されている。こ
のフラグレジスタ４４に格納された各フラグは、コント
ローラ５０に与えられている。

加減算器３１からの演算結果は、８ビツトのＴＭＰＯレ
ジスタ４５及びＴＭＰＩレジスタ４６に格納される。こ
れらＴＭＰＯレジスタ４５の出力は上位バイトバス５１
に出力され、ＴＭＰルジスタ４６の出力は下位バイトバ
ス５２に出力されている。

コントローラ５０は、シーケンサ５の内部の制御を司る
もので、例えばＰ　Ｌ　Ａ　（Ｐｌｏｇｒａｍａｂｌｅ
Ｌｏｇｉｃ　Ａｒｒａｙ　）で構成されている。このコ
ントローラ５０は、これに附随する５ビツトのレジスタ
４８．４９を介してのフィードバック経路を持たせるこ
とでＰＬＡによる順序回路を実現している。

このコントローラ５０には、前述したＩＲレジスタ３３
からのＩ　ＮＳＴ信号及びＣ！ｌｉｔ信号、フラグレジ
スタ４４からの各種フラグの他に、タイマカウンタ６か
らの時刻更新信号ＴＩＮＣが入力されている。また、こ
のコントローラ５０からコマンドメモリ４に対しては、
アドレスを決定するＩＮＣ信号、ＲＥＳＥＴ信号及びｐ
ｃｏ信号、ＲＡＭ２１に対するアクセス要求を示すＭＲ
ＥＱ信号、ＲＡＭ２１へのり一ド／ライトを指示するＲ
Ｄ／　ＷＲ倍信号コマンドの実行終了を示すＥＮＤＣＨ
Ｄ信号が出力され、コントローラ５０から出力メモリ７
に対しては、指定されたチャンネルに対する書込み指令
であるＷＲ倍信号全てのチャンネルに同一の値を書込む
ことを指示する信号で、ＲＡＬＬレジスタ４７（上セッ
トされたＷＲＡ信号、指令となるＷＲＡ信号、全チャン
ネルに０を書込むことを指示するνＲＯ信号が出力され
ている。

この他、上位バイトバス５１に接続されたＴＯレジスタ
の下位５ビツトは、出力メモリ７のアドレスを指定する
ＡＤＲ８信号として出カメ′モリ７に出力されている。

また、ＩＲレジスク３３に格納されたコマンドの最下位
バイトのうち、ＣＨ＃部と８００６部とが出力メモリ７
にそれぞれチャンネル指定信号及び書込みデータとして
与えられている。

このように構成されたシーケンサ５の動作フローを第８
図に示す。

？ｆｆ１８図（ａ）のフローは、コマンドメモリ４から
コマンドの第１語を読込んで、Ｉ　ＮＳＴ部によりコマ
ンドの種類を認識し、それぞれのコマンドの実行部分に
分岐する部分である。

まず、コマンドメモリ４のアドレスを指定するため、コ
ントローラ５０から出力されるＰＣＯ信号を０にし、コ
マンドの第１語をＩＩ？レジスタ３３及びＴＯレジスタ
３４にそれぞれ読込み、Ｉ？ＡＬＬレジスタ４７をリセ
ットする。これと同時にタイマカウンタ６の出力値（基
準時刻）をＧＴＯレジスタ３８゜ＧＴＩＴｌレジスタ３
９ＧＴ２Ｔｌレジスタ３５込む（ステップ■）。

次にＩＲレジスタ３３のｌ　ＮＳＴ部とＣ１１ｌｔ部の
値を判断して各コマンドの実行部分に分岐する（ステッ
プ■）。

ｌ　ＮＳＴ部がＯＯである場合には、ＣＨｌｔ部が００
．１１゜１０、０１であるかどうかにより、コマンドが
それぞしＮＯＰコマンド、５ＥＬＩＴＶ：］　７　ンＦ
、ＴＲＡＮＳＡＤＤ、ＡＬＬコマンド、ＴＲＡＮＳ、Ａ
ＬＬコマンドであると判断される。

ＮＯＰコマンドであれば、プログラムカウンタ３２を歩
進する。これによりアドレスは１語おいて更新され、コ
マンドの実行は終了する。５ＥＬＩＴＶコマンドであれ
ば、８００６部をＩＴＶＲＴｌレジスタ３フ１トし、プ
ログラムカウンタ３２を歩進して、コマンドを終了する
。ＴＲＡＮＳＡＤＤ、ＡＬＬコマンド及びＴＲＡＮＳ、
ＡＬＬコマンドであれば、ＲＡＬＬレジスタ４７を１に
セットした後、それぞれ後述するＴＲＡＮＳコマンド及
びＴＲＡＮＳＡＤＤコマンドと同様な処理を実行する。

ｌＮ５Ｔ部が吋の場合はＴＲＡＮＳコマンド、同１０の
場合はＴＲＡＮＳＡＤＤコマンド、それ以外（１１）の
場合はＬＯＡＤＩＴＶコマンドをそれぞれ実行する。

ＴＲＡＮＳコマンドの場合は、ＧＴＯレジスタ３８、Ｇ
ＴＬレジスタ３つ及びＧＴ２Ｔｌレジスタ３５納された
タイマカウンタ６の基準時刻と、ＴＯレジスタ３４、Ｔ
ｌレジスタ３５及びＴ２レジスタ３６に格納されたコマ
ンド内の設定時刻との差が出力メモリ７の各チャンネル
の語数である３２未満である場合に、出力メモリ７にデ
ータを書込む処理を行なう。８ビツトの加減算器３１で
２４ビツトの処理を行なうため、下位バイトから１バイ
トずつ３回に分けて演算を行なう（第８図（ａ）■、同
図（ｂ）■〜■）。その際、Ｕｚフラグ又はＬＺフラグ
の値を１バイトの演算毎に確認し、これらフラグから両
者の差が３２以上であることが明らかである場合には、
プログラムカウンタ３２を歩進しコマンドの実行を終了
する（第８図（ｂ）■）。基準時刻の内容とコマンド内
の設定時刻との差が３２未満であることが確認された場
合には、コマンドの先頭の語に戻すためＰＣＯ信号を０
にリセットし、ｌ　ＮＳＴ部、ＣＨ４１部をＮＯＰコマ
ンドになるように００に書換え、ＴＯレジスタ３４の内
容とＩＲレジス夕３３の内容とをＮＯＰコマンドの第１
語として書き戻す。それと同時に、ＩＲレジスタ３３の
ＣＨＩｔ部、ＭＯＤＥ部、ＴＯレジスタ３４の下位５ビ
ツト及びＲＡＬＬレジスタ４７の内容を出力メモリ７に
出力する。

そして、プログラムカウンタ３２を歩進してコマンドの
実行を終了する（同■、■）。

ＴＲＡＮＳＡＤＤコマンドの場合も、上記ＴＲＡＮＳコ
マンドと同様に、演算コマンド内の設定時刻からタイマ
カウンタ６の基準時刻を減算した値が３２以上であるこ
とが、１バイト毎の演算の際のＵＺフラグ及びＬＺフラ
グの値を参照して明らかになった場合には、プログラム
カウンタ３２を歩進してコマンドの実行を終了する（第
８図（ａ）■、同図（ｃ）■〜■、■）。なお。ここで
はＴＯ−ＧＴＯの演算後のＵｚフラグを確認する■ステ
ップにおいて、ＴＯレジスタ３４の内容とＩＴＶＯレジ
スタ４１の内容とを加算してその結果をＴＭＰＯレジス
タ４５に書込む処理も行われる。

両時刻の差が３２未満である場合には、コマンドの先頭
の語に戻すためＰＣＯ信号をＯにリセットし、ＩＩ？レ
ジスタ３３の内容と上記ＴＭＰＯレジスタ４５の内容と
をコマンドの第１語として書き戻す。

これによって、１０部が新たな値に更新される。次に、
Ｔルジスタ３５の内容とＩＴＶＩレジスタ４２の内容と
ＣＹＩフラグとを加算してＴＭＰＩレジスタ４６にその
結果を格納し、それと同時に、ＩＲレジスタ３３のＣ１
１ｔ１部、ＭＯＤＥ部、Ｔｏレジスタ３４の下位５ビツ
ト及びＲＡＬＬレジスタ４７の内容を出力メモリ７に出
力する（■）。更にＴ２レジスタ３６の内容とＩＴＶ２
レジスタ４３の内容とＣＹＩフラグとを加算して、ＴＭ
ＰＯレジスタ４５にその結果を格納しく■）　、ＰＣＯ
信号を１にセットして、ＴＭＰＯレジスタ４５．ＴＭＰ
ルジスタ４６の内容をコマンド第２語の１２部、Ｔ１部
にそれぞれ書き戻す（■）。そして、プログラムカウン
タ３２を歩進してコマンドの実行を終了する（■）。

ＬＯＡＤＩＴＶコマンドの場合には、第８図（ａ）に示
すように、ＩＲレジスタ３３に格納されているコマンド
のＭＯＤＥ部と、Ｔｏレジスタ３４に格納されている１
０部とを、それぞれＩＴＶＲレジスタ３７及びＩＴＶＯ
レジスタ４１に格納する（同図■）。そして、第８図（
ｄ）に示すように、ＰＣＯ信号を１にセットし、コマン
ドのＴ１部及び１２部の内容をＩＴＶＩレジスタ４２及
び１ＴＶ２レジスタ４３に読込む（同図■）。そして、
プログラムカウンタ３２を歩進してコマンドの実行を終
了する（同図■）。

なお、以上の各フローにおいて、同一の丸数字で示され
る処理はシステムクロックＳＣＫ　１クロツクの期間に
行われる処理を示す。したがって、最も処理時間の長い
ＴＲＡＮＳＡＤＤコマンドは、その実行に最大９クロツ
クを必要とする。そこで、コマンドメモリ４に１６項の
ＴＲＡＮＳＡＤＤコマンドが記述された場合を考えると
、それら全てのコマンドを実行するのに最大１４４クロ
ツクを要することになる。一方、タイマカウンタ６が更
新されたことを示すＴＩＮＣ信号が入力された場合には
、シーケンサ５は、２クロツクの期間実行を停止する。

この間に出力メモリ７は、基準時刻に対応する番地の値
を出力回路へ送る処理を行なう。

第９図はタイマカウンタ６を示したものである。

タイマカウンタ６は、２４ビツト長で、所定の時間間隔
で発生するタイマクロックＴＣＫにより更新され、シー
ケンサ５及び出力メモリ７に２４ビツトの基準時刻デー
タＴＣＯと時刻更新中であることを示すＴＩＮＣ信号と
を出力する。

この実施例では、第１０図に示すように、タイマクロッ
クＴＣＫとシステムクロックＳＣＫの周期の比率が１：
６に設定されている。したがって、出力メモリ７の値が
全て出力回路８に送ら、れるのには、３６語Ｘ６−１９
２ＳＣＫだけ必要となる。

一方、シーケンサ５の動作は前述したように、最大でも
１４４８ＣＫであり、この間に１４４÷６−２４回だけ
タイマカウンタ６が更新されるから、２４Ｘ２−４８Ｓ
ＣＫ分の休止が入る。したがって、コマンドメモリ４内
の全てのコマンドを実行するのに最大でも１９２　ＳＣ
Ｋ期間を見込んでおけば良い。これは、前述した出力メ
モリ７のデータ掃出し期間１９２３ＣＫを満足している
。

第１１図は出力メモリ７の詳細な構成を示した図である
。

ＲＡＭ６１は、１６ビツト×３２語分の８二を備えてい
る。このＲＡＭ６１は、１６ビツトのデータをＭＯＤＥ
データに対応する４ビツトずつ４チヤンネルに分割して
おり、読出し動作は１６ビツトを一括して行なうが、書
込み動作は各チャンネル語とに独立して行なうこともで
きるようになっている。

このＲＡＭ６１のアドレス入力（ＡＤＤＲＥＳＳ）には
、シーケンサ５からの５ビツトのＡＤＲ８信号及びタイ
マカウンタ６からのＴＣＯ信号の下位５ビツトのいずれ
か一方がセレクタ６２により選択されて与えられている
。ＲＡＭ６１のデータ入力（ＤＩＯ〜ＤＩ３）には、各
チャンネル毎に設けられた４ビツトのセレクタ６３〜６
６の出力が与えられている。

セレクタ６３〜６６は、一方の入力に０データを、他方
の入力にシーケンサ５から出力される４ビツトのＭＯＤ
Ｅコードを導入し、シーケンサ５からのオールクリアを
指定するνＲＯ信号の値によって、いずれか一方が選択
的に出力されるものとなっている。

デコーダ６７は、シーケンサ５から出力されるＣＩＩ＄
Ｉコードをデコードし、シーケンサ５から出力されるＷ
Ｒ倍信号同期して、対応するチャンネルの出力をルベル
にする。このデコーダ６７の各チャンネルの出力は、４
つのＯＲ回路６８，６９゜７０．７１の各一方の入力に
与えられている。このＯＲ回路６８〜７１の各他方の入
力には、ＯＲ回路７２の出力が入力されている。このＯ
Ｒ回路７２は、シーケンサ５から出力されるＷＲＡ信号
とＷＩ？Ｏ信号のいずれか一方が１になったら、全チャ
ンネルに対する書込みを行なうために、ＯＲ回路６８〜
７１の全ての出力を１にするための回路である。これら
ＯＲ回路６８〜７１の出力は、データの書込み信号（Ｗ
ＲＯ〜ＷＲ３）としてＲＡＭ６１ｉ１：与えられている
。

また。ＲＡＭ６１の読出し信号には、タイマカウンタ６
の更新と同期させる為、タイマカウンタ６からのＴＩＮ
Ｃ信号が与えられている。

このような構成であると、ＲＡＭ６１に対してデータを
書込む際には、アドレスとしてシーケンサ５からのＡＤ
Ｒ３信号（Ｔｏレジスタ３４の下位５ビツト）が与えら
れる。そして、ＴＲＡＮＳコマンド及びＴＲＡＮＳＡＤ
Ｄコマンド実行の際には、ＷＲＡ信号及びｗＲＯ信号が
無効となり、ＣＨ＃コードで指定されたチャンネルに対
してのみＭＯＤＥコードが書込まれる。

一方、ＴＲＡＮＳ、ＡＬＬコマンド及びＴＲＡＮＳＡＤ
、ＡＬＬコマンドの実行の際には、ＷＲＡ信号が有効と
なり、全チャンネルに対して同一のＭＯＤＥコードが書
込まれる。シーケンサ５からの書込みは、ＴＲＡＮＳ　
。

ＴＲＡＮＳ、ＡＬＬ　、　ＴＲＡＮＳＡＤＤ及びＴＲＡ
ＮＳＡＤＤ、ＡＬＬコマンド実行中に、該コマンドで指
定される時刻とタイマカウンタ６の基準時刻との差が３
２未満となった場合に行われる。

一方、ＲＡＭ６１の読出し時には、タイマカウンタ６か
らのＴＣＯ信号の下位５ビツトがアドレスとして与えら
れる。読出しタイミングはタイマカウンタ６の更新信号
ＴＩＮＣで決定される。読出しの際には、全チャンネル
が同時に読出されるので、チャンネル間の時刻のずれは
生じない。

データが読出されると、ＷＲＯ信号が有効になる。

このため、セレクタ６３〜６６は０を選択し、ＯＲ回路
６８〜７２を介してＲＡＭ６１の全チャンネルに対して
同時にに書込み信号νＲＯ−ＷＲ３が与えられるので、
全チャンネルに対して０が書込まれる。これにより、タ
イマカウンタ６が３２回更新された後に再び同じデータ
を読出すのを防止できる。

第１２図は出力回路８の詳細を示す図である。

なお、この回路は特に１チヤンネル分の回路を示したも
ので、この回路が４チャンネル分集まって出力回路８が
構成される。

ＲＡＭ６１から読み出されたｎチャンネルの４ヒツトノ
テータ（ＭＯＤＥコード）　Ｄｏｎｅ、　　ＤＯｎｌ、
　　ＤＯｎ２゜ＤＯｎ３のうち、下位２ビツトのデータ
Ｄｏｎｅ、　ＤＯｎｌは、ＪＫフリップフロップ８１の
Ｊ端子及びに端子にそれぞれ入力されている。ＪＫフリ
ップフロップ８１のＱ出力は、出力端子８１の第１の端
子ＰＯｎＯに出力されている。また、データＤＯｎ２は
、上記出力端子８２の第２の端子ＰＯｎＪに出力されて
いる。

更に、データの最上位ビットは割込み信号ｌＮＴｌ？＊
としてＣＰＵ３に出力されている。

このようなＩｉｌ成をとると、コマンドのＭＯＤＥ部の
記述により、次のように出力が変化する。

このようにＭＯＤＥ部の記述によって、出力パルスの種
々の出力形態を設定することができる。

［発明の効果］以上述べたように、本発明によれば、複数のチャンネル
に対して同一のタイミングで出力パルスを出力させるこ
とが可能であるため、高精度の時間設定を行なうことが
できる。また、幅の細いパルスや高速パルスの発生が可
能で、周期的なパルス生成の際のＣＰＵの負担を大幅に
軽減できる等の効果を奏する。

【図面の簡単な説明】

第１図〜第１２図は本発明の一実施例に係る出力パルス
発生装置を説明するための図で、第１図は全体構成を示
すブロック図、第２図はコマンドの構造を示す図、第３
図はコマンドの種類を示す図、第４図はコマンド記述の
一例を示す図、第５図はコマンドメモリの構成を示すブ
ロック図、第６図はシステムクロックとＣＰＵのコマン
ドメモリに対するアクセスタイミングとの関係を示すタ
イミング図、第７図はシーケンサの詳細ブロック図、第
８図はシーケンサの動作を示す流れ図、第９図はタイマ
カウンタを示すブロック図、第１０図はシステムクロッ
クとタイマークロックとの関係を示すタイミング図、第
１１図は出力メモリの詳細ブロック図、第１２図は出力
回路の詳細ブロック図、第１３図は従来の出力パルス発
生装置の構成を示すブロック図、第１４図は出力パルス
の一例を示す図、第１５図は従来の同装置の動作を説明
するための流れ図、第１６図は従来の問題点を説明する
ための図である。１・・・出力パルス発生装置、２・・・バス、３・・・
ＣＰＵ、４・・・コマンドメモリ、５・・・シーケンサ
、６・・・タイマカウンタ、７・・・出力メモリ、８・
・・出力回路。出願人代理人　弁理士　鈴江武彦第１図第４図第５図第６図（ｄ　’）第８図第９図第１０図第１２図第１４因第１６因

Claims

【特許請求の範囲】

（１）各時刻における出力値を記憶する出力メモリと、
所定のクロック信号を計数して基準時刻を出力するタイ
マカウンタと、このタイマカウンタから出力される基準
時刻に同期して前記出力メモリの上記基準時刻に対応し
たアドレスから前記出力値を順次読出す手段と、前記出
力メモリから順次読出された出力値に基づいて出力パル
スを生成し出力する出力回路と、前記各時刻における出
力値を前記出力メモリに書込むためのコマンドを記憶す
るコマンドメモリと、このコマンドメモリに記憶された
コマンドを順次読出し、読み出されたコマンドが示す時
刻と前記タイマカウンタで示される基準時刻との差が前
記出力メモリの容量によって定まる時間よりも少ない場
合には、該コマンドを実行して前記出力メモリに出力値
を書込むシーケンサとを具備したことを特徴とする出力
パルス発生装置。
（２）前記シーケンサは、前記出力メモリの既に読み出
された領域に空値を書込んで行くものであることを特徴
とする特許請求の範囲第１項記載の出力パルス発生装置
。
（３）前記コマンドメモリに記憶されるコマンドとして
周期性の出力パルスのパルス周期を特定する時間間隔と
、パルスの送出時刻とを指定するコマンドを備え、前記
シーケンサは、上記コマンドの実行後に前記パルスの送
出時刻に前記時間間隔を加算して、この加算結果を上記
コマンドの新たな送出時刻として書換えることを特徴と
する特許請求の範囲第１項記載の出力パルス発生装置。
（４）前記シーケンサは、前記時間間隔を記憶する複数
のレジスタを備え、前記コマンドメモリに記憶されるコ
マンドとして前記複数のレジスタにそれぞれ別個に時間
間隔を設定するコマンドと、前記複数のレジスタにそれ
ぞれ記憶された時間間隔から１つの時間間隔を選択する
コマンドとを備えたことを特徴とする特許請求の範囲第
３項記載の出力パルス発生装置。
（５）前記出力メモリは、出力回路の出力端子数に対応
した数の領域に分割され、各領域からの出力値を同一の
タイミングで読出すことを特徴とする特許請求の範囲第
１項記載の出力パルス発生装置。
（６）前記コマンドメモリに記憶されるコマンドとして
、前記出力メモリの各領域に同一の出力値を書込むコマ
ンドを備えたことを特徴とする特許請求の範囲第５項記
載の出力パルス発生装置。